JP2006245859A - クロック生成方法、クロック生成装置およびそれを使用する無線送受信機 - Google Patents

Abstract

【課題】冗長構成された１対のクロック生成部の切替時等に生じ得るデータエラーを解消するクロック生成方法、クロック生成装置およびそれを使用する無線送受信機を提供する。
【解決手段】クロック生成部２０の一方のクロック生成部２１に異常発生時に他方のクロック生成部２２へ切り替える際に、クロック位相調整／保護回路３２を設け、ＶＣＯ３２４によりクロック切替前のクロック生成部２１に同期したクロックを継続して生成すると共に位相調整部３２３で切り替えられたクロック生成部２２のクロックに位相同期させる。クロック切替の過渡期間には、位相差検出部３２２で位相調整部３２３の入出力クロックの位相差を検出してＶＣＯ３２４の出力クロック２ｅをセレクタ部３２５で選択出力し、位相調整が収束後に位相調整部３２３の出力クロック２ｃへ切り替える。
【選択図】図１

Description

本発明はクロック生成技法に関し、特に無線通信基地局送受信機等におけるクロック生成部の現用系および予備系切替時に発生するデータエラーを防止するクロック生成方法、クロック生成装置およびそれを使用する無線送受信機に関する。

携帯電話等の移動体通信においては、複数の無線基地局の比較的狭いサービスエリアを部分的にオーバラップして設け、それぞれのサービスエリア内にある通信端末の送受信中継サービスを行う。そこで、各通信端末は、何処からでも何れかの無線通信基地局のサービスを受けて通信を行うことが可能となる。これら複数の無線通信基地局の送受信機は、ＰＬＬ（Phase locked loop）回路によりクロックの位相を同期させている。また、無線送受信機の動作基準となるクロックを生成するクロック生成部は、１対のクロック生成部を備え、一方のクロック生成部に異常が発生すると、他方のクロック生成部に切り替えることにより無線送受信機の動作の信頼性を高めている。

斯かる技術分野における又は関連する従来技術は、幾つかの技術文献に開示されている。外部同期クロックおよび内部信号源クロックの位相を調整するＧＰＳ受信機におけるクロック同期方法およびクロック同期装置が開示されている（例えば、特許文献１参照。）。また、位相制御情報を保持し、入力クロック切替時にＶＣＯ（Voltage Controlled Oscillator）出力の位相変動（瞬断）を防止するクロック切替方法およびクロック供給装置が開示されている（例えば、特許文献２参照。）。

特開２００１−３３９３７３号公報（第４−５頁、第１図） 特開２００２−１０１０８１号公報（第６−７頁、第１図）

図５は、従来のＷ−ＣＤＭＡ（Wideband Code Division
Multiple Access）の基地局装置のクロック系統を示すブロック図である。このクロック系統は、クロック生成部５、ベースバンド処理部（以下、ＢＢ部という）６およびＲＦ部７により構成される。

クロック生成部５は、冗長構成とされ、１対のクロック生成部、即ちＡ系クロック生成部５−１およびＢ系クロック生成部５−２とクロック切替部５−３を含んでいる。一方、ＢＢ部６は、ＰＬＬ回路６−１およびＳｅｒＤｅｓ回路６−２を含んでいる。また、ＲＦ部７は、ＳｅｒＤｅｓ回路７−１およびＰＬＬ回路７−２を含んでいる。

そして、クロック生成部５のＡ系クロック生成部５−１から発生されるクロック信号３ａ又はＢ系のクロック生成部５−２から生成されたクロック信号３ａ又は３ｂの何れかがクロック切替部５−３により切替選択されてクロック３ｃとしてＢＢ部６のＰＬＬ回路に入力される。この選択されたクロック信号３ｃは、ＢＢ部６の信号３ｅが入力されるＰＬＬ回路６−１のクロック端子に入力され、ＰＬＬ回路６−１の出力３ｄはＳｅｒＤｅｓ回路６−２へ入力される。ＳｅｒＤｅｓ回路６−２の出力３ｆは、ＲＦ部７のＳｅｒＤｅｓ回路７−１に入力され、出力信号３ｇとして出力される。また、このＳｅｒＤｅｓ回路７−１からの信号３ｈがＰＬＬ回路７−２に入力され、クロック３ｉとして出力される。

図６は、上述した回路各部の入出力信号３ａ〜３ｇの時間関係を示すと共にこの従来技術の課題を説明するタイミングチャートである。図６中、（ａ）は、Ａ系クロック生成部５−１から出力されるＡ系クロック３ａである。（ｂ）は、Ｂ系クロック生成部５−２から出力されるＢ系クロック３ｂである。（ｃ）は、クロック切替部５−３からＢＢ部６のＰＬＬ回路６−１に入力されるクロック３ｃであり、図６中の左側はＡ系クロック３ａであり、右側はＢ系クロック３ｂに切り替えられる例を示す。（ｄ）は、ＢＢ部６のＰＬＬ回路６−１からＳｅｒＤｅｓ回路６−２のクロック端子に入力されるクロック３ｄである。（ｅ）は、ＢＢ部６のＳｅｒＤｅｓ回路６−１に入力されるデータ３ｅである。（ｆ）は、ＢＢ部６のＳｅｒＤｅｓ回路６−１から出力されるシリアライズ前のデータ３ｆである。（ｇ）は、ＲＦ部７が抽出したクロック３ｈである。（ｈ）は、ＲＦ部７のＰＬＬ回路７−２から出力されるクロック３ｉである。そして、（ｉ）は、ＲＦ部７のＳｅｒＤｅｓ回路７−１から出力されるシリアライズ後の出力データ３ｇである。

上述した従来技術によると、次の如き課題を有する。即ち、２つのクロック生成部５−１および５−２の出力クロック３ａおよび３ｂの周波数および位相が一致していないと、現用（又は稼動）系クロック生成部（例えば、Ａ系クロック生成部５−１）から予備系クロック生成部（例えば、Ｂ系クロック生成部５−２）への切替時に、ＢＢ部６およびＲＦ部７のクロックの周波数は変動し、データの一部が欠落して誤りを生じる可能性がある。従来のクロック生成部間のクロック位相は調整されて入るが、完全一致していない。また、クロック切替部５−３までのライン長の差により位相差が生じ、クロック切替時にＢＢ部６へ供給されるクロックの位相が変化してデータエラーを生じる可能性がある。

上述した課題を、図６のタイミングチャートを参照して詳細に説明する。クロック生成部５−１および５−２からのクロック３ａおよび３ｂが安定していないと、ＢＢ部６のＰＬＬ回路の出力クロック３ｄ（図６（ｄ）参照）の周波数は変動する。この周波数変動されたクロックによりシリアライズされたデータも周波数変動されたものとなる。この周波数変動したデータは、ＲＦ部７へ送信される。ＲＦ部７ではＢＢ部６からの周波数がずれたデータからクロックを抽出し、ＰＬＬ回路７−２の基準クロックとするので、ＰＬＬ回路７−２の出力クロックも周波数変動することとなる。この周波数変動しているＰＬＬ回路７−２の出力クロック３ｉをＳｅｒＤｅｓ回路７−１へ戻し、動作クロックとしてデータ処理しているためにデータの打ち誤りによるデータエラーが生じる。

現在使用されているＳｅｒＤｅｓ回路には、受信データに合わせて動作クロックの位相を調整する位相調整回路を有しており、ＰＬＬ回路からのクロック周波数が変動しても補正され、打ち誤りを生じないようにしている。しかし、この位相調整回路の動作速度は遅いため、一度調整されてから、次の調整までに打消しが生じ得る位相まで変化した場合には、エラーが発生する。ＳｅｒＤｅｓ回路への入力クロックの変動速度は、ＰＬＬ回路の応答時間により決まってしまうため、ＰＬＬ回路の設計にて考慮する必要があった。

本発明は、従来技術の上述した課題に鑑みなされたものであり、上述した課題を解消又は大幅に軽減するクロック生成方法、クロック生成装置およびそれを使用する無線送受信機を提供することを主たる目的とする。

前述の課題を解決するため、本発明によるクロック生成方法、クロック生成装置およびそれを使用する無線送受信機は、次のような特徴的な構成を採用している。

（１）入力クロックの周波数／位相が変化する場合に、前記入力クロックに適合する位相の出力クロックを生成するクロック生成方法において、
前記入力クロックを受けて変化する入力クロック適合するように位相調整されたクロックを出力するステップと、前記入力クロックの変化前の位相を維持するクロックを生成し続けるステップと、前記位相調整前後のクロックの位相差を検出して、前記位相差が所定値以上のとき前記維持されたクロックを選択出力すると共に前記位相調整部の出力クロックの位相を前記入力クロックの位相に調整するステップと、前記位相調整された出力クロックが前記入力クロックの位相に適合するとき前記維持されたクロックに代えて前記位相調整されたクロックを出力するステップとを備えるクロック生成方法。
（２）前記位相調整前後のクロックの位相差が予め設定された所定値未満のとき、前記入力クロックの位相調整を中止して出力クロックとするステップと、前記維持されたクロックの位相を前記入力クロックに適合させるステップとを備える上記（１）のクロック生成方法。
（３）前記所定値の位相差を、前記出力クロックの利用回路に応じて予め設定するステップを備える上記（１）又は（２）のクロック生成方法。
（４）入力クロックの周波数／位相が変化する場合に、利用回路に安定したクロックを出力するクロック生成装置において、
入力制御電圧に対応するクロックを出力するＶＣＯと、入力クロックの位相を調整する位相調整部と、該位相調整部の入出力クロックおよび前記ＶＣＯの出力クロックの位相を比較する位相差検出部と、該位相差検出部の出力により前記位相調整部の出力クロックおよび前記ＶＣＯの出力クロックを切り替えて出力するセレクタ部とを備えるクロック生成装置。
（５）前記位相差検出部は、前記位相調整部の入出力クロックの位相差が所定値未満のとき、前記セレクタ部から前記位相調整部の出力クロックを選択出力すると共に、前記ＶＣＯの制御電圧を制御して前記ＶＣＯの出力クロックを前記入力クロックに合わせる上記（４）のクロック生成装置。
（６）前記位相差検出部は、前記位相調整部の入出力クロックの位相差が所定値以上のとき、前記セレクタ部から前記ＶＣＯの出力クロックを選択出力すると共に前記位相調整部で前記入力クロックの位相を調整し、前記位相調整部および前記ＶＣＯの出力クロックの位相差が所定値未満になったとき、前記位相調整部の出力クロックを出力する上記（４）のクロック生成装置。
（７）前記入力クロックは、第１クロック生成部から第２クロック生成部に切り替えて入力されるクロックである上記（４）、（５）又は（６）のクロック生成装置。
（８）前記位相差検出部にデータを入力して、前記位相差の所定値を前記出力クロックの利用回路に応じて許容値を設定する出力調整レジスタを備える上記（４）乃至（７）の何れかに記載のクロック生成装置。
（９）１対のクロック生成部を含むクロック生成部と、該クロック生成部から入力クロックが供給されるＰＬＬ回路およびデータが入力されるシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）回路を含むベースバンド処理部と、該ベースバンド処理部の前記ＳｅｒＤｅｓ回路の出力データが入力されるＳｅｒＤｅｓ回路および該ＳｅｒＤｅｓ回路のデータからクロックを抽出してクロックを出力するＰＬＬ回路を含む無線部とを有する無線送受信機において、
前記ベースバンド処理部の前記ＰＬＬ回路および前記ＳｅｒＤｅｓ回路間にクロック位相調整／保護回路を設け、前記クロック生成部のクロック切替時における前記ＰＬＬ回路の出力クロックの位相調整を行う無線送受信機。
（１０）前記クロック位相調整／保護回路は、前記入力クロックの位相を調整する位相調整部、制御電圧に対応する出力クロックを生成するＶＣＯ、前記位相調整部の入出力クロックおよび前記ＶＣＯの出力クロックの位相差を検出する位相差検出部、該位相差検出部の出力で前記位相調整部および前記ＶＣＯの出力クロックの位相を制御すると共に前記位相調整部および前記ＶＣＯの出力クロックを選択出力するセレクタ部を備える上記（９）の無線送受信機。
（１１）前記クロック位相調整／保護回路は、前記位相差検出部に対して位相差許容値を設定するデータを供給する出力調整レジスタを備える上記（１０）の無線送受信機。

本発明のクロック生成方法、クロック生成装置およびそれを使用する無線送受信機によると、次の如き実用上の顕著な効果が得られる。即ち、無線通信基地局の送受信部における基準クロックの位相変動を調整することで、基準クロックの位相変動が生じてもデータエラーの発生を防止可能である。また、従来は、送受信機内のＰＬＬ回路のロックタイムを長くして、送受信機内のクロックの変動速度を抑えていたが、本発明では、ＰＬＬ回路設計においてデータエラーを考慮する必要がない。更に、無線通信基地局内の構成変更により、データエラーが発生する周波数変動速度が変わっても、ＰＬＬ回路等のハードウエアの変更を行うことなく、クロック位相調整／保護回路の出力レジスタを調整するのみで対応可能である。

以下、本発明によるクロック生成方法、クロック生成装置およびそれを使用する無線送受信機の好適実施例の構成および動作を、添付図面を参照して詳細に説明する。

先ず、図１は、本発明による無線送受信機の主要部の構成を示すブロック図である。この無線送受信機１０は、クロック生成部２０、ベースバンド処理部（ＢＢ部）３０および無線部（以下、ＲＦ部という）４０により構成される。そして、クロック生成部２０は、Ａ系クロック生成部（第１クロック生成部）２１、Ｂ系クロック生成部（第２クロック生成部）２２およびクロック切替部２３を含んでいる。ＢＢ部３０は、ＰＬＬ回路３１、クロック位相調整／保護回路３２およびシリアライズ／デシリアライズ回路（以下、ＳｅｒＤｅｓ回路と省略する）３３を含んでいる。更に、ＲＦ部４０は、ＳｅｒＤｅｓ回路４１およびＰＬＬ回路４２を含んでいる。

図１に示す無線送受信機１０は、図５に示す上述した従来の無線送受信機と対比すると明らかな如く、ＢＢ部３０のＰＬＬ回路３１およびＳｅｒＤｅｓ回路３３のクロック端子間にクロック位相調整／保護回路３２が付加されたことを特徴とする。

クロック生成部２０は、無線通信基地局送受信機内の基準クロック（以下、このクロックをＲＥＦクロック＃１という）１ｃを生成する。クロック生成部２０は、１対のクロック生成部、即ち稼動（又は現用）系クロック発生部２１および予備系クロック生成部２２を備えている。万一、稼動系クロック生成部２１に異常発生の際には、クロック切替部２３で予備系クロック生成部２２へ切り替え、下位装置へクロックを供給する。この無線送受信部１０は、データ処理を行うＢＢ部３０および無線送受信処理を行う無線部４０を備えている。

ＢＢ部３０は、クロック生成部２０からのＲＥＦクロック＃１を受信し、装置内のＰＬＬ（Phase locked loop） 回路３１の基準クロックとして、新たにクロック（以下、ＰＬＬクロック＃１という）１ｄを生成する。このＰＬＬクロック＃１は、位相調整／保護を行うクロック位相調整／保護回路３２に入力され、位相調整されたクロック（以下、位相調整クロックという）１ｅを生成する。この位相調整クロック１ｅにより、ＢＢ部３０は、ＳｅｒＤｅｓ回路３３により入力データ１ｆの信号処理を行う。ＢＢ部３０で処理されたデータは、シリアライズされてデータ１ｇとしてＲＦ部４０へ送信される。

次に、ＲＦ部４０は、ＢＢ部３０からのデータ１ｇを受信し、ＳｅｒＤｅｓ回路４１でデータのデシリアライズおよびクロック抽出を行う。この抽出されたクロック１ｉをＲＥＦクロック＃２という。このＲＥＦクロック＃２をＲＦ部４０のＰＬＬ回路４２の基準クロックとして、新たにＲＦ部４０内の動作クロック１ｊ（以下、ＰＬＬクロック＃２という）を生成する。

上述の如く、本発明の無線送受信機１０は、クロック位相調整/保護回路３２をＢＢ部３０のＰＬＬ回路３１およびＳｅｒＤｅｓ回路３３間に配置することにより、ＢＢ部３０のＰＬＬ回路３１の出力クロック（ＰＬＬクロック＃１）１ｄの位相変動を調整し、ＲＦ部４０でのデータエラーを防止することを特徴とする。

次に、図２を参照して図１中のクロック位相調整／保護回路３２を詳細に説明する。図２は、図１中のＢＢ部３０に設けられたクロック位相調整／保護回路３２の詳細構成を示す機能ブロック図である。クロック位相調整／保護回路３２は、出力調整レジスタ３２１、位相差検出部（又は位相比較部）３２２、位相調整部３２３、ＶＣＯ（Voltage control Oscillator）３２４およびセレクタ部３２５により構成されている。

ここで、位相差検出部３２２は、ＰＬＬ回路３１から供給される入力クロック２ａ（図１中のＰＬＬクロック＃１１ｄに対応する）、位相調整部３２３の出力２ｃおよび内部ＶＣＯ３２４の出力２ｅの位相をそれぞれ検出する。入力周波数変動および出力調整レジスタ３２１の設定値（２ｂおよび２ｇ）により、セレクタ部３２５の選択データ２ｉを生成する。更に、位相差検出部３２２は、入力クロック２ａおよび内部ＶＣＯ３２４の出力２ｅの位相比較結果により、ＶＣＯ３２４の制御電圧２ｄを調整／保持する。位相調整部３２３は、入力されたＰＬＬクロック＃１２ａの位相を位相差検出部３２２より位相調整データ２ｈを元に調整/保持する。ＶＣＯ３２４は、位相差検出部３２２からの制御電圧２ｄに対応する周波数のクロック２ｅを出力する。セレクタ部３２５は、位相差検出部３２２からのデータ２ｉにより、位相調整部３２３の出力クロック２ｃ又は内部ＶＣＯ３２４の出力クロック２ｅの何れかを選択してクロック（図１中の位相調整クロック１ｅに対応する）２ｆを出力する。

次に、図３のフローチャートを参照して本発明によるクロック切替装置の動作、特にクロック位相調整／保護回路３２の動作を詳細に説明する。出力調整レジスタ３２１にデータエラーが生じない位相変動限界２ｂを予め設定しておく。クロック位相調整／保護回路３２は、ＰＬＬ回路３１からＰＬＬクロック＃１２ａを受信する（ステップＳ１）。位相差検出部３２２は、このＰＬＬクロック＃１２ａと位相調整部３２３の出力クロック２ｃの位相差変動を検出する（ステップＳ２）。そして、位相差検出部３２２は、検出された位相差又は位相変動が出力レジスタ３２１から出力される許容値２ｇであるか否か確認する（ステップＳ３）。

位相差変動が許容値２ｇ以内である場合（ステップＳ３：Ｙｅｓ）には、位相差検出部３２２からのデータ２ｉによりセレクタ部３２５は、位相調整部３２３の出力クロック２ｃを選択して出力クロック２ｆとする（ステップＳ４）。そして、位相差検出部３２２からのデータ２ｈにより位相調整部３２３は、ＰＬＬ回路３１からのＰＬＬクロック＃１２ａを位相調整することなく出力クロック２ｃとして出力する（ステップＳ５）。また、位相差検出部３２２は、位相調整部３２３の出力クロック２ｃとＶＣＯ３２４の出力クロック２ｅの位相を比較する（ステップＳ６）。そして、位相差検出部３２２は、制御電圧２ｄを調整してＶＣＯ３２４の出力２ｅが位相調整部３２３の出力クロック２ｃと同位相になるようにし（ステップＳ７）、上述したステップＳ２へ戻る。

一方、上述したステップＳ３において、位相変動が許容値２ｇ外であると判断された場合（ステップＳ３：Ｎｏ）には、位相差検出部３２２は、ＶＣＯ３２４への制御電圧２ｄを一定にし、ＶＣＯ３２４の出力クロック２ｅを位相変動前の位相調整クロックと同位相に保持する（ステップＳ８）。そして、位相差検出部３２２からのデータ２ｉによりセレクタ部３２５は、ＶＣＯ３２４の出力クロック２ｅを選択して出力クロック２ｆとする（ステップＳ９）。次に、位相差検出部３２２は、入力されるＰＬＬクロック＃１２ａと位相調整部３２３の出力クロック２ｃの位相差を検出する（ステップＳ１０）。そして、位相差検出部３２２は、位相変動が許容値２ｇ未満であることを確認する（ステップＳ１１）。

位相差が許容値２ｇ以上である場合（ステップＳ１１：Ｎｏ）には、上述したステップＳ１０へ戻り、許容値２ｇ未満になるのを待つ。一方、許容値２ｇ未満である場合（ステップＳ１１：Ｙｅｓ）には、位相差検出部３２２は、位相調整部３２３の出力クロック２ｃとＶＣＯ３２４の出力クロック２ｅを比較する（ステップＳ１２）。そして、位相差検出部３２２は、位相調整部３２３へデータ２ｈを送信し、位相調整部３２３の出力クロック２ｃをＶＣＯ３２４の出力クロック２ｅと同位相にする（ステップＳ１３）。同位相になると、位相差検出部３２２からのデータ２ｉによりセレクタ部３２５は、ＶＣＯ３２４の出力クロック２ｅから位相調整部３２３の出力クロック２ｃを選択して出力クロック２ｆとして出力し（ステップＳ１４）、上述したステップＳ２へ戻る。

図１および図２に基づいて具体的に動作説明する。先ず、クロック生成部２０からのＲＥＦクロック＃１１ｃの位相に変動がない（即ち、位相差０）場合について説明する。ＲＥＦクロック＃１１ｃを基準クロックとしているＢＢ部３０内部のＰＬＬ回路３１の出力であるＰＬＬクロック＃１１ｄの位相も安定している。このＰＬＬクロック＃１１ｄは、クロック位相調整／保護回路３２に入力２ａとして供給される。クロック位相調整／保護回路３２に入力されたＰＬＬクロック＃１２ａ（＝１ｄ）は、位相差検出部３２２と位相調整部３２３に入力される。そして、このクロック２ａは、位相差検出部３２２において位相調整クロックをループバックした信号２ｃと位相比較される。ＰＬＬクロック＃１の位相差に変動はないため、位相差検出部３２２での検出位相差は０とする。この場合に、位相差検出部３２２は、位相調整部３２３にＰＬＬクロック＃１２ａを位相調整しないままクロック２ｃとして出力するようデータ２ｈを送信する。

また、位相差検出部３２２は、セレクタ部３２５に対して位相調整部３２３からのクロック２ｃを出力するようデータ２ｉを送信する。更に、位相差検出部３２２は、位相調整クロックをループバックしたクロック２ｃとＶＣＯ３２４の出力クロック２ｅとを位相比較し、位相差がある場合には、位相差をなくすようＶＣＯ３２４への制御電圧２ｄを調整する。ＶＣＯ３２４は、制御電圧２ｄに対応してクロック２ｅを出力する。位相差検出部３２２からのデータ２ｈにより位相調整部３２３は、ＰＬＬクロック＃１２ａを位相調整せずにセレクタ部３２５にクロック２ｃとして入力する。セレクタ部３２５は、このクロック２ｃを位相調整クロック（即ち、図１のクロック１ｅに相当するクロック位相調整／保護回路３２の出力）２ｆとする。

上述の如く、ＰＬＬクロック＃１２ａが位相変動していない場合には、クロック位相調整／保護回路３２は、ＰＬＬクロック＃１をそのままセレクタ部３２５から出力クロック２ｆとして出力する。そして、ＶＣＯ３２４の出力クロック２ｅは、セレクタ部３２５で選択されないが、現在の出力クロック２ｆと同じ位相に調整されている。この場合に、位相調整クロックの位相変動はないため、図１のＢＢ部３０およびＲＦ部４０におけるデータエラーは生じない。

次に、クロック生成部２０からのＲＥＦクロック＃１１ｃの位相変動（クロック生成部２０の予備系クロック生成部への切替や異常により、ＢＢ部３０へ供給されるＲＥＦクロック＃１の位相が変動したとき）は、ＰＬＬクロック＃１１ｄ（＝２ａ）の位相も変動する。しかし、出力調整レジスタ３２１に設定された許容値２ｇ未満の場合の動作を説明する。ＲＥＦクロック＃１１ｃが変動し、基準クロックの位相変動でＰＬＬクロック＃１１ｄ（＝２ａ）の位相も変動する。ＰＬＬクロック＃１１ｄは、クロック位相調整／保護回路３２に入力クロック２ａとして入力され、これは位相差検出部３２２および位相調整部３２３へ入力される。位相差検出部３２２は、入力されたＰＬＬクロック＃１２ａと位相調整部３２３の出力クロック２ｃの位相比較を行い、位相差が変動していることを検出する。

しかし、位相変動が出力調整レジスタ３２１の設定された位相差許容値２ｇを超えていないため、位相差検出部３２２は、位相調整部３２３にＰＬＬクロック＃１２ａを位相調整せずに出力するようデータ２ｈを送信する。また、セレクタ部３２５に対して位相調整部３２３からのクロック２ｃを出力するようデータ２ｉを送信する。更に、位相差検出部３２２は、位相調整クロックをループバックした信号２ｃと内部ＶＣＯ３２４の出力クロック２ｅとを位相比較する。そして、位相差がある場合には、位相差をなくすようにＶＣＯ３２４の制御電圧２ｄを調整する。内部ＶＣＯ３２４は、制御電圧２ｄに対応するクロック２ｅを出力する。位相差検出部３２２からのデータ２ｈにより、位相調整部３２３は、ＰＬＬクロック＃１２ａを位相調整せずにセレクタ部３２５に送信する。そして、セレクタ部３２５は、このクロックを位相調整クロック（クロック位相調整／保護回路３２の出力）２ｆとする。

上述の如く、ＰＬＬクロック＃１の位相変動が設定許容値２ｇ未満のときは、クロック位相調整／保護回路３２は、位相差が０のときと同様に、ＰＬＬクロック＃１をそのまま出力する。ＰＬＬクロック＃１のときと同様に、内部ＶＣＯ３２４の出力は、セレクタ部３２５で選択はされないが、現在の出力クロックと同じ位相に調整されている。この場合に、位相調整クロックの位相変動はあるが、ＢＢ部３０およびＲＦ部４０での許容値２ｇ以内であるため、データエラーは生じない。

次に、図４のタイミングチャートを参照して、ＰＬＬクロック＃１１ｄの位相変動が出力調整レジスタ３２１に設定された許容値２ｇ以上となった場合の動作を説明する。図４において、（ａ）は、Ａ系クロック生成部２１の出力クロック１ａである。（ｂ）は、Ｂ系クロック生成部２２の出力クロック１ｂである。（ｃ）は、ＢＢ部３０のＰＬＬ回路３１への入力クロック１ｃである。（ｄ）は、ＢＢ部３０のＰＬＬ回路３１の出力クロック１ｄである。（ｅ）は、ＢＢ部３０のクロック位相調整／保護回路３２の出力クロック１ｅである。（ｆ）は、ＢＢ部３０のＳｅｒＤｅｓ回路３３の受信（入力）データ１ｆである。（ｇ）は、ＢＢ部３０のＳｅｒＤｅｓ回路３３のシリアライズ前（又は出力）データ１ｇである。（ｈ）は、ＲＦ部４０のＰＬＬ回路４２により抽出されたクロック１ｉである。（ｉ）は、ＲＦ部４０のＰＬＬ回路４２の出力クロック１ｊである。そして、（ｊ）は、ＲＦ部４０のＳｅｒＤｅｓ回路４１のデシリアライズ後（出力）データ１ｈである。

ＰＬＬクロック＃１２ａ（図４（ｄ）のクロック１ｄ参照）は、クロック位相調整／保護回路３２に入力され、内部の位相差検出部３２２および位相調整部３２３に入力される。位相差検出部３２２では、入力されたＰＬＬクロック＃１２ａと位相調整部３２３の出力２ｃの位相比較を行う。そして、位相差変動が出力調整レジスタ３２１の設定値２ｇを超えていることを検出すると、位相差検出部３２２は、位相調整部３２３にＰＬＬクロック＃１２ａを位相調整しないまま出力するようデータ２ｈを送信する。また、セレクタ部３２５に対してＶＣＯ３２４からのクロック２ｅを出力するようデータ２ｉを送信する。更に、位相差検出部３２２は、ＶＣＯ３２４の制御電圧２ｄを許容値２ｇ以上の位相変動を検出する寸前の制御電圧２ｄを保持する。位相調整部３２３は、位相差検出部３２２からの位相調整データ２ｈにより、ＰＬＬクロック＃１２ａを位相調整せずに出力２ｃする。ＶＣＯ３２４は、位相差検出部３２２からの制御電圧２ｄが一定であるため、位相を一定としたクロック２ｅを出力する。セレクタ部３２５は、位相差検出部３２２からのデータ２ｉによりＶＣＯ３２４の出力クロック２ｅを選択し、位相調整クロック２ｆ（＝１ｅ）として出力する。

上述の如く、ＰＬＬクロック＃１２ａの位相変動が設定許容値２ｇ以上のときは、クロック位相調整／保護回路３２は、ＶＣＯ３２４の出力クロック２ｅを位相調整クロック２ｆとして出力する。また、位相調整部２３３では、外部には出力されないが、ＰＬＬクロック＃１２ａを位相調整クロック２ｆの位相に合わせるように位相調整して出力クロック２ｃとする。この場合に、位相調整クロック２ｆは、ＰＬＬクロック＃１が変更する前の位相に調整されたＶＣＯ３２４の出力であるため位相変動は生じない。クロック生成部２０からのＲＥＦクロック＃１１ｃの位相変動が続き、ＰＬＬクロック＃１１ｄの変動が出力調整レジスタ３２１に設定された値２ｇ以上となっている間は、上述した出力調整レジスタ３２１の設定値を超えたときの動作を続ける。

クロック生成部２０からのＲＥＦクロック＃１１ｃの位相変動が収まり、ＰＬＬクロック＃１１ｄの変動が出力調整レジスタ３２１に設定された許容値２ｇ以下となった場合には、次のように動作をする。ＰＬＬクロック＃１２ａは、クロック位相調整／保護回路３２に入力され、位相差検出部３２２および位相調整部３２３に入力される。位相差検出部３２２は、入力されたＰＬＬクロック＃１２ａと出力している位相調整クロック２ｆの位相比較を行い、位相差の変動が許容値２ｇ以内になったことを検出する。

これにより、位相差検出部３２２は、位相調整部３２３の出力クロック２ｃとＶＣＯ３２４の出力クロック２ｅとの位相比較を行い、位相差がなくなるように位相調整部３２３にＰＬＬクロック＃１２ａを位相調整して出力するためのデータ２ｈを送信する。そして、位相調整部３２３の出力クロック２ｃとＶＣＯ３２４の出力クロック２ｅとの位相差がなくなった時点で、セレクタ部３２５に対して位相調整部３２３からのクロック２ｃを出力するようにデータ２ｉを送信する。この場合にも、ＰＬＬクロック＃１を出力中のＶＣＯクロック２ｅに位相を合わせた後に、出力を切り替えるために位相変動を生じない。このように、本発明によりＰＬＬクロック＃１の出力位相変動を補正し、ＲＦ部４０でのデータエラーを回避することが可能になる。

以上、本発明によるクロック生成方法、クロック生成装置およびそれを使用する無線送受信機の好適実施例の構成および動作を詳述した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨および精神を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。

本発明のクロック生成装置を使用する無線送受信機の好適実施例におけるクロック系統図である。 図１中のクロック位相調整／保護回路の詳細構成を示すブロック図である。 本発明のクロック切替装置、特にクロック位相調整／保護回路の動作を説明するフローチャートである。 図１に示す無線送受信機の各部の動作を説明するタイミングチャートである。 従来の無線送受信機におけるクロック系統図である。 図５に示す無線送受信機におけるデータ誤りを説明するタイミングチャートである。

符号の説明

１０ 無線送受信機
２０ クロック生成部
２１ 現用（Ａ）系クロック生成部
２２ 予備（Ｂ）系クロック生成部
２３ クロック切替部
３０ ベースバンド処理部（ＢＢ部）
３１、４２ ＰＬＬ回路
３２ クロック位相調整／保護回路
３３、４１ ＳｅｒＤｅｓ回路
４０ 無線部（ＲＦ部）
３２１ 出力調整レジスタ
３２２ 位相差検出部
３２３ 位相調整部
３２４ ＶＣＯ（電圧制御発振器）
３２５ セレクタ部

Claims (11)

1. 入力クロックの周波数／位相が変化する場合に、前記入力クロックに適合する位相の出力クロックを生成するクロック生成方法において、
   前記入力クロックを受けて変化する入力クロック適合するように位相調整されたクロックを出力するステップと、前記入力クロックの変化前の位相を維持するクロックを生成し続けるステップと、前記位相調整前後のクロックの位相差を検出して、前記位相差が所定値以上のとき前記維持されたクロックを選択出力すると共に前記位相調整部の出力クロックの位相を前記入力クロックの位相に調整するステップと、前記位相調整された出力クロックが前記入力クロックの位相に適合するとき前記維持されたクロックに代えて前記位相調整されたクロックを出力するステップとを備えることを特徴とするクロック生成方法。
2. 前記位相調整前後のクロックの位相差が予め設定された所定値未満のとき、前記入力クロックの位相調整を中止して出力クロックとするステップと、前記維持されたクロックの位相を前記入力クロックに適合させるステップとを備えることを特徴とする請求項１に記載のクロック生成方法。
3. 前記所定値の位相差を、前記出力クロックの利用回路に応じて予め設定するステップを備えることを特徴とする請求項１又は２に記載のクロック生成方法。
4. 入力クロックの周波数／位相が変化する場合に、利用回路に安定したクロックを出力するクロック生成装置において、
   入力制御電圧に対応するクロックを出力するＶＣＯと、入力クロックの位相を調整する位相調整部と、該位相調整部の入出力クロックおよび前記ＶＣＯの出力クロックの位相を比較する位相差検出部と、該位相差検出部の出力により前記位相調整部の出力クロックおよび前記ＶＣＯの出力クロックを切り替えて出力するセレクタ部とを備えることを特徴とするクロック生成装置。
5. 前記位相差検出部は、前記位相調整部の入出力クロックの位相差が所定値未満のとき、前記セレクタ部から前記位相調整部の出力クロックを選択出力すると共に、前記ＶＣＯの制御電圧を制御して前記ＶＣＯの出力クロックを前記入力クロックに合わせることを特徴とする請求項４に記載のクロック生成装置。
6. 前記位相差検出部は、前記位相調整部の入出力クロックの位相差が所定値以上のとき、前記セレクタ部から前記ＶＣＯの出力クロックを選択出力すると共に前記位相調整部で前記入力クロックの位相を調整し、前記位相調整部および前記ＶＣＯの出力クロックの位相差が所定値未満になったとき、前記位相調整部の出力クロックを出力することを特徴とする請求項４に記載のクロック生成装置。
7. 前記入力クロックは、第１クロック生成部から第２クロック生成部に切り替えて入力されるクロックであることを特徴とする請求項４、５又は６に記載のクロック生成装置。
8. 前記位相差検出部にデータを入力して、前記位相差の所定値を前記出力クロックの利用回路に応じて許容値を設定する出力調整レジスタを備えることを特徴とする請求項４乃至７の何れかに記載のクロック生成装置。
9. １対のクロック生成部を含むクロック生成部と、該クロック生成部から入力クロックが供給されるＰＬＬ回路およびデータが入力されるシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）回路を含むベースバンド処理部と、該ベースバンド処理部の前記ＳｅｒＤｅｓ回路の出力データが入力されるＳｅｒＤｅｓ回路および該ＳｅｒＤｅｓ回路のデータからクロックを抽出してクロックを出力するＰＬＬ回路を含む無線部とを有する無線送受信機において、
   前記ベースバンド処理部の前記ＰＬＬ回路および前記ＳｅｒＤｅｓ回路間にクロック位相調整／保護回路を設け、前記クロック生成部のクロック切替時における前記ＰＬＬ回路の出力クロックの位相調整を行うことを特徴とする無線送受信機。
10. 前記クロック位相調整／保護回路は、前記入力クロックの位相を調整する位相調整部、制御電圧に対応する出力クロックを生成するＶＣＯ、前記位相調整部の入出力クロックおよび前記ＶＣＯの出力クロックの位相差を検出する位相差検出部、該位相差検出部の出力で前記位相調整部および前記ＶＣＯの出力クロックの位相を制御すると共に前記位相調整部および前記ＶＣＯの出力クロックを選択出力するセレクタ部を備えることを特徴とする請求項９に記載の無線送受信機。
11. 前記クロック位相調整／保護回路は、前記位相差検出部に対して位相差許容値を設定するデータを供給する出力調整レジスタを備えることを特徴とする請求項１０に記載の無線送受信機。

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