KR101983090B1 - 분수형 완전 디지털 위상 고정 루프, 반도체 장치 및 휴대 정보 기기 - Google Patents

분수형 완전 디지털 위상 고정 루프, 반도체 장치 및 휴대 정보 기기 Download PDF

Info

Publication number
KR101983090B1
KR101983090B1 KR1020140174654A KR20140174654A KR101983090B1 KR 101983090 B1 KR101983090 B1 KR 101983090B1 KR 1020140174654 A KR1020140174654 A KR 1020140174654A KR 20140174654 A KR20140174654 A KR 20140174654A KR 101983090 B1 KR101983090 B1 KR 101983090B1
Authority
KR
South Korea
Prior art keywords
digital
phase
analog output
outputting
signals
Prior art date
Application number
KR1020140174654A
Other languages
English (en)
Other versions
KR20160069538A (ko
Inventor
심재윤
김신웅
김용주
정인화
Original Assignee
에스케이하이닉스 주식회사
포항공과대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사, 포항공과대학교 산학협력단 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140174654A priority Critical patent/KR101983090B1/ko
Publication of KR20160069538A publication Critical patent/KR20160069538A/ko
Application granted granted Critical
Publication of KR101983090B1 publication Critical patent/KR101983090B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 시간/디지털 변환기 내 단위지연부의 설계가 용이하고, 복수의 출력 클럭을 샘플링하여 평균함으로써 출력 클럭의 거친 위상을 고정할 수 있고, 복수의 출력 클럭 중 일부를 선택하고, 선택된 일부 출력 클럭의 위상에 근거하여 출력 클럭의 미세 위상을 고정할 수 있는 분수형 완전 디지털 위상 고정 루프를 포함하는 반도체 장치를 제공한다.
본원의 제1 발명에 따른 분수형 완전 디지털 위상 고정 루프는, 디지털 제어 오실레이터로부터 출력되는 서로 다른 위상을 가진 복수의 아날로그 출력 클럭의 위상을 각각 디지털 적으로 평균하여 거친 위상값을 출력하는 거친 위상 고정 수단; 상기 복수의 아날로그 출력 클럭 중 일부를 이용하여 미세 위상값을 출력하는 미세 위상 고정 수단; 및 상기 거친 위상값과 상기 미세 위상값을 가산하여 아날로그 출력 클럭의 실제 위상값을 출력하는 위상 합산 수단을 포함한다.

Description

분수형 완전 디지털 위상 고정 루프, 반도체 장치 및 휴대 정보 기기{FRACTIONAL ALL DIGITAL PHASE LOCKED LOOP, SEMICONDUCTOR APPARATUS, AND PORTABLE INFORMATION DEVICE}
본 발명은 휴대 정보 기기 등에 사용되는 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치 내에 적용되는 분수형 완전 디지털 위상 고정 루프 회로에 관한 것이다.
일반적으로 DRAM의 입출력 데이터 동기에 필요한 클럭은 DDR(Double Data Rate)의 경우 데이터 율의 반에 해당하는 주파수를 가지고 외부에서 입력된다. 이렇게 주파수가 주어진 외부 입력 클럭 신호를 DRAM 내부의 지연 고정 루프(Delay Locked Loop)가 받아 지연 시간을 제어함으로써 데이터 동기에 필요한 위상을 만들어내게 된다. DLL은 주어진 주파수에서 위상만 생성하기 때문에 개 루프(open loop) 제어 방식을 이용하면 소정 클럭 주기 내에 빠른 위상 고정이 가능하며, 디지털 회로만으로 설계할 수 있다는 장점이 있기 때문에 DRAM에서 널리 사용되고 있다.
빠른 고정(Fast Locking) 동작이라 함은 턴오프(turn-off) 상태에서 턴온(turn-on) 상태로 바뀔 때에 소정 클럭 내에 빠른 위상 생성이 가능하다는 것을 의미하며, 이 특성은 다양한 파워 다운(power down) 모드에서 유용하게 사용되어 대기상태의 전력 소모 감소에 매우 유리하게 사용될 수 있기 때문이다.
그러나 DRAM의 데이터 율이 수 기가 bps(Gb/s) 영역으로 매우 빨라짐에 따라 DRAM 내부 DLL의 동작을 위하여 필요로 하는 높은 주파수를 갖는 외부 입력 신호의 제공이 점차 힘들어지게 되었다. 예를 들어 10 Gb/s의 데이터 전송을 목표로 하는 고속 DRAM에서 DLL을 사용하기 위해서는 5 GHz라는 높은 주파수의 클럭 신호가 DLL에 입력되어야 하는데, 5 GHz의 높은 주파수를 갖는 외부 클럭 신호를 제공한다는 것은 기술적으로 매우 어렵다.
이런 문제로, 높은 입력 주파수 대신 낮은 입력 주파수를 받아들여 내부에서 주파수 체배를 통해 데이터 동기에 필요한 높은 주파수를 생성할 수 있는 위상 고정 루프(PLL)의 필요성이 대두되었다. 그러나 DRAM에서 필요한 빠른 위상 고정 동작을 구현함에 있어서, ADDLL(all digital DLL)은 위상만 검출하면 비교적 클럭을 빠르게 고정시키기가 용이한 반면, ADPLL(all digital PLL)은 DLL에 없는 오실레이터가 있기 때문에 오실레이터의 위상과 주파수를 동시에 검출하여야 하므로 클럭을 빠르게 고정시키기가 용이하지 않다.
이러한 이유로 클럭을 빠르게 고정시킬 수 있는 ADPLL에 대한 연구는 거의 이루어지지 않고 있다.
본 발명은 시간/디지털 변환기 내 단위지연부의 설계가 용이한 분수형 완전 디지털 위상 고정 루프를 포함하는 반도체 장치를 제공할 수 있다.
또한, 본 발명은 복수의 출력 클럭의 위상을 각각 샘플링하여 평균함으로써 출력 클럭의 거친 위상을 고정하는 거친 위상 고정 수단을 가진 분수형 완전 디지털 위상 고정 루프를 포함하는 반도체 장치를 제공할 수 있다.
또한, 본 발명은 복수의 출력 클럭 중 일부를 선택하고, 선택된 일부 출력 클럭의 위상에 근거하여 출력 클럭의 미세 위상을 고정하는 미세 위상 고정 수단을 가진 분수형 완전 디지털 위상 고정 루프를 포함하는 반도체 장치를 제공할 수 있다.
본원의 제1 발명에 따른 분수형 완전 디지털 위상 고정 루프는, 디지털 제어 오실레이터로부터 출력되는 서로 다른 위상을 가지는 복수의 아날로그 출력 클럭의 위상을 각각 디지털화하고, 평균하여 거친 위상값을 출력하는 거친 위상 고정 수단; 상기 복수의 아날로그 출력 클럭 중 일부를 이용하여 미세 위상값을 출력하는 미세 위상 고정 수단; 및 상기 거친 위상값과 상기 미세 위상값을 가산하여 상기 복수의 아날로그 출력 클럭 중 어느 하나의 위상값에 대응하는 디지털 위상값을 출력하는 위상 합산 수단을 포함한다.
또한, 상기 미세 위상 고정 수단은 상기 복수의 아날로그 출력 클럭 중 외부 기준 클럭 전후에 놓인 두개의 아날로그 출력 클럭의 위상을 디지털화하고 가산하여 미세 위상값을 생성한다.
또한, 상기 거친 위상 고정 수단은, 상기 복수의 아날로그 출력 클럭의 위상 각각을 디지털화하여 복수의 디지털 카운트 신호를 출력하는 카운트부; 상기 복수의 디지털 카운트 신호를 샘플링하여 복수의 샘플링된 디지털 카운트 신호를 출력하는 샘플링부; 및 상기 복수의 샘플링된 디지털 카운트 신호를 평균하여 거친 위상값을 생성하는 평균화부를 포함한다.
또한, 상기 미세 위상 고정 수단은, 하기 시간-디지털 변환기로부터 출력되는 외부 기준 클럭을 상기 복수의 아날로그 출력 클럭에 동기시켜 복수의 내부 클럭을 생성하는 리타이밍부; 상기 외부 클럭과 상기 복수의 내부 클럭을 이용하여 복수의 선택펄스신호를 출력하는 에지셀렉팅부; 및 외부로부터 입력되는 외부 클럭을 입력받아 외부 기준 클럭을 생성하고, 상기 복수의 선택펄스신호와 상기 복수의 아날로그 출력 클럭을 이용하여 상기 아날로그 출력 클럭의 위상을 디지털화하여 미세 위상값을 출력하는 시간-디지털 변환부를 포함한다.
또한, 상기 시간-디지털 변환부는, 상기 외부 클럭을 순차적으로 단위시간만큼 지연시켜 다수의 순차 지연 신호를 생성하는 순차지연신호 발생기; 상기 다수의 순차 지연 신호에 동작하고, 상기 복수의 아날로그 출력 클럭을 디지털 코드화하여 복수의 디지털 코드 신호를 생성하는 디지털 코드화기; 및 상기 선택펄스신호를 이용하여 상기 복수의 디지털 코드 신호 중 연속하는 2개의 디지털 코드 신호를 선택하여 가산하고, 정규화하여 출력하는 에지 계산기를 포함한다.
또한, 상기 외부 기준 클럭은 상기 다수의 순차 지연 신호 중 중앙값에 해당하는 순차 지연 신호이다.
또한, 상기 에지 계산기는, 상기 선택펄스신호를 디코딩하여 선택신호를 출력하는 디코더; 상기 선택 신호를 이용하여 상기 디지털 코드 신호 중 연속하는 2개의 디지털 코드 신호를 출력하는 멀티플렉서; 상기 연속하는 2개의 디지털 코드 신호를 가산하는 가산기; 및 상기 가산기로부터 출력되는 값을 정규화하여 출력하는 정규화기를 포함한다.
또한, 본원의 제2 발명에 따른 분수형 완전 디지털 위상 고정 루프는, 외부에서 인가되는 지령치 주파수에서 하기 실제 주파수를 감산하여 주파수 편차신호를 출력하는 감산수단; 내부 기준 클럭에 동기되고, 상기 주파수 편차신호를 적분하여 디지털 위상편차신호를 출력하는 적분수단; 상기 내부 기준 클럭에 동기되고, 상기 디지털 위상편차신호를 적분하여 디지털 위상편차적분신호를 출력하는 디지털 루프 필터; 분주 클럭에 동기되고, 상기 디지털 위상편차적분신호를 변조하여 디지털 제어 오실레이터 구동신호를 생성하는 변조수단; 상기 디지털 제어 오실레이터 구동신호에 대응하여 서로 다른 위상을 가진 복수의 아날로그 출력 클럭을 생성하는 디지털 제어 오실레이터; 상기 복수의 아날로그 출력 클럭 중 어느 하나를 분주시켜 생성되는 분주 클럭을 출력하는 분주수단; 상기 복수의 아날로그 출력 클럭의 위상을 각각 디지털화하고 평균하여 거친 위상값을 출력하는 거친 위상 고정 수단; 상기 복수의 아날로그 출력 클럭 중 일부를 이용하여 미세 위상값을 출력하는 미세 위상 고정 수단; 상기 거친 위상값과 상기 미세 위상값을 가산하여 상기 복수의 아날로그 출력 클럭 중 어느 하나의 위상값에 대응하는 디지털 위상값을 출력하는 위상 합산 수단; 및 상기 내부 기준 클럭에 동기되고, 상기 복수의 아날로그 출력 클럭 중 어느 하나의 위상값에 대응하는 상기 디지털 위상값을 미분하여 실제 주파수를 출력하는 미분수단을 포함한다.
또한, 상기 미세 위상 고정 수단은, 상기 복수의 아날로그 출력 클럭 중 외부 기준 클럭의 전후에 놓인 두개의 아날로그 출력 클럭의 위상을 디지털화하고 가산하여 미세 위상값을 생성한다.
또한, 상기 거친 위상 고정 수단은, 상기 복수의 아날로그 출력 클럭의 위상 각각을 디지털화하여 복수의 디지털 카운트 신호를 출력하는 카운트부; 상기 복수의 디지털 카운트 신호를 샘플링하여 복수의 샘플링된 디지털 카운트 신호를 출력하는 샘플링부; 및 상기 복수의 샘플링된 디지털 카운트 신호를 평균하여 거친 위상값을 생성하는 평균화부를 포함한다.
또한, 상기 미세 위상 고정 수단은, 하기 시간-디지털 변환기로부터 출력되는 외부 기준 클럭을 상기 복수의 아날로그 출력 클럭에 동기시켜 복수의 내부 클럭을 생성하는 리타이밍부; 상기 외부 클럭과 상기 복수의 내부 클럭을 이용하여 복수의 선택펄스신호를 출력하는 에지셀렉팅부; 및 외부로부터 입력되는 외부 클럭을 입력받아 외부 기준 클럭을 생성하고, 상기 복수의 선택펄스신호와 상기 복수의 아날로그 출력 클럭을 이용하여 상기 아날로그 출력 클럭의 위상을 디지털화하여 미세 위상값을 출력하는 시간-디지털 변환부를 포함한다.
또한, 상기 시간-디지털 변환부는, 상기 외부 클럭을 순차적으로 단위시간만큼 지연시켜 다수의 순차 지연 신호를 생성하는 순차지연신호 발생기; 상기 다수의 순차 지연 신호에 동작하고, 상기 복수의 아날로그 출력 클럭을 디지털 코드화하여 복수의 디지털 코드 신호를 생성하는 디지털 코드화기; 및 상기 선택펄스신호를 이용하여 상기 복수의 디지털 코드 신호 중 연속하는 2개의 디지털 코드 신호를 선택하여 가산하고, 정규화하여 출력하는 에지 계산기를 포함한다.
또한, 본 발명에 따른 반도체 장치는 상기 분수형 완전 디지털 위상 고정 루프 회로를 포함할 수 있다.
또한, 본 발명에 따른 휴대 정보 기기는 상기 반도체 장치를 포함할 수 있다.
본 발명의 분수형 완전 디지털 위상 고정 루프에 따르면, 시간/디지털 변환기 내 단위지연부의 설계가 용이하고, 복수의 출력 클럭의 위상을 각각 샘플링하여 평균함으로써 단일 출력 클럭을 이용하는 경우에 비해 출력 클럭의 개수만큼 증가된 해상도를 가지고 거친 위상을 고정할 수 있고, 복수의 출력 클럭 중 일부를 선택하고, 선택된 일부 출력 클럭의 위상에 근거하여 출력 클럭의 미세 위상을 고정할 수 있다.
도 1은 본 발명의 일실시예에 따른 분수형 완전 디지털 위상 고정 루프의 전체 블록도,
도 2는 본 발명의 일실시예에 따른 회전형 카운터의 구체 구성도,
도 3은 본 발명의 일실시예에 따른 회전형 카운터의 타이밍도,
도 4는 본 발명의 일실시예에 따른 샘플링부의 구체 구성도,
도 5는 본 발명의 일실시예에 따른 샘플러의 구체 회로도,
도 6은 본 발명의 일실시예에 따른 리타이머의 구체 구성도,
도 7은 본 발명의 일실시예에 따른 에지 셀렉팅부의 구체 구성도,
도 8은 본 발명의 일실시예에 따른 주요부 타이밍도,
도 9는 본 발명의 일실시예에 따른 시간/디지털 변환기의 구체 구성도,
도 10은 본 발명의 일실시예에 따른 시간/디지털 변환기 내 주요부 타이밍도,
도 11은 본 발명의 일실시예에 따른 가산기(935)에서의 타이밍도, 및
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
이하, 본 발명의 바람직한 실시예(들)에 대하여 첨부도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호로 표기되었음에 유의하여야 한다. 또한, 하기의 설명에서는 많은 특정사항들이 도시되어 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다.
도 1은 본 발명의 일실시예에 따른 분수형 완전 디지털 위상 고정 루프의 전체 블록도, 도 2는 본 발명의 일실시예에 따른 회전형 카운터의 구체 구성도, 도 3은 본 발명의 일실시예에 따른 회전형 카운터의 타이밍도, 도 4는 본 발명의 일실시예에 따른 샘플링부의 구체 구성도, 도 5는 본 발명의 일실시예에 따른 샘플러의 구체 회로도, 도 6은 본 발명의 일실시예에 따른 리타이머의 구체 구성도, 및 도 7은 본 발명의 일실시예에 따른 에지 셀렉팅부의 구체 구성도이다.
본 발명의 일실시예에 따른 분수형 완전 디지털 위상 고정 루프는 감산기(110), 적분기(115), 디지털 루프 필터(120), 변조기(125), 디지털 제어 오실레이터(130), 분주기(135), 카운트부(140), 샘플러(145), 평균기(150), 리타이밍부(155), 에지 셀렉팅부(160), 시간/디지털 변환기(165), 위상 합산기(170), 및 미분기(175)를 포함한다.
감산기(110)는 외부에서 인가되는 지령치 주파수(FCW)에서 미분기(175)로부터 출력되는 실제 주파수(Fr)를 감산하여 주파수 편차신호(Fd)를 출력한다.
적분기(115)는 내부 기준 클럭(CKR)에 동기하여 감산기(110)로부터 출력되는주파수 편차신호(Fd)를 적분함으로써 디지털 위상편차신호(Pd)를 출력한다.
디지털 루프 필터(120)는 내부 기준 클럭(CKR)에 동기하여 적분기(115)로부터 출력되는 디지털 위상편차신호(Pd)를 재차 적분하여 디지털 위상편차적분신호(Pd2)를 출력한다.
변조기(DSM, 125)는 분주 클럭(CKO_div)에 동기되어 동작하고, 디지털 루프 필터(120)로부터 출력되는 디지털 위상편차적분신호(Pd2)를 변조하여 디지털 제어 오실레이터 구동신호(S_dco)를 생성한다.
디지털 제어 오실레이터(DCO, 130)는 디지털 제어 오실레이터 구동신호(S_dco)에 대응하여 발진 주파수의 서로 다른 위상을 가진 복수의 아날로그 출력 클럭(CKO<0:4>)을 생성한다. 예컨대, 5개의 아날로그 출력 클럭(CKO<0:4>)은 1/5 주기만큼씩 위상차를 가진다(도 8 참조).
분주기(DIV, 135)는 5개의 아날로그 출력 클럭(CKO<0:4>) 중 어느 하나의 아날로그 출력 클럭을 분주시키고, 분주 클럭(CKO_div)을 출력한다. 예컨대, 분주기(135)는 제1 아날로그 출력 클럭(CKO<0>)을 16분주하여 16 분주 클럭(CKO_div)을 출력할 수 있다.
카운트부(140)는 복수의 회전형 카운터(141, 142, 143, 144, 145)를 포함하고, 복수의 회전형 카운터(141, 142, 143, 144, 145) 각각은 제1 내지 제5 아날로그 출력 클럭(CKO<0:4>)의 위상을 디지털화할 수 있다(도 2 참조). 각각의 회전형 카운터(141, 142, 143, 144, 145)는 각각 서로 다른 위상을 가진 제1 내지 제5 아날로그 출력 클럭(CKO<0:4>)의 라이징 에지를 카운트하여 8비트 디지털 카운트 신호를 출력할 수 있다. 예컨대, 도 3에 도시된 제1 회전형 카운터(141)의 입출력신호 타이밍도를 참조하면, 제1 회전형 카운터(141)는 입력되는 제1 아날로그 출력 클럭(CKO<0>)을 카운트하여 8비트의 디지털 카운트 신호(cnt_0<7:0>)를 출력한다.
샘플링부(145)는 복수의 샘플러(410, 420, 430, 440, 450)를 포함할 수 있고, 각각의 샘플러(410, 420, 430, 440, 450)는 복수의 플립플롭을 포함한다(도 4 참조).
예컨대, 제1 샘플러(410)는 복수의 플립플롭을 포함하고, 내부 클럭(CKR0)에 동기하여 제1 회전형 카운터(141)의 8비트 디지털 카운트 신호(cnt_0<7>, cnt_0<6>, cnt_0<5>, cnt_0<4>, cnt_0<3>, cnt_0<2>, cnt_0<1>, cnt_0<0>)를 샘플링하고, 샘플링된 디지털 카운트 신호를 출력한다. 나머지 제2 내지 제5 샘플러(420, ..., 450)도 동일한 구성을 가지고 동일한 방식으로 동작한다. 즉, 제2 내지 제5 샘플러(420, ..., 450)도 위상이 서로 다른 내부 클럭(CKR1~CKR4)을 이용하여 제2 내지 제5 회전형 카운터(142, ..., 145)의 8비트 디지털 카운트 신호를 각각 샘플링하고, 샘플링된 디지털 카운트 신호를 출력한다.
평균기(150)는 샘플링부(145)로부터 출력되는 샘플링된 제1 내지 제5 디지털 카운트 신호를 평균하여 거친 위상값(Pc, Coarse Phase)을 생성한다. 도시되지는 않았지만, 예컨대, 평균기(150)는 5개의 샘플링된 카운트 값을 가산하는 가산기와, 가산기의 출력을 5로 제산하는 제산기를 포함하여 구성될 수 있다.
이에 따라, 1개의 디지털 제어 오실레이터(DCO, 130)의 출력을 이용하는 경우에 비하여 거친 위상값의 해상도를 5배로 증가시킬 수 있다.
리타이밍부(155)는 복수의 리타이머(311, 313, 315, 317, 319)를 포함하고(도 6 참조), 복수의 리타이머 각각은 시간/디지털 변환기(165)로부터 출력되는 외부 기준 클럭(Fref)을 각각의 아날로그 출력 클럭에 동기시켜 내부 클럭(CKR0~CKR4)을 생성할 수 있다. 각각의 리타이머(611, ..., 619)는 하나 이상의 플립플롭을 포함할 수 있다.
예컨대, 제1 리타이머(611)는 시간/디지털 변환기(165)로부터 출력되는 외부 기준 클럭(Fref)을 제1 아날로그 출력 클럭(CKO<0>)에 동기시켜 제1 내부 클럭(CKR0)을 생성한다. 나머지 리타이머(613, 615, 617, 619)도 동일한 방식으로 동작하여 위상이 다른 제2 내지 제5 내부 클럭(CKR1, ..., CKR4)을 생성한다. 여기서, 내부 클럭(CKR0)은 내부 기준 클럭(CKR)으로 이용할 수 있다.
에지 셀렉팅부(160)는 복수의 에지 셀렉터(710, ..., 750)를 포함할 수 있다(도 7 참조). 에지 셀렉터(710, ..., 70) 각각은 하나의 노아게이트와 하나의 앤드게이트를 포함할 수 있다. 에지 셀렉터(710, ..., 750) 각각은 제1 내지 제5 내부 클럭(CKR0~CKR4)과 외부 클럭(Clock)을 입력받아 외부 클럭(Clock)의 에지(edge) 직후에 천이하는 제1 내지 제5 내부 클럭(CKR0~CKR4)를 이용하여 제1 내지 제5 선택펄스신호(ES_40~ES_34)를 생성한다.
예컨대, 제1 에지 셀렉터(710)는 제2 내지 제5 내부 클럭(CKR1~CKR4)을 부정논리합하는 제1 노아게이트(711)와, 제1 노아게이트(711)의 출력과 제1 내부 클럭(CKR0) 그리고 외부 클럭(Clock)을 논리곱하는 제1 앤드게이트(713)를 포함하여 제1 선택펄스신호(ES_40)를 생성한다. 나머지 에지 셀렉터(720, ..., 750)도 동일한 방식으로 동작하여 각각 제2 내지 제5 선택펄스신호(ES_01~ES_34)를 생성한다.
시간/디지털 변환기(165)는 외부 클럭을 순차 지연시킨 다수의 순차 지연 신호와 아날로그 출력 클럭을 이용하여 외부 클럭의 위상이 디지털값으로 변환된 미세 위상값(Pf, Fine Phase)을 출력한다.
위상 합산기(170)는 평균기(150)로부터 출력되는 거친 위상값(Pc)과 시간/디지털 변환기(165)로부터 출력되는 미세 위상값(Pf)을 합산하여 복수의 아날로그 출력 클럭 중 어느 하나의 위상값(Pr)에 대응하는 디지털 위상값을 출력한다.
미분기(175)는 내부 기준 클럭(CKR)에 동기하여 위상 합산기(170)로부터 출력되는 복수의 아날로그 출력 클럭 중 어느 하나의 위상값(Pr)에 대응하는 디지털 위상값을 미분하여 복수의 아날로그 출력 중 어느 하나의 실제 주파수(Fr, Real Frequency)를 출력한다.
도 8은 본 발명의 일실시예에 따른 주요부 타이밍도이다.
디지털 제어 오실레이터(DCO, 130)는 1/5 주기만큼씩 위상차를 가진 5개의 출력 클럭(CKO<0:4>)을 출력한다.
리타이밍부(155)는 외부 기준 클럭(Fref)의 상승에지 직후에 나타나는 아날로그 출력 클럭(CKO<0:4>)의 상승에지에 동기시켜 제1 내지 제5 내부 클럭(CKR0~CKR4)을 순차로 생성한다.
에지 셀렉팅부(160)는 외부 기준 클럭(Fref)의 상승에지 직후에 나타나는 아날로그 출력 클럭의 상승에지에 동기되는 선택펄스신호를 출력한다.
도 9는 본 발명의 일실시예에 따른 시간/디지털 변환기의 구체 구성도이다.
시간/디지털 변환기(165)는 순차지연신호 발생기(910), 디지털 코딩부(920), 및 에지 계산기(930)를 포함한다.
순차지연신호 발생기(910)는 외부 클럭(CLOCK)을 순차적으로 단위시간만큼 지연시켜 다수의 순차 지연 신호(Frd<7:0>)를 생성한다. 여기서, 다수의 순차 지연 신호 중 중앙값에 해당하는 순차 지연 신호(Frd<4>)를 외부 기준 클럭(Fref)로 사용할 수 있다.
디지털 코딩부(920: 921, ..., 925)는 순차 지연 신호(Frd<7:0>)에 동작하고, 각각의 아날로그 출력 클럭(CKO<0:4>)을 디지털 코드화하여 5개의 디지털 코드 신호(Q0<7:0>, ..., Q4<7:0>)를 출력한다.
에지 계산기(930)는 디코더(931), 멀티플렉서(933), 가산기(935), 및 정규화기(937)를 포함한다. 에지 계산기(930)는 연속하는 2개의 디지털 코드 신호를 선택하여 가산하고 정규화(normalization)하여 출력한다.
디코더(931)는 선택펄스신호(ES_40~ES_34)를 디코딩하여 2개의 선택신호(예: Sel_A, Sel_B)를 출력한다.
멀티플렉서(933)는 2개의 선택신호(예: Sel_A, Sel_B)를 이용하여 5개의 디지털 코드 신호(Q0<7:0>, ..., Q4<7:0>) 중 연속하는 2개의 디지털 코드 신호를 출력한다.
가산기(935)는 멀티플렉서(933)로부터 출력되는 연속하는 2개의 디지털 코드 신호에서 로직 '1'의 개수를 카운트하여 출력한다. 예컨대, 하나의 디지털 코드 신호가 11111111(2)이고, 다른 하나의 디지털 코드 신호가 00000001(2)이면 11111111(2) + 00000001(2) = 9를 출력한다.
정규화기(937)는 가산기(935)로부터 출력된 값을 정규화하여 출력한다. 정규화기(937)는 다음과 같은 방식으로 정규화한다. 예컨대, 가산기에서 출력될 수 있는 로직 '1'의 최소 개수가 5이므로, 가산기(935)로부터 출력되는 값 9에서 5를 감산한다. 순차지연신호가 8비트이므로 (9-5)값을 8로 나누고, 아날로그 출력 클럭이 5개이므로 ((9-5)/8)값을 다시 5로 나눈다.
도 10은 본 발명의 일실시예에 따른 시간/디지털 변환기 내 주요부 타이밍도이고, 도 11은 본 발명의 일실시예에 따른 가산기(935)에서의 타이밍도이다.
시간/디지털 변환기(165)는 순차지연신호발생기(910)로부터 얻은 순차지연신호(Frd<7>~Frd<0>)를 이용하여 아날로그 출력 클럭(CKO<0:4>)을 샘플링하고 디지털 코드화하여 5개의 디지털 코드 신호(Q0<7:0>, ..., Q4<7:0>)를 출력한다. 에지 셀렉팅부(160)에서 출력된 선택펄스신호(ES_40~ES_34)에 따라 5개의 디지털 코드 신호 (Q0<7:0>, ..., Q4<7:0>) 중 외부 기준 클럭(Fref)의 라이징 에지의 전후에 위치하는 두 아날로그 출력 클럭에 대응한 디지털 코드 신호들을 선택한다. 선택된 2개의 디지털 코드 신호를 가산하고, 정규화한다. 이에 따라, 아날로그 출력 클럭의 위상을 디지털값으로 변환하여 미세 위상값을 출력할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다. 도 12를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1200)은 컨트롤러(1210), 입출력 장치(1220), 기억 장치(1230), 인터페이스(1240) 및 버스(1250)를 포함할 수 있다. 컨트롤러(1210), 입출력 장치(1220), 기억 장치(1230), 및/또는 인터페이스(1240)는 버스(1250)를 통하여 서로 결합될 수 있다. 버스(1250)는 데이터들이 이동되는 통로에 해당한다.
본 발명에 따른 컨트롤러(1210)는 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 본 발명에 따른 입출력 장치(1220)는 키패드 키보드 및 디스플레이 장치 등을 포함할 수 있다. 본 발명에 따른 기억 장치(1230)는 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명에 따른 기억 장치(1230)는 상술된 실시예에 개시된 반도체 장치를 포함할 수 있다. 또한 본 발명에 따른 기억 장치는 다른 형태의 반도체 기억 소자(ex, Flash Memory, DRAM 또는 SRAM 등)를 더 포함할 수 있다. 본 발명에 따른 인터페이스는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 본 발명에 따른 인터페이스는 유선 또는 무선 형태일 수 있다. 예컨대, 본 발명에 따른 인터페이스는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 본 발명에 따른 전자 시스템은 컨트롤러의 동작을 향상시키기 위한 동작 메모리로서 고속의 DRAM 또는 SRAM 등을 더 포함할 수 있다.
본 발명의 실시예들은 업링크 및 다운링크에 적용 가능하다. 본 발명의 실시예들은 OFDMA, CDMA, SC-OFDMA 등 모든 변조 전략에 적용 가능하다. 본 발명의 실시예들은 모바일 기기 및 데스크톱 장치에 적용 가능하다. 본 발명의 실시예들은 DSP(Digital Signal Processor) 또는 ASIC(Application Specific Integrated Circuit)에 구현 가능하다.
본 발명에 따른 전자 시스템은 개인 휴대용 정보 단말기(PDA, personal digital assistant), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card) 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 구현 가능하다.
이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예(들)에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 본 발명은 전원 제어를 수행하는 모든 스케쥴링 통신 시스템에 적용 가능하다. 그러므로 본 발명의 범위는 설명된 실시예(들)에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 감산기 115: 적분기
120: 디지털 루프 필터 125: 변조기
130: 디지털 제어 오실레이터 135: 분주기
140: 카운트부 145: 샘플러
150: 평균기 155: 리타이밍부
160: 에지 셀렉팅부 165: 시간/디지털 변환기
170: 위상 합산기 175: 미분기

Claims (14)

  1. 디지털 제어 오실레이터로부터 출력되는 서로 다른 위상을 가지는 복수의 아날로그 출력 클럭의 위상을 각각 디지털화하고, 평균하여 거친 위상값을 출력하는 거친 위상 고정 수단;
    상기 복수의 아날로그 출력 클럭 중 일부를 이용하여 미세 위상값을 출력하는 미세 위상 고정 수단; 및
    상기 거친 위상값과 상기 미세 위상값을 가산하여 상기 복수의 아날로그 출력 클럭 중 어느 하나의 위상값에 대응하는 디지털 위상값을 출력하는 위상 합산 수단
    을 포함하는 분수형 완전 디지털 위상 고정 루프.
  2. 제1항에 있어서,
    상기 미세 위상 고정 수단은 상기 복수의 아날로그 출력 클럭 중 외부 기준 클럭 전후에 놓인 두개의 아날로그 출력 클럭의 위상을 디지털화하고 가산하여 미세 위상값을 생성하는 것을 특징으로 하는 분수형 완전 디지털 위상 고정 루프.
  3. 제2항에 있어서, 상기 거친 위상 고정 수단은,
    상기 복수의 아날로그 출력 클럭의 위상 각각을 디지털화하여 복수의 디지털 카운트 신호를 출력하는 카운트부;
    상기 복수의 디지털 카운트 신호를 샘플링하여 복수의 샘플링된 디지털 카운트 신호를 출력하는 샘플링부; 및
    상기 복수의 샘플링된 디지털 카운트 신호를 평균하여 거친 위상값을 생성하는 평균화부
    를 포함하는 분수형 완전 디지털 위상 고정 루프.
  4. 제2항에 있어서, 상기 미세 위상 고정 수단은,
    하기 시간-디지털 변환기로부터 출력되는 외부 기준 클럭을 상기 복수의 아날로그 출력 클럭에 동기시켜 복수의 내부 클럭을 생성하는 리타이밍부;
    외부로부터 입력되는 외부 클럭과 상기 복수의 내부 클럭을 이용하여 복수의 선택펄스신호를 출력하는 에지셀렉팅부; 및
    외부로부터 입력되는 외부 클럭을 입력받아 외부 기준 클럭을 생성하고, 상기 복수의 선택펄스신호와 상기 복수의 아날로그 출력 클럭을 이용하여 상기 아날로그 출력 클럭의 위상을 디지털화하여 미세 위상값을 출력하는 시간-디지털 변환부
    를 포함하는 분수형 완전 디지털 위상 고정 루프.
  5. 제4항에 있어서, 상기 시간-디지털 변환부는,
    상기 외부 클럭을 순차적으로 단위시간만큼 지연시켜 다수의 순차 지연 신호를 생성하는 순차지연신호 발생기;
    상기 다수의 순차 지연 신호에 동작하고, 상기 복수의 아날로그 출력 클럭을 디지털 코드화하여 복수의 디지털 코드 신호를 생성하는 디지털 코드화기; 및
    상기 선택펄스신호를 이용하여 상기 복수의 디지털 코드 신호 중 연속하는 2개의 디지털 코드 신호를 선택하여 가산하고, 정규화하여 출력하는 에지 계산기
    를 포함하는 분수형 완전 디지털 위상 고정 루프.
  6. 제5항에 있어서,
    상기 외부 기준 클럭은 상기 다수의 순차 지연 신호 중 중앙값에 해당하는 순차 지연 신호인 것을 특징으로 하는 분수형 완전 디지털 위상 고정 루프.
  7. 제5항에 있어서, 상기 에지 계산기는,
    상기 선택펄스신호를 디코딩하여 선택신호를 출력하는 디코더;
    상기 선택 신호를 이용하여 상기 디지털 코드 신호 중 연속하는 2개의 디지털 코드 신호를 출력하는 멀티플렉서;
    상기 연속하는 2개의 디지털 코드 신호를 가산하는 가산기; 및
    상기 가산기로부터 출력되는 값을 정규화하여 출력하는 정규화기
    를 포함하는 분수형 완전 디지털 위상 고정 루프.
  8. 외부에서 인가되는 지령치 주파수에서 하기 실제 주파수를 감산하여 주파수 편차신호를 출력하는 감산수단;
    내부 기준 클럭에 동기되고, 상기 주파수 편차신호를 적분하여 디지털 위상편차신호를 출력하는 적분수단;
    상기 내부 기준 클럭에 동기되고, 상기 디지털 위상편차신호를 적분하여 디지털 위상편차적분신호를 출력하는 디지털 루프 필터;
    분주 클럭에 동기되고, 상기 디지털 위상편차적분신호를 변조하여 디지털 제어 오실레이터 구동신호를 생성하는 변조수단;
    상기 디지털 제어 오실레이터 구동신호에 대응하여 서로 다른 위상을 가진 복수의 아날로그 출력 클럭을 생성하는 디지털 제어 오실레이터;
    상기 복수의 아날로그 출력 클럭 중 어느 하나를 분주시켜 생성되는 분주 클럭을 출력하는 분주수단;
    상기 복수의 아날로그 출력 클럭의 위상을 각각 디지털화하고 평균하여 거친 위상값을 출력하는 거친 위상 고정 수단;
    상기 복수의 아날로그 출력 클럭 중 일부를 이용하여 미세 위상값을 출력하는 미세 위상 고정 수단;
    상기 거친 위상값과 상기 미세 위상값을 가산하여 상기 복수의 아날로그 출력 클럭 중 어느 하나의 위상값에 대응하는 디지털 위상값을 출력하는 위상 합산 수단; 및
    상기 내부 기준 클럭에 동기되고, 상기 복수의 아날로그 출력 클럭 중 어느 하나의 위상값에 대응하는 상기 디지털 위상값을 미분하여 실제 주파수를 출력하는 미분수단
    을 포함하는 분수형 완전 디지털 위상 고정 루프.
  9. 제8항에 있어서,
    상기 미세 위상 고정 수단은, 상기 복수의 아날로그 출력 클럭 중 외부 기준 클럭의 전후에 놓인 두개의 아날로그 출력 클럭의 위상을 디지털화하고 가산하여 미세 위상값을 생성하는 것을 특징으로 하는 분수형 완전 디지털 위상 고정 루프.
  10. 제9항에 있어서, 상기 거친 위상 고정 수단은,
    상기 복수의 아날로그 출력 클럭의 위상 각각을 디지털화하여 복수의 디지털 카운트 신호를 출력하는 카운트부;
    상기 복수의 디지털 카운트 신호를 샘플링하여 복수의 샘플링된 디지털 카운트 신호를 출력하는 샘플링부; 및
    상기 복수의 샘플링된 디지털 카운트 신호를 평균하여 거친 위상값을 생성하는 평균화부
    를 포함하는 분수형 완전 디지털 위상 고정 루프.
  11. 제8항에 있어서, 상기 미세 위상 고정 수단은,
    하기 시간-디지털 변환기로부터 출력되는 외부 기준 클럭을 상기 복수의 아날로그 출력 클럭에 동기시켜 복수의 내부 클럭을 생성하는 리타이밍부;
    외부로부터 입력되는 외부 클럭과 상기 복수의 내부 클럭을 이용하여 복수의 선택펄스신호를 출력하는 에지셀렉팅부; 및
    외부로부터 입력되는 외부 클럭을 입력받아 외부 기준 클럭을 생성하고, 상기 복수의 선택펄스신호와 상기 복수의 아날로그 출력 클럭을 이용하여 상기 아날로그 출력 클럭의 위상을 디지털화하여 미세 위상값을 출력하는 시간-디지털 변환부
    를 포함하는 분수형 완전 디지털 위상 고정 루프.
  12. 제11항에 있어서, 상기 시간-디지털 변환부는,
    상기 외부 클럭을 순차적으로 단위시간만큼 지연시켜 다수의 순차 지연 신호를 생성하는 순차지연신호 발생기;
    상기 다수의 순차 지연 신호에 동작하고, 상기 복수의 아날로그 출력 클럭을 디지털 코드화하여 복수의 디지털 코드 신호를 생성하는 디지털 코드화기; 및
    상기 선택펄스신호를 이용하여 상기 복수의 디지털 코드 신호 중 연속하는 2개의 디지털 코드 신호를 선택하여 가산하고, 정규화하여 출력하는 에지 계산기
    를 포함하는 분수형 완전 디지털 위상 고정 루프.
  13. 제1항 내지 제12항 중 어느 한 항의 분수형 완전 디지털 위상 고정 루프 회로를 가지는 것을 특징으로 하는 반도체 장치.
  14. 제13항의 반도체 장치를 포함하는 휴대 정보 기기.
KR1020140174654A 2014-12-08 2014-12-08 분수형 완전 디지털 위상 고정 루프, 반도체 장치 및 휴대 정보 기기 KR101983090B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140174654A KR101983090B1 (ko) 2014-12-08 2014-12-08 분수형 완전 디지털 위상 고정 루프, 반도체 장치 및 휴대 정보 기기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140174654A KR101983090B1 (ko) 2014-12-08 2014-12-08 분수형 완전 디지털 위상 고정 루프, 반도체 장치 및 휴대 정보 기기

Publications (2)

Publication Number Publication Date
KR20160069538A KR20160069538A (ko) 2016-06-17
KR101983090B1 true KR101983090B1 (ko) 2019-05-30

Family

ID=56343646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140174654A KR101983090B1 (ko) 2014-12-08 2014-12-08 분수형 완전 디지털 위상 고정 루프, 반도체 장치 및 휴대 정보 기기

Country Status (1)

Country Link
KR (1) KR101983090B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11777510B2 (en) 2021-11-29 2023-10-03 Samsung Electronics Co., Ltd. Fractional divider with phase shifter and fractional phase locked loop including the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102608982B1 (ko) * 2016-12-26 2023-11-30 에스케이하이닉스 주식회사 완전 디지털 위상 고정 루프
KR101866241B1 (ko) * 2016-12-29 2018-06-11 포항공과대학교 산학협력단 직접 디지털 주파수 합성기를 이용한 위상 고정루프

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101201842B1 (ko) * 2010-05-31 2012-11-15 에스케이하이닉스 주식회사 위상 보정 회로
KR101201872B1 (ko) * 2011-02-22 2012-11-15 에스케이하이닉스 주식회사 위상 제어 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11777510B2 (en) 2021-11-29 2023-10-03 Samsung Electronics Co., Ltd. Fractional divider with phase shifter and fractional phase locked loop including the same

Also Published As

Publication number Publication date
KR20160069538A (ko) 2016-06-17

Similar Documents

Publication Publication Date Title
US7859344B2 (en) PLL circuit with improved phase difference detection
US8155256B2 (en) Method and apparatus for asynchronous clock retiming
EP1816741B1 (en) Phase detector
US9543970B2 (en) Circuit for digitizing phase differences, PLL circuit and method for the same
US11057040B2 (en) Phase-locked loop circuit and clock generator including the same
US8952763B2 (en) Frequency modulator having digitally-controlled oscillator with modulation tuning and phase-locked loop tuning
JP5347534B2 (ja) 位相比較器、ｐｌｌ回路、及び位相比較器の制御方法
US8798223B2 (en) Clock and data recovery unit without an external reference clock
KR102123901B1 (ko) 완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기
KR101797625B1 (ko) 저전력 고해상도 타임투디지털 컨버터
US10218341B2 (en) Systems and methods for phase synchronization of local oscillator paths in oscillator-operated circuits
EP3327461B1 (en) Digital synthesizer, radar device and method therefor
US20120069884A1 (en) Digital phase detector and digital phase-locked loop
US20020057118A1 (en) Apparatus and method for counting high-speed early/late pulses from a high speed phase detector using a pulse accumulator
CN104065376A (zh) 低功率和基于全数字相位插值器的时钟和数据恢复结构
KR101983090B1 (ko) 분수형 완전 디지털 위상 고정 루프, 반도체 장치 및 휴대 정보 기기
US9542354B2 (en) Generating a parallel data signal by converting serial data of a serial data signal to parallel data
EP3035535A1 (en) ADPLL with a TDC having a reduced DTC range
US20120092053A1 (en) Adaptive clock switching to capture asynchronous data within a phase-to-digital converter
JP2017017392A (ja) Ｃｄｒ制御回路、ｃｄｒ回路およびｃｄｒ制御方法
Kratyuk et al. Frequency detector for fast frequency lock of digital PLLs
WO2009053531A1 (en) Phase accumulator for digital phase locked loop
US20130156147A1 (en) High speed counter apparatus
JP2018074312A (ja) 周波数検出器及びクロックデータリカバリ装置
US10305493B2 (en) Phase-locked loop and frequency synthesizer

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20141208

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20171117

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20141208

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190417

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20190515

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20190522

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20190522

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20220426

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20230425

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20240425

Start annual number: 6

End annual number: 6