CN104065376B - 低功率和基于全数字相位插值器的时钟和数据恢复结构 - Google Patents

低功率和基于全数字相位插值器的时钟和数据恢复结构 Download PDF

Info

Publication number
CN104065376B
CN104065376B CN201410096193.5A CN201410096193A CN104065376B CN 104065376 B CN104065376 B CN 104065376B CN 201410096193 A CN201410096193 A CN 201410096193A CN 104065376 B CN104065376 B CN 104065376B
Authority
CN
China
Prior art keywords
phase
clock signal
locked loop
control code
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410096193.5A
Other languages
English (en)
Other versions
CN104065376A (zh
Inventor
裵玄民
尹泰勋
李埈荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ji Long Trillion Square South Korea Ltd
Original Assignee
Ji Long Trillion Square South Korea Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ji Long Trillion Square South Korea Ltd filed Critical Ji Long Trillion Square South Korea Ltd
Publication of CN104065376A publication Critical patent/CN104065376A/zh
Application granted granted Critical
Publication of CN104065376B publication Critical patent/CN104065376B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0998—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator using phase interpolation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

提出的发明涉及一种低功率和基于全数字相位插值器的时钟和数据恢复结构。提出的系统包括具有锁相环路和基于相位旋转器的延迟锁定环路的双环锁相环路结构。本结构的优点在于单一锁相环路提供分离的带宽，用于接收数据的宽抖动容限带宽和用于数据传送的窄抖动传递带宽。因此，在提供充分的抖动追踪带宽时输出的抖动数量与输入相比能被实质性地减少。由于不需要在现有延迟锁定环路和锁相环路设计中是高功耗之一的数据通路上的移相器，因此本结构适用于低功耗应用。

Description

低功率和基于全数字相位插值器的时钟和数据恢复结构
技术领域
本发明的示例性实施例涉及一种低功率和基于全数字相位插值器(PI，PhaseInterpolator)的时钟和数据恢复(CDR，Clock and Data Recovery)结构。
背景技术
锁相环路(PLL，Phase-Locked Loop)是一种生成输出信号的控制系统，所述输出信号的相位与输入参考信号的相位相关。PLL是一种包含可变频率振荡器(VariableFrequency Oscillator)和鉴相器(Phase Detector)的电子电路。所述电子电路将输入信号的相位与来自输出振荡器的信号的相位进行比较且调整振荡器的频率以保持相位匹配。来自鉴相器的信号用于在反馈环路(Feedback Loop)中控制振荡器。
频率是相位的时间导数。在锁定步骤保持输入和输出相位意味着在锁定步骤保持输入和输出频率。因此，PLL可以追踪输入频率，或PLL可以生成是多个输入频率的频率。前一属性用于解调，后一属性用于间接频率合成。
延迟锁定环路(DLL，Delay-Locked Loop)是类似于PLL的数字电路，主要差异在于缺少被延迟线所替代的内部压控振荡器(VCO，Voltage-Controlled Oscillator)。
DLL用于改变时钟信号(具有周期波形的信号)的相位，通常用于增强集成电路(例如DRAM设备)的时钟产生数据输出有效时间特性。DLL也可用于CDR。从外部看，DLL可被视为位于数字电路的时钟通路的负延迟门(Negative-delay gate)。
发明内容
本发明的示例性实施例公开了一种收发器，所述收发器包括：基于相位旋转器的延迟锁定环路和锁相环路单元，使用用于采样输入数据的多相时钟信号和参考时钟信号生成针对输入数据的多路解编数据样本，和多路复用器，串行所述多路解编数据样本，其特征在于，使用被所述锁相环路控制的用于重定时所述采样输入数据的第一时钟信号和被所述延迟锁定环路控制的第二时钟信号生成所述多相时钟信号。
对于所述延迟锁定环路，所述基于相位旋转器的延迟锁定环路和锁相环路单元包括：多个输入采样器，使用所述输入数据和所述多相时钟信号生成按时间交叉的所述多路解编数据样本，控制码生成单元，生成用于控制所述第二时钟信号的相位的控制码，第一相位旋转器，将所述第一时钟信号的相位添加至所述第二时钟信号的相位中或从所述第二时钟信号的相位中减去所述第一时钟信号的相位，所述第二时钟信号的相位使用所述控制码而被决定，和多个相位插值器，使用所述第一相位旋转器的输出生成所述多相时钟信号。
所述控制码生成单元包括：相位决定逻辑单元，基于所述第二时钟信号的相位与所述输入数据的信号的相位之间的差异生成上升信号或下降信号，和数字环路滤波器，使用所述上升信号或所述下降信号的相位生成所述控制码并将所述控制码提供给所述第一相位旋转器。
对于所述锁相环路，所述基于相位旋转器的延迟锁定环路和锁相环路单元进一步包括：数字累加器，限制所述第一时钟信号和所述第二时钟信号之间的相位差异，和第二相位旋转器，使用从所述数字累加器输出的时钟信号和来自频率锁定环路的所述参考时钟信号生成相位偏移的所述第一时钟信号。
本发明的一个示例性实施例公开了一种基于相位旋转器的延迟锁定环路和锁相环路装置，包括：多个输入采样器，使用输入数据和基于第一时钟信号与第二时钟信号生成的用于采样所述输入数据的多相时钟信号生成按时间交叉的多路解编数据样本，控制码生成单元，生成用于控制所述第二时钟信号的相位的控制码，第一相位旋转器，将所述第一时钟信号的相位添加至所述第二时钟信号的相位中或从所述第二时钟信号的相位中减去所述第一时钟信号的相位，所述第二时钟信号的相位使用所述控制码而被决定，多个相位插值器，使用所述第一相位旋转器的输出生成所述多相时钟信号，数字累加器，限制所述第一时钟信号和所述第二时钟信号之间的相位差异，和第二相位旋转器，使用从所述数字累加器输出的时钟信号和来自频率锁定环路的参考时钟信号生成相位偏移的所述第一时钟信号。
其将被理解为前述的一般性说明和后述的详细说明是示例性和解释性的，且目的是提供如本发明所要求的进一步说明。
附图说明
包含于此用于提供本发明的进一步理解且被编入和构成本说明书一部分的附图举例说明了本发明的示例性实施例且与详细说明一起用于解释本发明的原理。
图1示出了根据本发明的一个示例性实施例的串行输入和串行输出收发器结构。
图2示出了根据本发明的一个示例性实施例的基于相位旋转器的D/PLL框图。
图3示出了根据本发明的一个示例性实施例的基于相位旋转器的D/PLL结构的线性化数学模型。
图4示出了根据本发明的一个示例性实施例的传递函数的概念波特图。
图5示出了根据本发明的一个示例性实施例的传递函数的Matlab模拟的波特图。
图6证实了根据本发明的一个示例性实施例的设计构思。
图7示出了根据本发明的一个示例性实施例的基于1:4信号分离器的用于延迟时钟相位的基于相位旋转器的D/PLL的时序图。
图8示出了根据本发明的一个示例性实施例的基于1:4信号分离器的用于引导时钟相位的基于相位旋转器的D/PLL的时序图。
具体实施方式
以下，参考示出本发明的示例性实施例的附图对本发明进行更加全面的说明。本发明可具体表现为多种不同形式但其并不应被理解为仅局限于在此所述的实施例。相反，这些示例性实施例被提供使得本公开更充分且能全面地将本发明的范围传达给本领域的技术人员。在附图中，图层和区域的尺寸和相对大小为了清楚可识可被扩大。
图1示出了根据本发明的一个示例性实施例的串行输入和串行输出收发器结构。频率锁定环路(FLL，Frequency-Locked Loop)上的压控振荡器(VCO，Voltage-ControlledOscillator)使用外部时钟(CLK，Clock)生成参考时钟信号且在并行通路中将参考时钟信号分配给包含在基于相位旋转器(PR，Phase Rotator)的D/PLL的旋转器中。并行通路中的收发器可包含基于PR的D/PLL，多路复用器(MUX，Multiplexer)和驱动器(Driver)。基于PR的D/PLL针对输入数据(抖动串行输入数据流，通路<0>中的DIN(数据输入)<0>)的采样可生成用表示的多相时钟信号且针对采样数据的重定时生成用表示的时钟信号。MUX串行由时间交叉输入采样器(包含在基于PR的D/PLL中的采样器)产生的多路解编数据样本。收发器通过降低输入数据的抖动可生成输出数据(重定时的串行输出流，通路<0>中的DOUT(数据输出)<0>)。
图2示出了根据本发明的一个示例性实施例的基于相位旋转器PR的D/PLL框图。在单一通路中，基于PR的D/PLL可包括延迟锁定环路(DLL，Delay-Locked Loop)和锁相环路(PLL，Phase-Locked Loop)。基于PR的D/PLL可包括多相采样器(输入采样器)，相位决定逻辑(Decision Logic)，数字环路滤波器(DFL，Digital Loop Filter)，累加器(ACC，Accumulator)，两个相位旋转器(PR1和PR2)，和多个相位插值器(PIs，PhaseInterpolators)。多相时钟发生器(Multiphase Clock GEN)通过转换从包含在FLL的VCO中输出的同步时钟信号(CLKREF)生成多相时钟信号。
DLL可通过包括元件、输入采样器、决定逻辑、DFL、PR2和PIs而实现。PLL可通过共享除去PR2的DLL的元件且进一步包括ACC和PR1而实现。
无偏移时钟信号由PR1生成且被传递至PR2用于输入相位追踪。PR2可替代现有D/PLL设计中的高功耗(power-hunger)移相器(phase shifter)。所述两个单独控制的相位旋转器(PR1和PR2)和多相时钟方案从PLL的抖动滤波性能中分离抖动追踪。
PR2可将第一时钟信号的相位添加至第二时钟信号的相位中或从的相位中减去的相位，第二时钟信号的相位使用控制码而被决定。
输入数据的相位可通过两个环路即DLL和PLL进行追踪。采样时钟的相位可是下述公式1。
[公式1]
其中，可通过共享的数字环路滤波器DLF被控制，且可通过级联数字滤波器例如数字累加器ACC被控制。ACC的传递函数可包括极点和零，且零可限制和间的相位差。由于第二顺序环路，与输入数据相比可无频率偏移。ACC和PR1可被具有部分控制通路的VCO替代。为了数据传送，重定时时钟信号可被提供给多路复用器。由于的抖动追踪带宽变窄，因此传送数据的抖动数量与输入数据相比实质上被减少。由于输入数据被多路解编因此和间的相位差不存在问题且因此具有扩大的采样窗口。抖动降低方案与现有的基于SerDes的方案相同但RX和TX PLLs结合在一起。
图3示出了根据本发明的一个示例性实施例的基于PR的D/PLL结构的线性化数学模型。开关式鉴相器(Bang-bang phase detector)Kbbpd的线性增益通过使用马尔可夫链模型(Markov chain model)可实现。例如，开关式鉴相器可包括多相采样器(输入采样器)和相位决定逻辑(Decision Logic)。提出的系统的抖动传递函数和容限函数可从下述公式2至4中导出。
[公式2]
[公式3]
[公式4]
其中，fs，α·θbb，1，β和γ·θbb，1表示ACC的采样率，PR1的增益，ACC的部分增益和PR2的低频增益。
图4示出了根据本发明的一个示例性实施例的传递函数的概念波特图。抖动传递带宽从抖动容限中分离。抖动传递的峰值通过调整设计参数可很容易地被忽略不计。
图5示出了根据本发明的一个示例性实施例的传递函数的Matlab模拟的波特图。Matlab模拟波特图示出基于PR的D/PLL同时具有窄的抖动传递带宽和宽的抖动追踪带宽。
图6证实了根据本发明的一个示例性实施例的设计构思。设计构思示出抖动传递带宽通过降低PR2的增益可变得更窄。
在此结构中，相位时钟通过用相位旋转器例如图2所示的PR1替代线率延迟元件可显著地降低基于PR的D/PLL的功率消耗。由于输入数据用多相时钟信号进行采样，因此采样器的输出本质上被多路解编。多路解编的信号然后用更干净的时钟信号进行串行。大的多路解编系数增加多路复用器的定时增益且使抖动传递带宽降低。
图7示出了根据本发明的一个示例性实施例的基于1:4信号分离器(Demultiplexer)的用于延迟时钟相位的基于PR的D/PLL的时序图。图8示出了根据本发明的一个示例性实施例的基于1:4信号分离器的用于引导时钟相位的基于PR的D/PLL的时序图。具有M的多路复用率的多相时钟方案的使用将时间限制缓和至与现有DPLL不同，提出的方案无需显著的功率损失通过使用单一PLL环路就能实现分离的抖动传递和容限带宽。其是因为在数据通路中相位旋转器与移相器相比消耗较少的功率，原因在于相位旋转器在时钟域中运行且无需硬件增加就可实现大量的相位偏移。
根据本发明的示例性实施例可被记录在包括程序指令的计算机可读介质上，所述程序指令可被计算机实现以执行各种操作。介质还可包括单独的程序指令、数据文件、数据结构等或它们的组合。媒体和程序指令可是针对本发明的意图而特别设计和构建的，或其也可是对计算机软件领域的技术人员而言熟悉和可获取的。
在不超出本发明的技术思想或范围内所能进行的各种修改和变形对所属技术领域的技术人员来说是显而易见的。因此，其目的是本发明覆盖在随附的权利要求及其等同项的范围内所提供的发明的修改和变形。

Claims (5)

1.一种收发器，包括：
基于相位旋转器的延迟锁定环路和锁相环路单元，使用用于采样输入数据的多相时钟信号和参考时钟信号生成针对输入数据的多路解编数据样本，和
多路复用器，串行所述多路解编数据样本，
其特征在于，使用被所述锁相环路控制的用于重定时所述采样输入数据的第一时钟信号和被所述延迟锁定环路控制的第二时钟信号生成所述多相时钟信号，
其中，对于所述延迟锁定环路，所述基于相位旋转器的延迟锁定环路和锁相环路单元包括：
多个输入采样器，使用所述输入数据和所述多相时钟信号生成按时间交叉的所述多路解编数据样本，
控制码生成单元，生成用于控制所述第二时钟信号的相位的控制码，
第一相位旋转器，将所述第一时钟信号的相位添加至所述第二时钟信号的相位中或从所述第二时钟信号的相位中减去所述第一时钟信号的相位，所述第二时钟信号的相位使用所述控制码而被决定，和
多个相位插值器，使用所述第一相位旋转器的输出生成所述多相时钟信号。
2.如权利要求1所述的收发器，其特征在于，所述控制码生成单元包括：
相位决定逻辑单元，基于所述第二时钟信号的相位与所述输入数据的信号的相位之间的差异生成上升信号或下降信号，和
数字环路滤波器，使用所述上升信号或所述下降信号的相位生成所述控制码并将所述控制码提供给所述第一相位旋转器。
3.如权利要求1所述的收发器，其特征在于，对于所述锁相环路，所述基于相位旋转器的延迟锁定环路和锁相环路单元进一步包括：
数字累加器，限制所述第一时钟信号和所述第二时钟信号之间的相位差异，和
第二相位旋转器，使用从所述数字累加器输出的时钟信号和来自频率锁定环路的所述参考时钟信号生成相位偏移的所述第一时钟信号。
4.一种基于相位旋转器的延迟锁定环路和锁相环路装置，包括：
多个输入采样器，使用输入数据和基于第一时钟信号与第二时钟信号生成的用于采样所述输入数据的多相时钟信号生成按时间交叉的多路解编数据样本，
控制码生成单元，生成用于控制所述第二时钟信号的相位的控制码，
第一相位旋转器，将所述第一时钟信号的相位添加至所述第二时钟信号的相位中或从所述第二时钟信号的相位中减去所述第一时钟信号的相位，所述第二时钟信号的相位使用所述控制码而被决定，
多个相位插值器，使用所述第一相位旋转器的输出生成所述多相时钟信号，
数字累加器，限制所述第一时钟信号和所述第二时钟信号之间的相位差异，和
第二相位旋转器，使用从所述数字累加器输出的时钟信号和来自频率锁定环路的参考时钟信号生成相位偏移的所述第一时钟信号。
5.如权利要求4所述的基于相位旋转器的延迟锁定环路和锁相环路装置，其特征在于，所述控制码生成单元包括：
相位决定逻辑单元，基于所述第二时钟信号的相位与所述输入数据的信号的相位之间的差异生成上升信号或下降信号，和
数字环路滤波器，使用所述上升信号或所述下降信号的相位生成所述控制码并将所述控制码提供给所述第一相位旋转器。
CN201410096193.5A 2013-03-18 2014-03-14 低功率和基于全数字相位插值器的时钟和数据恢复结构 Active CN104065376B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/846,688 2013-03-18
US13/846,688 US9166605B2 (en) 2013-03-18 2013-03-18 Low-power and all-digital phase interpolator-based clock and data recovery architecture

Publications (2)

Publication Number Publication Date
CN104065376A CN104065376A (zh) 2014-09-24
CN104065376B true CN104065376B (zh) 2017-08-29

Family

ID=49918393

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410096193.5A Active CN104065376B (zh) 2013-03-18 2014-03-14 低功率和基于全数字相位插值器的时钟和数据恢复结构

Country Status (5)

Country Link
US (1) US9166605B2 (zh)
EP (1) EP2782252A1 (zh)
JP (1) JP5870352B2 (zh)
KR (1) KR101584426B1 (zh)
CN (1) CN104065376B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106357267B (zh) * 2016-09-29 2018-10-19 上海航天测控通信研究所 一种dll延迟锁相环自适应监控方法及系统
JP7179280B2 (ja) * 2018-07-12 2022-11-29 多摩川精機株式会社 Ｒ／ｄ変換器
US10637637B2 (en) * 2018-09-24 2020-04-28 Qualcomm Incorporated Fixing dead-zone in clock data recovery circuits
KR20210026976A (ko) 2019-08-28 2021-03-10 서울과학기술대학교 산학협력단 전자기간섭을 줄이기 위한 클럭 신호의 위상 제어 장치 및 방법
KR102348057B1 (ko) 2019-09-23 2022-01-06 서울과학기술대학교 산학협력단 전자기간섭을 줄이기 위한 클럭 신호의 위상 제어 장치
KR102317072B1 (ko) 2019-12-17 2021-10-25 현대모비스 주식회사 라이다 시스템에서의 시간-디지털 변환 방법 및 장치
KR102409508B1 (ko) * 2022-03-15 2022-06-15 주식회사 티엘아이 Dll 및 fll을 포함하여 마스터 및 슬레이브에 겸용 가능한 led 드라이빙 칩

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101577617A (zh) * 2008-05-08 2009-11-11 台湾积体电路制造股份有限公司 快速锁定时钟数据恢复

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970110A (en) * 1998-01-09 1999-10-19 Neomagic Corp. Precise, low-jitter fractional divider using counter of rotating clock phases
US7050522B2 (en) * 2000-05-26 2006-05-23 International Business Machines Corporation Phase rotator and data recovery receiver incorporating said phase rotator
WO2002058317A2 (en) * 2000-12-20 2002-07-25 Primarion, Inc. Pll/dll dual loop data synchronization
US6993107B2 (en) * 2001-01-16 2006-01-31 International Business Machines Corporation Analog unidirectional serial link architecture
DE60231266D1 (de) * 2001-03-07 2009-04-09 Nippon Telegraph & Telephone Schaltung zur Daten-und Taktrückgewinnung
CN1272907C (zh) * 2001-07-27 2006-08-30 国际商业机器公司 具有外部早/晚输入的时钟数据恢复系统
US6744325B2 (en) * 2002-04-03 2004-06-01 Sierra Monolithics, Inc. Quadrature ring oscillator
CN1235377C (zh) * 2002-06-06 2006-01-04 华为技术有限公司 数字载波恢复装置
US20040218705A1 (en) 2003-01-30 2004-11-04 International Business Machines Corporation Phase rotator, phase rotation method and clock and data recovery receiver incorporating said phase rotator
US7149269B2 (en) * 2003-02-27 2006-12-12 International Business Machines Corporation Receiver for clock and data recovery and method for calibrating sampling phases in a receiver for clock and data recovery
US20060067453A1 (en) * 2004-09-30 2006-03-30 Lucent Technologies Inc. Timing circuit for data packet receiver
US7496168B2 (en) * 2005-04-27 2009-02-24 Agere Systems Inc. Phase-locked loop using multi-phase feedback signals
US7492850B2 (en) * 2005-08-31 2009-02-17 International Business Machines Corporation Phase locked loop apparatus with adjustable phase shift
US7173462B1 (en) * 2005-10-27 2007-02-06 Mediatek Inc. Second order delay-locked loop for data recovery
US7672417B2 (en) * 2006-08-31 2010-03-02 Montage Technology Group Limited Clock and data recovery
US7885365B2 (en) * 2007-08-31 2011-02-08 International Business Machines Corporation Low-power, low-area high-speed receiver architecture
US8090067B2 (en) * 2008-05-23 2012-01-03 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. Circuits and methods for clock and data recovery
US8058914B2 (en) * 2008-07-29 2011-11-15 Fujitsu Limited Generating multiple clock phases
US8718217B2 (en) * 2008-07-29 2014-05-06 Fujitsu Limited Clock and data recovery (CDR) using phase interpolation
US8184762B2 (en) * 2008-11-06 2012-05-22 Iwatt, Inc. Digital phase lock loop with multi-phase master clock
JP2011041121A (ja) * 2009-08-17 2011-02-24 Renesas Electronics Corp 送受信装置およびその動作方法
US8804888B2 (en) * 2010-07-12 2014-08-12 Ensphere Solutions, Inc. Wide band clock data recovery
CN102340293B (zh) * 2010-07-20 2014-07-16 中兴通讯股份有限公司 一种相位旋转器和时钟数据恢复装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101577617A (zh) * 2008-05-08 2009-11-11 台湾积体电路制造股份有限公司 快速锁定时钟数据恢复

Also Published As

Publication number Publication date
KR101584426B1 (ko) 2016-01-12
US9166605B2 (en) 2015-10-20
CN104065376A (zh) 2014-09-24
KR20140115263A (ko) 2014-09-30
US20140269783A1 (en) 2014-09-18
EP2782252A1 (en) 2014-09-24
JP2014183572A (ja) 2014-09-29
JP5870352B2 (ja) 2016-02-24

Similar Documents

Publication Publication Date Title
CN104065376B (zh) 低功率和基于全数字相位插值器的时钟和数据恢复结构
CN101610083B (zh) 一种高速多路时钟数据恢复电路
US10797709B2 (en) Method and circuits for fine-controlled phase/frequency offsets in phase-locked loops
US8243867B2 (en) Receiver and communication system having the same
US7986190B1 (en) Jitter attenuation with a fractional-N clock synthesizer
US8873693B2 (en) Phase averaging-based clock and data recovery
WO2002058317A3 (en) Pll/dll dual loop data synchronization
US8638896B2 (en) Repeate architecture with single clock multiplier unit
CN105281752A (zh) 一种基于数字锁相环实现的时钟数据恢复系统
US8410834B2 (en) All digital serial link receiver with low jitter clock regeneration and method thereof
CA2851843A1 (en) Systems and methods for tracking a received data signal in a clock and data recovery circuit
KR101858471B1 (ko) 지연고정루프
TWI285021B (en) High frequency binary phase detector
CN101582691B (zh) 基于全数字锁相环的去抖电路
CA2851837A1 (en) Systems and methods for acquiring a received data signal in a clock and data recovery circuit
CN114826257B (zh) 小数-n分频锁相环及系统
Alavi et al. A 2.5-Gb/s clock and data recovery circuit with a 1/4-rate linear phase detector
KR20120135706A (ko) 입력 위상 잡음 감소를 위한 지연 동기 장치
Posri et al. Design of Transmitting and Receiving Section of Optical Wireless Access using PLL
WO2008104958A2 (en) Data recovery system and method
Jeong et al. A 3.125 Gb/s Clock and Data Recovery Circuit Using 1/4-Rate Technique
JP2015100017A (ja) 位相比較回路およびクロックデータリカバリ回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Seoul, South Kerean

Applicant after: Ji Long trillion Square South Korea Limited

Address before: Seoul, South Kerean

Applicant before: Trillion square Co., Ltds

COR Change of bibliographic data
GR01 Patent grant
GR01 Patent grant