KR101584426B1 - 저전력 및 전디지털 위상 보간기 기반의 클락 및 데이터 회복 아키텍쳐 - Google Patents

저전력 및 전디지털 위상 보간기 기반의 클락 및 데이터 회복 아키텍쳐 Download PDF

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Abstract

본 발명의 예시적 실시 형태는, 저전력 및 전디지털 위상 보간기(PI: PHASE INTERPOLATOR) 기반의 클락 및 데이터 회복(CDR: CLOCK AND DATA RECOVERY) 아키텍쳐에 관한 것이다. 제안되는 시스템은 위상 락 루프(PLL)와 위상 회전기(PR) 기반의 지연 락 루프(DLL)를 포함하는 듀얼 루프 PLL 아키텍쳐를 포함한다. 이 아키텍쳐의 이점은 단일의 PLL이 분리된 대역폭(데이터를 수신하기 위한 넓은 지터 톨러렌스(JTOL) 대역폭 및 데이터 송신을 위한 좁은 지터 전달(JTRAN) 대역폭)을 제공하는 것이다. 따라서, 충분한 지터 트랙킹 대역폭을 제공하면서, 출력에 있어서의 지터의 양은 입력과 비교해 실질적으로 저감될 수 있다. 또한, 이 아키텍쳐는 데이터 경로내의 위상 시프터(이것은 종래의 DPLL 설계에 있어서 가장 소비 전력이 큰 블록 중 하나이다)가 필요하지 않기 때문에, 저전력 적용예에 매우 적합하다.

Description

저전력 및 전디지털 위상 보간기 기반의 클락 및 데이터 회복 아키텍쳐{LOW-POWER AND ALL-DIGITAL PHASE INTERPOLATOR-BASED CLOCK AND DATA RECOVERY ARCHITECTURE}
본 발명의 예시적 실시 형태는, 저전력 및 전디지털 위상 보간기(PI: PHASE INTERPOLATOR) 기반의 클락 및 데이터 회복(CDR: CLOCK AND DATA RECOVERY) 아키텍쳐에 관한 것이다.
위상 락 루프(PLL)는 입력 기준 신호의 위상과 관련된 위상을 갖는 출력 신호를 생성하는 제어 시스템이다. PLL은 가변 주파수 발진기와 위상 검출기를 포함하는 전자 회로이다. 이 전자 회로는 입력 신호의 위상을 그 출력 발진기로부터 도출되는 신호의 위상과 비교하고, 그 발진기의 주파수를 위상이 계속 일치하도록 조절한다. 위상 검출기로부터의 신호는 피드백 루프내에서 발진기를 제어하기 위해서 사용된다.
주파수는 위상의 시간 미분이다. 입력 및 출력 위상을 계속 락(lock) 상태로 하는 것은 입력 및 출력 주파수를 락(lock) 상태로 하는 것을 의미한다. 따라서, PLL은 입력 주파수를 트랙킹할 수 있고, 또는 PLL은 입력 주파수의 배수의 주파수를 생성할 수 있다. 전자의 특성은 복조를 위해서 사용되고, 후자의 특성은 간접 주파수 합성을 위해서 사용된다.
지연 락 루프(DLL)는 PLL과 유사한 디지털 회로이며, 주된 차이는 내부 전압 제어 발진기가 없고 지연선에 의해서 교체되는 것이다.
DLL은 클락 신호(주기 파형을 갖는 신호)의 위상을 변경하기 위해서 사용될 수 있고, 통상은 집적회로(DRAM 디바이스 등)의 클락 첫 시작-데이터 출력의 올바른 타이밍 특성을 향상시키기 위해서 사용될 수 있다. DLL은 또, 클락 회복(CDR)을 위해서 사용될 수 있다. 외부에서는, DLL은 디지털 회로의 클락 경로 내에 배치된 부지연 게이트(negative-delay gate)로 볼 수 있다.
한국공개특허 제10-1999-0047034호(발명의 명칭: 동기 지연 회로가 결합된 지연 동기 루프(DLL) 및 위상 동기 루프(PLL), 공개일자 1999년 07월 05일)
본 발명의 예시적 실시 형태는 트랜시버(transceiver)를 개시하며, 이 트랜시버는 입력 데이터를 샘플링하기 위한 멀티 위상 클락 신호와 기준 클락 신호를 사용하여 입력 데이터에 대한 디멀티플랙스 된(demultiplexed) 데이터 샘플을 생성하도록 구성된 위상 회전기(PR) 기반의 지연 락 루프 및 위상 락 루프(D/PLL) 유닛과, 디멀티플랙스 된 데이터 샘플을 시리얼화하도록 구성된 멀티플렉서를 포함하고, 멀티 위상 클락 신호는 위상 락 루프(PLL)에 의해서 제어되며 샘플링 된 입력 데이터를 리타이밍(retiming) 하기 위한 제1 클락 신호와, 지연 락 루프(DLL)에 의해서 제어되는 제2 클락 신호를 사용하여 생성된다.
DLL을 위해서, PR 기반의 D/PLL 유닛은 입력 데이터와 멀티 위상 클락 신호를 사용하여 시간 인터리빙(time-interleaving) 하는 것에 의해서 디멀티플랙스 된 데이터 샘플을 생성하도록 구성된 복수의 입력 샘플러와, 제2 클락 신호의 위상을 제어하기 위한 제어 코드를 생성하도록 구성된 제어 코드 생성 유닛과, 제1 클락 신호의 위상을 제어 코드를 사용해 결정되는 제2 클락 신호의 위상에 가산하거나 또는 제1 클락 신호의 위상을 제2 클락 신호의 위상으로부터 감산하도록 구성된 제1 위상 회전기와, 제1 위상 회전기의 출력을 사용하여 멀티 위상 클락 신호를 생성하도록 구성된 복수의 위상 보간기(PIs)를 포함한다.
제어 코드 생성 유닛은 제2 클락 신호의 위상과 입력 데이터의 신호의 위상 사이의 차이에 기초하여 업 신호 또는 다운 신호를 생성하도록 구성된 위상 결정 논리 유닛과, 업 신호 또는 다운 신호의 위상을 사용해 제어 코드를 생성하고 제어 코드를 제1 위상 회전기에 제공하도록 구성된 디지털 루프 필터를 포함한다.
PLL을 위해서, PR기반의 D/PLL 유닛은 제1 클락 신호와 제2 클락 신호 사이의 위상차이를 제한하도록 구성된 디지털 누산기(ACC)와, ACC로부터 출력된 클락 신호와 주파수 락 루프(FLL)로부터의 기준 클락 신호를 사용해 위상이 시프트 되는 제1 클락 신호를 생성하도록 구성된 제2 위상 회전기를 더 포함한다.
본 발명의 예시적 실시 형태는 입력 데이터와 제1 클락 신호 및 제2 클락 신호에 기초하여 입력 데이터를 샘플링 하기 위해 생성된 멀티 위상 클락 신호를 사용하여 시간 인터리빙 하는 것에 의해서 디멀티플랙스 된 데이터 샘플을 생성하도록 구성된 복수의 입력 샘플러와, 제2 클락 신호의 위상을 제어하기 위한 제어 코드를 생성하도록 구성된 제어 코드 생성 유닛과, 제1 클락 신호의 위상을 제어 코드를 사용해 결정되는 제2 클락 신호의 위상에 가산하거나 또는 제1 클락 신호의 위상을 제2 클락 신호의 위상으로부터 감산하도록 구성된 제1 위상 회전기와, 제1 위상 회전기의 출력을 사용하여 멀티 위상 클락 신호를 생성하도록 구성된 복수의 위상 보간기(PIs)와, 제1 클락 신호와 제2 클락 신호 사이의 위상차이를 제한하도록 구성된 디지털 누산기(ACC)와, ACC로부터 출력된 클락 신호와 주파수 락 루프(FLL)로부터의 기준 클락 신호를 사용해 위상이 시프트 되는 제1 클락 신호를 생성하도록 구성된 제2 위상 회전기를 포함하는, 위상 회전기(PR) 기반의 지연 락 루프 및 위상 락 루프(D/PLL) 장치를 개시한다.
상술한 일반적인 설명 및 이하의 상세한 설명 모두는 예시적이고 설명적인 것이며, 특허청구의 범위에서 나타내는 본 발명에 대해 더 설명을 제공하는 것을 의도하는 것으로 이해되어야 한다.
본 발명의 이해를 돕기 위해 제공되며, 이 명세서의 일부로서 이것을 구성하는 첨부의 도면은 본 발명의 실시 형태를 설명하는 것으로서, 해당 설명과 함께 본 발명의 원리를 설명하기 위해서 제공된다.
도 1은 본 발명의 예시적 실시 형태에 의한, 시리얼 입력 및 시리얼 출력 트랜시버 아키텍쳐를 나타낸다.
도 2는 본 발명의 예시적 실시 형태에 의한, PR기반의 D/PLL의 블럭도를 나타낸다.
도 3은 본 발명의 예시적 실시 형태에 의한, PR기반의 D/PLL 아키텍쳐의 선형화 된 수학 모델을 나타낸다.
도 4는 본 발명의 예시적 실시 형태에 의한, 전달 함수의 개념적 보드 선도를 나타낸다.
도 5는 본 발명의 예시적 실시 형태에 의한, 전달 함수의 matlab으로 시뮬레이션 된 보드 선도를 나타낸다.
도 6은 본 발명의 예시적 실시 형태에 의한 설계 개념을 검증한다.
도 7은 본 발명의 예시적 실시 형태에 의한, 클락 위상을 늦추기 위한 PR 기반의 D/PLL에 기초한 1：4 디멀티플렉서의 타이밍도를 나타낸다.
도 8은 본 발명의 예시적 실시 형태에 의한, 클락 위상을 진행시키기 위한 PR기반의 D/PLL에 기초한 1：4 디멀티플렉서의 타이밍도를 나타낸다.
본 발명에 대해서 본 발명의 예시적 실시 형태가 나타나고 있는 첨부의 도면을 참조하여, 이하에서 보다 상세히 설명한다. 이 발명은 많은 다른 형태로 실시될 수 있고, 본 명세서에 기재된 실시 형태로 한정되는 것으로 해석되어서는 안 된다. 오히려, 이러한 예시적 실시 형태는 이 개시가 완전하도록 한편, 본 발명의 범위를 당업자에게 충분히 전달하도록 하기 위해 제공된다. 도면에 있어서, 계층 및 영역의 사이즈 및 상대 사이즈는 명확하게 하기 위해서 과장되어 있는 경우가 있을 수 있다.
도 1은 본 발명의 예시적 실시 형태에 의한, 시리얼 입력 및 시리얼 출력 트랜시버 아키텍쳐를 나타낸다. 주파수 락 루프(FLL) 내의 전압 제어 발진기(VCO)가 external clock(CLK)을 사용해 기준 클락 신호를 생성하고, 병렬 채널 내에서 위상 회전기(PR) 기반의 D/PLL내에 포함되는 회전기에 기준 클락 신호를 분배한다. 병렬 채널내의 트랜시버는 PR기반의 D/PLL와 멀티플렉서(MUX)와 드라이버로 구성될 수 있다. PR기반의 D/PLL는 입력 데이터(지터가 있는 시리얼 입력 데이터 스트림, 채널＜0＞의 DIN＜0＞)의 샘플링을 위해서, (
Figure 112014025921974-pat00001
+
Figure 112014025921974-pat00002
)를 사용해 나타나는 멀티 위상 클락 신호를 생성하고 샘플링 된 데이터의 리타이밍을 위해서, (
Figure 112014025921974-pat00003
)에 의해서 나타나는 클락 신호를 생성할 수 있다. 멀티플렉서(MUX)는 시간 인터리빙 입력 샘플러(PR기반의 D/PLL내에 포함되는 샘플러)에 의해서 작성되는 디멀티플랙스 된 데이터 샘플을 시리얼화한다. 트랜시버는 입력 데이터의 지터를 저감 시키는 것에 의해서 출력 데이터(리타이밍 된 시리얼 출력 스트림, 채널＜0＞의 DOUT＜0＞)를 생성할 수 있다.
도 2는 본 발명의 예시적 실시 형태에 의한, PR기반의 D/PLL의 블럭도를 나타낸다. 단일의 채널 내에서, PR기반의 D/PLL은 지연 락 루프(DLL)와 위상 락 루프(PLL)로 구성될 수 있다. PR기반의 D/PLL은 멀티 위상 샘플러(입력 샘플러)와 위상 결정 논리(결정 논리)와 디지털 루프 필터(DLF 및 ACC)와 2개의 위상 회전기(PR1 및 PR2)와 복수의 위상 보간기(PIs)를 포함할 수 있다. 「멀티 위상 클락 GEN」은 FLL내에 포함되는 VCO로부터 출력된 동기 클락 신호(CLKREF)를 변환하는 것에 의해서 멀티 위상 클락 신호를 생성할 수 있다.
DLL은 입력 샘플러, 결정 논리, DLF, PR2, 및 PIs라고 하는 요소를 포함하는 것에 의해서 실현될 수 있다. PLL은 PR2를 제외한 DLL의 요소를 공용하여 ACC와 PR1를 더 포함하는 것에 의해서 실현될 수 있다.
오프셋이 없는 클락 신호(
Figure 112014025921974-pat00004
)가 PR1에 의해서 생성되어 입력 위상 트랙킹을 위해서 PR2에 전달될 수 있다. PR2는 종래의 D/PLL 설계에 있어서의 소비 전력이 큰 위상 시프터로 대체될 수도 있다. 이러한 2개의 별개 제어되는 위상 회전기(PR1 및 PR2) 및 멀티 위상 클락킹 스킴은 PLL의 지터 필터링 기능으로부터 지터 트랙킹을 분리한다.
PR2는 제1 클락 신호의 위상
Figure 112014025921974-pat00005
을, 제어 코드를 이용하여 위상이 결정되는 제2 클락 신호의 위상
Figure 112014025921974-pat00006
에 가산하거나 또는 위상
Figure 112014025921974-pat00007
을 위상
Figure 112014025921974-pat00008
로부터 감산할 수 있다.
입력 데이터의 위상은 DLL 및 PLL이라고 하는 2개의 루프에 의해서 트랙킹 된다. 샘플링 클락의 위상은 다음의 수학식 1일 수 있다.
Figure 112014025921974-pat00009
위 수학식에서, '
Figure 112014025921974-pat00010
'는 공용 디지털 루프 필터 DLF에 의해서 제어될 수 있고, '
Figure 112014025921974-pat00011
' 은 디지털 누산기(ACC) 등의 캐스케이드 된(cascaded) 디지털 필터에 의해서 제어될 수 있다. ACC의 전달 함수는 폴(pole)과 제로(zero)를 포함할 수 있고, 제로는
Figure 112014025921974-pat00012
과
Figure 112014025921974-pat00013
사이의 위상차이를 제한할 수 있다.
Figure 112014025921974-pat00014
은 2차 루프에 기인하고, 입력 데이터와 비교한 주파수 오프셋을 갖지 않을 수 있다. ACC 및 PR1은 비례한 제어 경로를 갖는 VCO로 대체될 수 있다. 리타이밍 클락 신호
Figure 112014025921974-pat00015
은 데이터 송신을 위해 멀티플렉서에 제공된다.
Figure 112014025921974-pat00016
의 지터 트랙킹 대역폭은 좁게 여겨지고 있기 때문에, 송신되는 데이터에 있어서의 지터의 양은 입력 데이터의 그것과 비교해 실질적으로 저감 당한다. 입력 데이터는 디멀티플랙스 되고 따라서
Figure 112014025921974-pat00017
은 확장된 샘플링 윈도우를 갖기 때문에,
Figure 112014025921974-pat00018
과
Figure 112014025921974-pat00019
사이의 위상차이는 문제되지 않는다. 이 지터 저감 스킴은 종래의 SerDes 기반의 스킴의 것과 동일하지만, RX 및 TX PLL이 같이 결합되어 있는 점은 다르다.
　도 3은 본 발명의 예시적 실시 형태에 의한, PR기반의 D/PLL 아키텍쳐의 선형화 된 수학 모델을 나타낸다. Bang-Bang 위상 검출기(Bang－bang phase detector)의 선형화 된 이득 K bbpd 은, 마코브 체인 모형(Markov chain model)을 사용하는 것에 의해서 달성될 수 있다. 예를 들면, Bang-Bang 위상 검출기는 멀티 위상 샘플러(입력 샘플러)와 위상 결정 논리(결정 논리)를 포함할 수 있다. 제안되는 시스템의 지터 전달 및 톨러렌스 함수(jitter transfer and tolerance function)는 수학식 2 내지 4로부터 이하와 같이 도출될 수 있다.
Figure 112014025921974-pat00020
Figure 112014025921974-pat00021
Figure 112014025921974-pat00022
위 수학식에서, 'f s ', '
Figure 112014025921974-pat00023
', '
Figure 112014025921974-pat00024
', '
Figure 112014025921974-pat00025
'은, ACC의 샘플링 레이트, PR1의 이득, ACC의 비례 이득, 및 PR2의 저주파 이득을 나타낼 수 있다.
도 4는 본 발명의 예시적 실시 형태에 의한, 전달 함수의 개념적 보드 선도를 나타낸다. 지터 전달 대역폭은 지터 톨러렌스의 대역폭으로부터 분리된다. 지터 전달에 있어서의 피킹(peaking)은 설계 파라미터를 조절하는 것에 의해서 용이하게, 무시할 수 있을 정도로 될 수 있다.
도 5는 본 발명의 예시적 실시 형태에 의한, 전달 함수의 matlab으로 시뮬레이션 된 보드 선도를 나타낸다. matlab으로 시뮬레이션 된 보드 선도는 PR기반의 D/PLL이 좁은 지터 전달 대역폭과 넓은 지터 트랙킹 대역폭을 동시에 갖는 것을 나타낸다.
도 6은 본 발명의 예시적 실시 형태에 의한 설계 개념을 검증한다. 설계 개념은 PR2의 이득을 감소시키는 것에 의해서 지터 전달 대역폭이 보다 좁아질 수 있는 것을 나타낸다.
이 아키텍쳐에서는 라인 레이트 지연 요소(line-rate delay elements)를 위상 회전기(예를 들면, 상기의 도 2에 나타낸 PR1)로 대체함으로써, 멀티 위상 클락킹은 PR기반의 D/PLL의 전력 소비를 큰 폭으로 저감 시킨다. 입력 데이터는 멀티 위상 클락 신호를 이용하여 샘플링 되기 때문에, 샘플러의 출력은 본질적으로 디멀티플랙스 되고 있다. 디멀티플랙스 된 신호는 다음으로 훨씬 선명한 클락 신호를 이용해 시리얼화 된다. 큰 디멀티플랙싱 팩터(demultiplexing factor)가 멀티플렉서내의 타이밍 마진을 증가시키고, 지터 전달 대역폭의 저감을 가능하게 한다.
도 7은 본 발명의 예시적 실시 형태에 의한, 클락 위상을 늦추기 위한 PR기반의 D/PLL에 기초하는 1：4 디멀티플렉서의 타이밍도를 나타낸다. 또한, 도 8은 본 발명의 예시적 실시 형태에 의한, 클락 위상을 진행시키기 위한 PR기반의 D/PLL에 기초하는 1：4 디멀티플렉서의 타이밍도를 나타낸다. 멀티플렉싱 레시오(multiplexing ratio) M을 이용한 멀티 위상 클락킹 스킴은 타이밍 제약을
Figure 112014025921974-pat00026
로 완화시킨다. 제안되는 스킴은 종래의 DPLL와는 달리, 큰 파워 패널티없이 단일의 PLL 루프를 사용하는 것에 의해서 분리된 지터 전달 및 톨러렌스 대역폭을 효율적으로 달성한다. 이 이유는 데이터 경로 내에서 위상 회전기가 위상 시프터와 비교하여 훨씬 적은 전력을 소비하기 때문이며, 위상 회전기는 클락 도메인 내에서 동작하며 하드웨어의 증가 없이 대량의 위상 시프트가 달성될 수 있기 때문이다.
본 발명에 의한 예시적 실시 형태는, 컴퓨터에 의해서 실시되는 여러 가지 동작을 실행하기 위한 프로그램 명령을 포함한, 컴퓨터 판독 가능 매체 내에 기록될 수 있다. 매체는 또한 프로그램 명령을 단독으로 또는 데이터 파일, 데이터 구조 등과 조합하여 포함할 수 있다. 매체 및 프로그램 명령은 본 발명의 목적을 위해서 특별히 설계되어 구축된 것일 수도 있고, 또는 컴퓨터 소프트웨어 기술의 당업자에게 있어서 주지인 한편 입수 가능한 종류의 것일 수도 있다.
본 발명의 개념 또는 범위로부터 벗어나지 않고, 본 발명에 대해 여러 가지 수정 및 변형을 할 수 있다는 것은 당업자에게 있어서 당연하다. 따라서, 본 발명은, 이 발명의 수정 및 변형이 첨부의 특허청구의 범위, 및 그 균등물의 범위 내에 들어간다면, 이것들을 포함하는 것이다.

Claims (6)

  1. 삭제
  2. 트랜시버에 있어서,
    입력 데이터를 샘플링하기 위한 멀티 위상 클락 신호와 기준 클락 신호를 사용하여 상기 입력 데이터에 대한 디멀티플랙스 된(demultiplexed) 데이터 샘플을 생성하도록 구성된 위상 회전기(PR) 기반의 지연 락 루프 및 위상 락 루프(D/PLL) 유닛; 및
    상기 디멀티플랙스 된 데이터 샘플을 시리얼화하도록 구성된 멀티플렉서
    를 포함하고,
    상기 멀티 위상 클락 신호는,
    위상 락 루프(PLL)에 의해서 제어되며 샘플링 된 입력 데이터를 리타이밍(retiming) 하기 위한 제1 클락 신호와, 지연 락 루프(DLL)에 의해서 제어되는 제2 클락 신호를 사용하여 생성되고,
    상기 DLL를 위해서, 상기 PR기반의 D/PLL 유닛은,
    상기 입력 데이터와 상기 멀티 위상 클락 신호를 사용하여 시간 인터리빙(time-interleaving) 하는 것에 의해서 상기 디멀티플랙스 된 데이터 샘플을 생성하도록 구성된 복수의 입력 샘플러;
    상기 제2 클락 신호의 위상을 제어하기 위한 제어 코드를 생성하도록 구성된 제어 코드 생성 유닛;
    상기 제1 클락 신호의 위상을 상기 제어 코드를 사용하여 결정되는 상기 제2 클락 신호의 위상에 가산하거나 또는 상기 제1 클락 신호의 상기 위상을 상기 제2 클락 신호의 상기 위상으로부터 감산하도록 구성된 제1 위상 회전기; 및
    상기 제1 위상 회전기의 출력을 사용하여 상기 멀티 위상 클락 신호를 생성하도록 구성된 복수의 위상 보간기(PIs)
    를 포함하는, 트랜시버.
  3. 제2항에 있어서,
    상기 제어 코드 생성 유닛은,
    상기 제2 클락 신호의 상기 위상과 상기 입력 데이터의 신호 위상과의 차이에 기초하여 업 신호 또는 다운 신호를 생성하도록 구성된 위상 결정 논리 유닛; 및
    상기 업 신호 또는 상기 다운 신호의 위상을 사용하여 상기 제어 코드를 생성하고, 상기 제어 코드를 상기 제1 위상 회전기에 제공하도록 구성된 디지털 루프 필터
    를 포함하는, 트랜시버.
  4. 제2항에 있어서,
    상기 PLL을 위해서, 상기 PR기반의 D/PLL 유닛은,
    상기 제1 클락 신호와 상기 제2 클락 신호 사이의 위상차이를 제한하도록 구성된 디지털 누산기(ACC); 및
    상기 ACC로부터 출력된 클락 신호와 주파수 락 루프(FLL)로부터의 상기 기준 클락 신호를 사용해 위상이 시프트 되는 상기 제1 클락 신호를 생성하도록 구성된 제2 위상 회전기
    를 더 포함하는, 트랜시버.
  5. 위상 회전기(PR) 기반의 지연 락 루프 및 위상 락 루프(D/PLL) 장치에 있어서,
    입력 데이터와 제1 클락 신호 및 제2 클락 신호에 기초하여 상기 입력 데이터를 샘플링 하기 위해 생성된 멀티 위상 클락 신호를 사용하여 시간 인터리빙 하는 것에 의해서 디멀티플랙스 된 데이터 샘플을 생성하도록 구성된 복수의 입력 샘플러;
    상기 제2 클락 신호의 위상을 제어하기 위한 제어 코드를 생성하도록 구성된 제어 코드 생성 유닛;
    상기 제1 클락 신호의 위상을 상기 제어 코드를 사용해 결정되는 상기 제2 클락 신호의 위상에 가산하거나 또는 상기 제1 클락 신호의 상기 위상을 상기 제2 클락 신호의 상기 위상으로부터 감산하도록 구성된 제1 위상 회전기;
    상기 제1 위상 회전기의 출력을 사용하여 상기 멀티 위상 클락 신호를 생성하도록 구성된 복수의 위상 보간기(PIs);
    상기 제1 클락 신호와 상기 제2 클락 신호 사이의 위상차이를 제한하도록 구성된 디지털 누산기(ACC); 및
    상기 ACC로부터 출력된 클락 신호와 주파수 락 루프(FLL)로부터의 기준 클락 신호를 사용해 위상이 시프트되는 상기 제1 클락 신호를 생성하도록 구성된 제2 위상 회전기
    를 포함하는, 위상 회전기(PR) 기반의 지연 락 루프 및 위상 락 루프(D/PLL) 장치.
  6. 제5항에 있어서,
    상기 제어 코드 생성 유닛은,
    상기 제2 클락 신호의 상기 위상과 상기 입력 데이터의 신호의 위상 사이의 차이에 기초하여 업 신호 또는 다운 신호를 생성하도록 구성된 위상 결정 논리 유닛; 및
    상기 업 신호 또는 상기 다운 신호의 위상을 사용해 상기 제어 코드를 생성하고 상기 제어 코드를 상기 제1 위상 회전기에 제공하도록 구성된 디지털 루프 필터
    를 포함하는, 위상 회전기(PR) 기반의 지연 락 루프 및 위상 락 루프(D/PLL) 장치.
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