JP3817550B2 - 外部ｅａｒｌｙ／ｌａｔｅ入力端子を有するクロック・データ・リカバリ・システム - Google Patents

Description

本発明は、外部ＥＡＲＬＹ／ＬＡＴＥ情報の入力端子を有するクロック・データ・リカバリ・システムに関する。具体的には、本発明は、シリアルバス内のディジタルＣＤＲループのグローバル位相更新機能に関する。本発明は、クロック信号をリサンプリングするクロック生成のシステムおよび方法にも関する。

「半ディジタル二重遅延ロック・ループ」（エス・シディロポウロス／エム・エイ・ホロビッツ共著、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ｓｏｌｉｄ−ｓｔａｔｅ ｃｕｉｃｕｉｔｓ、第３２巻、第１１号、１９９７年１１月）に、低ジッタ、無制限の位相シフト、および広い動作範囲を達成する二重遅延ロック・ループ・アーキテクチャが記載されている。このアーキテクチャでは、コア・ループを使用して、粗い間隔のクロックを生成し、このクロックが、周辺ループによって使用されて、位相補間を介して主システム・クロックが生成される。

米国特許第５１３４６３７号に、非対称の、リカバリング・クロックの位相と１８０°ずれたビット・レート・クロックの副高調波トーンを含み、これによってデータ・エッジがロックされて見える入力信号によって引き起こされる問題に特に適合された、改良されたクロック・リカバリ機能を強化した回路が開示されている。このクロック・リカバリ機能を強化した回路によって、リカバリング・クロックの事前に定義されたエッジ付近のウィンドウ信号が供給され、クロック調整を１方向にバイアスすることができるディスエーブル信号が作成される。ＥＡＲＬＹ／ＬＡＴＥ情報の生成は、検出されたデータ・エッジが、回復すべきクロック信号の対応するエッジに関して早いか遅いかを判定するものとして定義される。検出されたデータ・エッジが早い場合には、回復すべきクロック信号を、リカバリ調整単位の時間だけ加速する。検出されたデータ・エッジが遅い場合には、回復すべきクロック信号を同様の長さの時間だけ遅らせる。

米国特許第５１３４６３７号 エス・シディロポウロス／エム・エイ・ホロビッツ共著、「半ディジタル二重遅延ロック・ループ」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ｓｏｌｉｄ−ｓｔａｔｅ ｃｕｉｃｕｉｔｓ、第３２巻、第１１号、１９９７年１１月発行

本発明の目的の一つは、クロック信号をリサンプリングするクロック生成のシステムおよび方法を提供することにである。

特許請求の範囲に記載された本発明の第１の態様によれば、クロック・データ・リカバリ・システムに外部ＥＡＲＬＹ／ＬＡＴＥ情報を供給することができる。このことによって、クロック・データ・リカバリ・システムは、外部ＥＡＲＬＹ／ＬＡＴＥ情報を用いて内部ＥＡＲＬＹ／ＬＡＴＥ情報を改善できるという長所を備えることができる。このことは、特に、内部ＥＡＲＬＹ／ＬＡＴＥ情報が安定した正確なクロックを保証するために十分に正確でない場合に役立つ。例えば、いわゆるキラー・パケットがデータ入力端子に到着したときがそのような場合である。そのような場合、クロック・データ・リカバリ・システムに到着するエッジの数が不十分なので、クロック・リカバリが十分になされず、エラーにつながる可能性がある。外部ＥＡＲＬＹ／ＬＡＴＥ情報をクロック・データ・リカバリ・システムで使用できるようにすることによって、外部ＥＡＲＬＹ／ＬＡＴＥ情報を、内部ＥＡＲＬＹ／ＬＡＴＥ情報の代わりに、または、内部ＥＡＲＬＹ／ＬＡＴＥ情報に加えて使用することができ、クロック・リカバリが、入力信号の不十分なエッジ密度に影響されにくくなる。クロック・データ・リカバリ・システムは、マクロとも呼ばれる一の回路ユニットに割り当てられる。生成される回復すべきクロックは、マクロの境界内でも有効である。

有利には、オーバーライド制御信号を使用して、内部ＥＡＲＬＹ／ＬＡＴＥ信号と外部ＥＡＲＬＹ／ＬＡＴＥ信号の間の優先順位を決定することができる。これによって、ＥＡＲＬＹ／ＬＡＴＥ情報の両方の最適の組合せを判定することができる。

もう１つの利点は、エクスポートＥＡＲＬＹ信号およびエクスポートＬＡＴＥ信号を引き渡す出力端子を提供することである。有利には、これらのエクスポート信号は、１以上の他のマクロが受け取ることができ、エクスポート信号を受け取ったこれらのマクロは、エクスポート信号を自分自身のための外部ＥＡＲＬＹ／ＬＡＴＥ情報として利用することができる。

外部ＥＡＲＬＹ／ＬＡＴＥ信号を、外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニットから受け取ることもできる。外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニットは、複数のエクスポート信号のある種の中央レシーバまたはグローバル・レシーバとみなすことができ、これらの信号を一般的な、または、グローバルなＥＡＲＬＹ／ＬＡＴＥ信号に組み合わせる。このことは、出力誤差その他の不正確さを平均することによって除くという平均化効果によってグローバルＥＡＲＬＹ／ＬＡＴＥ信号が決定されるという利点を有する。有利には、グローバルＥＡＲＬＹ／ＬＡＴＥ信号は、マクロから外部ＥＡＲＬＹ／ＬＡＴＥ信号として使用することができる。有利には、これらのマクロは、グローバルＥＡＲＬＹ／ＬＡＴＥ信号を自分自身のクロック・データ・リカバリに使用することができる。したがって、外部ＥＡＲＬＹ信号を他のエクスポートＥＡＲＬＹ信号と組み合わせ、エクスポートＬＡＴＥ信号を他のエクスポートＬＡＴＥ信号と組み合わせる組合せロジックを、ＥＡＲＬＹ／ＬＡＴＥ処理ユニットに含めれば有利である。

クロック・データ・リカバリ・システムに、さらに、カウンタのインクリメント（増分）信号を形成するためにＥＡＲＬＹ信号の多数の論理ハイの平均をとり、カウンタのデクリメント（減分）信号を形成するためにＬＡＴＥ信号の多数の論理ハイの平均をとる（このカウンタの読み出しは、位相調整制御信号に変換可能である）平均化フィルタを含めることができる。ここでは、カウンタでのＥＡＲＬＹ ｒｅｓｐ．ＬＡＴＥ信号の効果を平滑化する内部平均化を実行することができる。そうすることで、ある種の低域フィルタ挙動が達成され、これによって、位相調整が平滑化され、データ信号の高周波数ひずみの影響が減らされる。

内部ＥＡＲＬＹ信号および内部ＬＡＴＥ信号は、前処理済みＥＡＲＬＹ信号および前処理済みＬＡＴＥ信号に組み合わされる多数のサブレート信号とすることができる。こうすることによって、より低速での複数のデータ・ビットの並列処理が可能になり、電力が節約され、実装技術での最大動作周波数が高まる。位相情報が処理されるレートは、データ・レートを並列処理されるビット数で割ったものと等しい。ビット推移に基づく位相情報が、どの２つのビットの間にも存在しないという事実（例えば、２つの連続するビットの論理レベルが等しい場合は、位相情報を生成することができない）に起因して、複数のビット・サイクルにわたるランダムなビット推移から得られる情報を、ＥＡＲＬＹ信号およびＬＡＴＥ信号に変換する前に、蓄積することも好ましい。こうすることによって、複数のビットを同時に処理する１つの分析サイクル内で、ＥＡＲＬＹパルスまたはＬＡＴＥパルスを生成できる確率が高くなる。

本発明は、入力データ信号に従ってクロックをリサンプリングするクロック・データ・リカバリ・システムを対象とする。このクロック・データ・リカバリ・システムには、クロック信号を生成するクロック・ジェネレータと、位相調整制御信号に依存するサンプリング位相を生成する位相調整ユニットが含まれる。このクロック・データ・リカバリ・システムには、入力サンプルのストリームを生成するように動作することができるデータ・サンプリング・ユニットと、そのストリームから内部ＥＡＲＬＹ信号、内部ＬＡＴＥ信号を生成するエッジ検出器も含まれている。位相調整制御ユニットは、ＥＡＲＬＹ信号、ＬＡＴＥ信号を使用し、位相調整制御信号を生成するように配置される。位相調整制御ユニットは、外部ＥＡＲＬＹ／ＬＡＴＥ信号を供給することができ、または、エクスポートＥＡＲＬＹ／ＬＡＴＥ信号を引き渡すための出力端子を含むことができ、あるいはその両方の特徴を有する。

以下では、用語「位相」に言及するどの場合でも、用語「周波数」をも意味する。また、「ＥＡＲＬＹ／ＬＡＴＥ」に言及するどの場合でも、これは、ＥＡＲＬＹまたはＬＡＴＥあるいはその両方を意味する。

外部ＥＡＲＬＹ／ＬＡＴＥ信号は、使用できるＥＡＲＬＹ／ＬＡＴＥ情報の総量が増えるので、クロック・データ・リカバリ・システムがクロック信号をリサンプリングすることの助けとなる。このことは、特に、内部ＥＡＲＬＹ信号および内部ＬＡＴＥ信号の形の内部ＥＡＲＬＹ／ＬＡＴＥ情報が不十分な場合に役立つ。入力データ信号のエッジ密度が低い場合が、そのような内部ＥＡＲＬＹ／ＬＡＴＥ情報が不十分な場合になる可能性がある。好適には、外部ＥＡＲＬＹ／ＬＡＴＥ情報は、第１のクロック・データ・リカバリ・システムであるクロック・データ・リカバリ・システムに対して、第２のクロック・データ・リカバリ・システムであって、自分自身の内部ＥＡＲＬＹ／ＬＡＴＥ情報を作成し、それを外部ＥＡＲＬＹ／ＬＡＴＥ情報としてエクスポートする異なるクロック・データ・リカバリ・システムから供給される。この第２のクロック・データ・リカバリ・システムは、第１のクロック・データ・リカバリ・システム内に既に存在するＥＡＲＬＹ／ＬＡＴＥ情報と異なるＥＡＲＬＹ／ＬＡＴＥ情報につながる自身の入力データ信号を有する。

したがって、受け取る側のクロック・データ・リカバリ・システムにとって外部ＥＡＲＬＹ／ＬＡＴＥ情報となる内部ＥＡＲＬＹ／ＬＡＴＥ情報を互いに供給しあう、２つのクロック・データ・リカバリ・システムが、ある特定の実施例となるだろう。換言すれば、これらのクロック・データ・リカバリ・システムは、交換されるＥＡＲＬＹ／ＬＡＴＥ情報を用いてお互いを助けあっているといえる。

好適には、３以上のクロック・データ・リカバリ・システムを用いるモデルでは、ＥＡＲＬＹ／ＬＡＴＥ処理ユニットであって、複数クロック・データ・リカバリ・システムからエクスポートされ、そのＥＡＲＬＹ／ＬＡＴＥ処理ユニットに入力するすべてのエクスポートされたＥＡＲＬＹ／ＬＡＴＥ情報を処理し、クロック・データ・リカバリ・システムから使用できる外部ＥＡＲＬＹ／ＬＡＴＥ情報を生成するＥＡＲＬＹ／ＬＡＴＥ処理ユニットが用いられる。

換言すれば、本明細書で説明する配置によって、ディジタルＣＤＲループの外部更新機能が得られる。したがって、その応用例は、すべてのシリアル・リンク送信器が、同一のクロックからタイミングを決められるが、別々の送信器と受信器回路の間にクロック・オフセットが存在する可能性がある、スクランブルド・シリアルバス・アーキテクチャである可能性がある。そのような応用例での潜在的に非常に長いラン・レングス（すなわち、連続する１または０の送信）に起因して、クロック周波数情報が、バスを形成する個々のシリアル・リンクの間で共用されるならば有利である。

外部更新機能の性能は、低周波数の特に静的なジッタ成分が、通常はチップにまたがって強く相関するという事実に基づく。良い例が、水晶基準の周波数公差に起因する一定のクロック・オフセットである。このオフセットは、水晶から参照されるクロックを使用する、チップ上のすべての回路に共通し、結果のジッタ成分のすべてが、バス内のすべてのシリアル・リンクにおいて完全に相関している。

クロック・データ・リカバリ・システムは、エクスポートＥＡＲＬＹ／ＬＡＴＥ信号を引き渡す出力だけを有することもできる。このクロック・データ・リカバリ・システムは、異なるクロック・データ・リカバリ・システムまたはＥＡＲＬＹ／ＬＡＴＥ処理ユニットの外部ＥＡＲＬＹ／ＬＡＴＥ情報の供給源として、または単に監視目的あるいはこれらの組合せのために働くことができる。

本発明は、クロック・ジェネレータと、クロック・ジェネレータに接続された位相調整ユニットを含む、クロックを生成するクロック生成システムも対象とする。位相調整ユニットの位相設定は、位相調整制御ユニットからの位相調整制御信号を介して制御可能であり、この位相調整制御ユニットには、位相調整ユニットの出力信号と独立の外部ＥＡＲＬＹ／ＬＡＴＥ信号の入力端子が含まれる。これによって、外部ＥＡＲＬＹ／ＬＡＴＥ信号に基づくクロック生成が可能になる。

本発明の別の態様は、入力データ信号に従ってクロック信号をリサンプリングする方法であって、クロック信号を生成するステップと、クロック信号の使用し、位相調整制御信号に依存するサンプリング位相を生成するステップと、サンプリング位相の使用し、入力サンプルのストリームを生成するステップを含む方法を対象とする。この方法には、さらに、ストリームに基づいて内部ＥＡＲＬＹ信号および内部ＬＡＴＥ信号を生成するステップ、位相調整制御ユニット内で、内部ＥＡＲＬＹ信号および内部ＬＡＴＥ信号の使用の下で、位相調整制御信号を生成するステップ、位相調整制御ユニットに外部ＥＡＲＬＹ／ＬＡＴＥ信号を供給するステップ、または位相調整制御ユニットから内部ＥＡＲＬＹ信号および内部ＬＡＴＥ信号に基づいてエクスポートＥＡＲＬＹ／ＬＡＴＥ信号を引き渡すステップ、あるいはこれらの組合せが含まれる。

本発明の好適な実施形態を例として図面に示し、以下に詳細に説明する。

すべての図面が、理解の容易のために実際の寸法では記載されておらず、また、次元の間の関係も現実の比率では記載されていない。

以下で、本発明の種々の例示の実施形態が示される。

図１に、ディジタル・クロック・データ・リカバリ（ＣＤＲ）ループの高水準の図を示す。位相調整ユニット２は、クロック・ジェネレータ１（ＰＬＬ）と多相データ・サンプリング・ユニット３の間に配置される。多相データ・サンプリング・ユニット３は、データ入力１８を有し、サンプル整列ステージ４を介してディジタル・エッジ検出器６およびマルチプレクサ７に接続される。マルチプレクサ７は、エッジ検出器６からも入力を受け取り、データ出力１９を有する。エッジ検出器６の出力端子は、ディジタル位相調整制御ユニット５に接続される。ディジタル位相調整制御ユニット５は、その出力の１つを位相調整ユニット２に供給する。

サンプリング位相１７が、クロック・ジェネレータ１内で生成され、位相調整ユニット２に供給される。この位相調整ユニット２の出力端子に調整されたサンプリング位相１６が生じ、データ入力端子１８に来るアナログ入力データ信号８のサンプリングに使用されて、アナログ入力データ信号８がディジタル入力サンプル２６のシリアル・ストリームに変換される。このディジタル入力サンプル２６が、サンプル整列ステージ４に供給されて、シリアライズされた入力サンプル２６の並列表現２７が得られる。サンプル整列ステージ４を通過した後に、並列化された入力サンプル２７が、エッジ検出器６に供給される。エッジ検出器６によって、一方で最適データ表現サンプルの選択が制御され、また他方では、内部ＥＡＲＬＹ信号１４、内部ＬＡＴＥ信号１５が生成される。この内部ＥＡＲＬＹ信号１４および内部ＬＡＴＥ信号１５によって、入力データ信号８のデータ・ストリームと使用される調整されたサンプリング位相１６の間の現在測定されている位相オフセットが伝えられる。位相調整制御ユニット５によって、このＥＡＲＬＹ／ＬＡＴＥ信号１４、１５が、例えば低域フィルタリングによって処理され、位相調整ユニット２のサンプリング位相１６を調整する位相調整制御信号９が生成される。位相調整ユニット２によって、調整された位相を有するクロック信号２４が生成される。マルチプレクサ７によって、入力サンプル２７が、シリアル・データ・アウト・ストリームすなわち、データ出力１９の出力信号１０に多重化される。

前段で説明した基本的なＣＤＲ機能の以外に、位相調整制御ユニット５から入出力される制御信号１１、１２、１３が、図１に示されているように追加される。前処理された形でのエッジ検出器６からのＥＡＲＬＹ信号１４、ＬＡＴＥ信号１５へのアクセスが使用可能となる。そして、外部ＥＡＲＬＹ／ＬＡＴＥ信号１１の形の更新情報の、グローバルＥＡＲＬＹ／ＬＡＴＥ処理ユニットなどの外部ユニットから位相調整制御ユニット５への供給が可能となる。オーバーライド制御信号１３が追加され、外部ＥＡＲＬＹ／ＬＡＴＥ信号１２が有する内部ＥＡＲＬＹ信号１４および内部ＬＡＴＥ信号１５と比較した優先順位が静的にまたは動的に定義される。より正確には、オーバーライド制御信号１３によって、外部ＥＡＲＬＹ／ＬＡＴＥ信号１２と内部ＥＡＲＬＹ信号１４、内部ＬＡＴＥ信号１５との間の組合せのモードが決定される。そのモードによって、例えば、信号１２、１４、１５のうちの１つが、どの場合でも他の信号をオーバーライドするようにされることや、信号１２、１４、１５の１つだけが、どの場合でも使用されるようにすることを示すことができる。このモードによって、信号１２、１４、１５の組合せの重み付けを指定することもできる。

クロック・データ・リカバリ（ＣＤＲ）ループは、マクロに属する。マクロは、外部ソースからデータ信号８を受け、データ信号８を使用して、回復されたクロックを内部回路に提供するためのクロック・リカバリを行うユニットである。クロック・リカバリによって、外部ソースからマクロにクロック信号を送る必要がなくなる。

図２に、データ／エッジ相関ロジックすなわちエッジ検出器６から位相ローテータ制御信号すなわち位相調整制御信号９への信号パスの高水準の図を示す。したがって、図に示す配置は、図１の位相調整制御ユニット５のより正確な図である。これには、ＥＡＲＬＹ信号１４およびＬＡＴＥ信号１５ならびにクロック２４を受け取る前処理ステージ２０が含まれる。前処理ステージ２０自体には、ＥＡＲＬＹ信号１４およびＬＡＴＥ信号１５を受け取り、ＥＡＲＬＹ’信号２８およびＬＡＴＥ’信号２９を出力するＥＡＲＬＹ−ａｎｄ−ＬＡＴＥリダクション・ユニット２１が含まれる。これによって、上で説明したように、より低い速度での複数データ・ビットの並列処理が可能になる。この２つの信号２８および２９は、平均化フィルタ２２に入力され、平均化フィルタ２２自体は、インクリメント信号３０とも呼ばれるアップ信号３０と、デクリメント信号３１とも呼ばれるダウン信号３１を出力する。この２つの信号３０および３１は、コード生成ユニット２３に入力され、コード生成ユニット２３には、その入力側に、アップ／ダウン・カウンタ３４が含まれ、アップ／ダウン・カウンタ３４の出力が、コード・ジェネレータ２５に供給されて、位相調整ユニット２の位相設定を定義する制御信号が生成される。

ＥＡＲＬＹ−ａｎｄ−ＬＡＴＥリダクション・ユニット２１によって、ＥＡＲＬＹ／ＬＡＴＥ信号１４、１５の合計が実行される。ｍビットのＥＡＲＬＹ／ＬＡＴＥ信号１４、１５は、例えば、普通の信号の１／ｍのレートで動作するサブレート信号とすることができる。これは、実際には、単一のＥＡＲＬＹ信号１４があるのではなく、ｍ個のそのようなＥＡＲＬＹ信号１４があることを意味する。同一のことが、ＬＡＴＥ信号１５にも適用される。

組合せＥＡＲＬＹ−ａｎｄ−ＬＡＴＥリダクション・ユニット２１によって、論理ハイを示しているＥＡＲＬＹ信号１４の数が、論理ハイを有するＬＡＴＥ信号１５の数より多い場合に、ＥＡＲＬＹ’信号２８の論理ハイ信号が生成される。ＬＡＴＥ’信号２９がハイになるのは、論理ハイを有するＥＡＲＬＹ信号１４の数より多数のＬＡＴＥ信号１５が論理ハイを示している場合である。ＥＡＲＬＹ信号１４とＬＡＴＥ信号１５からの論理ハイの数が同一である場合には、両方の出力すなわちＥＡＲＬＹ’信号２８およびＬＡＴＥ’信号２９が論理ロウである。これは、結果を１または０に限定された、ＬＡＴＥ信号１５の数からのＥＡＲＬＹ信号１４の数の減算またはその反対に対応する。したがって、ＥＡＲＬＹ’信号２８およびＬＡＴＥ’信号２９は、１／４のレートで平均化フィルタ２２に供給される、前処理されたＥＡＲＬＹ信号１４およびＬＡＴＥ信号１５である。

平均化フィルタ２２によって、ＥＡＲＬＹ’信号２８の複数の論理ハイの数が、１つのアップ信号３０に減らされる。例えば、ＥＡＲＬＹ’信号２８の３つおきの論理ハイが、アップ信号３０の論理ハイになる。同一のことが、ＬＡＴＥ’信号２９およびダウン信号３１にあてはまる。これによって、データに対するローカル・クロックのより滑らかな追従がもたらされる。

アップ／ダウン・カウンタ３４によって、アップ信号３０およびダウン信号３１が単一の数に組み合わされる。アップ信号３０およびダウン信号３１のいずれもが論理ハイでない場合には、カウントは変更されない。アップ信号３０だけが論理ハイである場合には、カウンタ３４がインクリメントされる。ダウン信号３１だけが論理ハイである場合には、カウンタ３４がデクリメントされる。アップ信号３０およびダウン信号３１の論理ハイは、可能ではなく、したがって、カウンタ３４に影響しない。カウンタ３４は、ｎビットを有し、これらのビットは、カウンタ読み３２としてコード・ジェネレータ２５に供給され、コード・ジェネレータ２５では、その入力が、位相調整ユニット２の位相情報に変換される。

ＥＡＲＬＹ−ａｎｄ−ＬＡＴＥリダクション・ユニット２１は、さらに機能強化される。その機能強化を用いると、マクロのＥＡＲＬＹ情報およびＬＡＴＥ情報に、マクロの外部からアクセスできるようになり、ＥＡＲＬＹ情報およびＬＡＴＥ情報を、マクロの外部からＣＤＲループに供給できるようになる。これによって、スクランブルド・シリアルバス構造でのクロック位相情報のグローバル処理が可能になる。スクランブルド・シリアルバス構造は、連続する０または１の長いチェーンの可能性を減らすために、データがスクランブルされた形で伝送されるバスである。それでも、そのような構造では、キラー・パケットとも呼ばれるそのようなチェーンが発生する可能性があり、これによって、長時間ＣＤＲループのエッジがない状態が続くので、受取り側のマクロに問題が生じ、これによってクロック・リカバリに悪影響が及ぶこととなるだろう。

そのような問題は、位相更新情報を外部ユニットからマクロに転送して、そのマクロ内でローカルに使用可能なタイミング情報を有しない場合であっても、位相更新を強制することができるという点で回避することができる。個々のＣＤＲループの性能は、クロック・オフセットがより正確に追跡されるので、かなり強化される。内部的にＥＡＲＬＹ／ＬＡＴＥ情報を生成し、その情報を他のマクロから使用可能にするタイプのマクロを複数有することが想定されている。タイミング情報が、複数の異なるマクロでの測定から得られるという事実に起因して、より高い平均化要因が使用可能になる。これによって、より高い効率で他の雑音効果が抑制される。

図３に、機能強化されたＥＡＲＬＹ／ＬＡＴＥユニットすなわちＥＡＲＬＹ−ａｎｄ−ＬＡＴＥリダクション・ユニット２１の簡略化された概要を示す。このＥＡＲＬＹ−ａｎｄ−ＬＡＴＥリダクション・ユニット２１は、ＥＡＲＬＹ信号１４およびＬＡＴＥ信号１５ならびにクロック２４を受け取る。このユニットは、外部ＥＡＲＬＹ／ＬＡＴＥ信号１２とも称する外部ＥＡＲＬＹ／ＬＡＴＥ情報１２を、グローバル・エッジ・プロセッサとも称する外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニットから受け取り、そのグローバル・エッジ・プロセッサにＥＡＲＬＹ”信号３７およびＬＡＴＥ”信号３６を供給する。さらに、ＥＡＲＬＹ−ａｎｄ−ＬＡＴＥリダクション・ユニット２１は、２ビットのオーバーライド制御信号１３の入力を有する。ＥＡＲＬＹ−ａｎｄ−ＬＡＴＥリダクション・ユニット２１からマクロ内部の平均化フィルタ２２に供給される信号に、ＥＡＲＬＹ’信号２８およびＬＡＴＥ’信号２９というラベルが付けられている。ＥＡＲＬＹ”信号３７およびＬＡＴＥ”信号３６を、エクスポート信号３６および３７とも称するが、これは、これらの信号が、図１に示された出力１１を介して、これらが生成されたマクロの外部から使用可能にされるからである。

ＥＡＲＬＹ”信号３７およびＬＡＴＥ”信号３６は、分析されたビットからのマクロ内部のタイミング情報だけを使用して生成される、すなわち、ＥＡＲＬＹ”信号３７およびＬＡＴＥ”信号３６は、ＥＡＲＬＹ信号１４およびＬＡＴＥ信号１５に対応する。ＥＡＲＬＹ”信号３７およびＬＡＴＥ”信号３６は、ＥＡＲＬＹ信号１４およびＬＡＴＥ信号１５と同一とすることができるが、これらを、位相調整制御ユニット５内で処理して、ＥＡＲＬＹ”信号３７およびＬＡＴＥ”信号３６を形成することもできる。具体的に言うと、位相調整制御ユニット５によって、ＥＡＲＬＹ信号１４およびＬＡＴＥ信号１５に関してＥＡＲＬＹ”信号３７およびＬＡＴＥ”信号３６の周波数をさらに減らすことができる。ＥＡＲＬＹ’信号２８およびＬＡＴＥ’信号２９によって、グローバル・エッジ・プロセッサから得られる追加情報すなわち、そこから来る外部ＥＡＲＬＹ／ＬＡＴＥ情報１２が伝えられる。

オーバーライド制御信号１３の２ビットの追加の静的入力ビットは、組合せＥＡＲＬＹ−ａｎｄ−ＬＡＴＥリダクション・ユニット２１に供給される。この２つの信号１３によって、グローバル・エッジ・プロセッサからの外部ＥＡＲＬＹ／ＬＡＴＥ情報１２が、ＥＡＲＬＹ’信号２８およびＬＡＴＥ’信号２９の生成にどのように使用されるかの４つの異なるモードが制御される。下の表に、ＥＡＲＬＹ’信号２８、ＬＡＴＥ’信号２９の生成での外部ＥＡＲＬＹ／ＬＡＴＥ情報１２ならびにＥＡＲＬＹ信号１４、ＬＡＴＥ信号１５の使用に対するオーバーライド制御信号１３のそれぞれの状態の結果を示す。

オーバーライド制御信号１３によって、内部ＥＡＲＬＹ信号１４および内部ＬＡＴＥ信号１５の形で表される内部で生成されるエッジ情報と比較した、グローバル・エッジ処理ユニット５０からの外部ＥＡＲＬＹ／ＬＡＴＥ信号１２が有する優先順位レベルが決定される。一例として、オーバーライド制御信号１３の両方が、論理ハイ・レベルを示す場合に、内部エッジ検出器６から得られるエッジ情報は、ＥＡＲＬＹ’信号２８およびＬＡＴＥ’信号２９の生成中に無視される。これは、０／０の場合に、同時に外部信号が存在する場合に内部ＥＡＲＬＹ／ＬＡＴＥ信号１４および１５が抑止されるだけであり、存在しない場合に供給される限り、０／０の場合とは異なる。１／１設定について、内部ＥＡＲＬＹ／ＬＡＴＥ信号１４および１５の寄与は、必ず抑止される。これによって、内部ディジタル・フィルタと異なる形でＥＡＲＬＹ”信号３７およびＬＡＴＥ”信号３６を処理する外部フィルタを追加できるようになる。具体的に言うと、非常に低いループ帯域幅を実施するために高い度合の平均化を実施するカウンタの追加が可能になる。一般的な場合に、可変重み付け付きで内部ＥＡＲＬＹ／ＬＡＴＥ信号１４および１５と外部ＥＡＲＬＹ／ＬＡＴＥ信号１２を組み合わせる組合せロジックを用いてもこれが可能である。重み付けを、動的に調節することもできる。

好適には、グローバル・エッジ処理ユニット５０に供給される外部ＥＡＲＬＹ／ＬＡＴＥ情報３６、３７が、安定性を保証するために、マクロ内部のタイミング情報だけから発するようにされる。グローバル処理ユニット５０からの外部ＥＡＲＬＹ／ＬＡＴＥ情報１２は、ＥＡＲＬＹ’信号２８およびＬＡＴＥ’信号２９の生成中だけ使用され、外部ＥＡＲＬＹ”信号３６、外部ＬＡＴＥ”信号３７に関する組合せロジック内では使用されない。しかし、安定性分析を使用することによって、内部およびグローバルのＥＡＲＬＹ／ＬＡＴＥ信号１４、１５、１２の間のオーバーラップする組合せ方式も可能になる。

グローバルＥＡＲＬＹ／ＬＡＴＥ処理ユニット５０のＥＡＲＬＹ／ＬＡＴＥ信号３６および３７を生成するために実施される追加ロジックは、使用されない時に電力を節約するためにパワーダウンすることができる。

図４に、１つのグローバルＥＡＲＬＹ／ＬＡＴＥ処理ユニット５０を周囲に存在する複数のマクロ４０の概略図を示す。各マクロ４０は、そのローカルに生成されたＥＡＲＬＹ／ＬＡＴＥ情報３６および３７をグローバル処理ユニット５０に供給している。各マクロ４０は、その一方で、グローバル処理ユニット５０から位相更新情報１２を受け取る。マクロ４０のすべてが、リンク４１を介して外部データ・ソース４４に接続される。

外部ＥＡＲＬＹ／ＬＡＴＥ情報１２の形で表現されるこの情報には、平均化され、および／またはフィルタリングされた、すべての他のリンク・マクロからのＥＡＲＬＹ／ＬＡＴＥ情報３６、３７が含まれる。下の表に、１および２のインデックスを有するＥａｒｌｙ ｒｅｓｐ． Ｌａｔｅというラベルを付けられた２つのマクロからの、ＧｌｏｂａｌＥａｒｌｙおよびＧｌｏｂａｌＬａｔｅというラベルを付けられたＥＡＲＬＹ／ＬＡＴＥ信号１２へのＥＡＲＬＹ情報およびＬＡＴＥ情報の変換の例を示す。

マクロ４０への１つのシリアル・リンク４１での長いラン・レングスの期間中に、この特定のリンク４１の位相は、それでも、グローバル処理ユニット５０を介して他のすべてのマクロ４０によって行われる平均位相更新動作に基づいて更新される。したがって、各単一のマクロ４０は、その内部位相更新情報３６、３７を、他のすべてのマクロ４０に供給し（１対多）、他のすべてのマクロは、その内部位相更新情報３６および３７を単一のマクロ４０に供給する（多対１）。

したがって、外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニット５０とも呼ばれるグローバルＥＡＲＬＹ／ＬＡＴＥユニット５０は、これを用いると、内部ディジタル・ループ・フィルタ特性を置換できる、すなわち、グローバル・ロジック・ユニット５０からの外部位相更新情報１２によって内部ＥＡＲＬＹ信号１４および内部ＬＡＴＥ信号１５をオーバーライドすることによって、置換できる。このオーバーライドでは、非常に少ないＣＤＲループ帯域幅機能性が追加されるだけである。

外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニット５０を用いると、内部ＥＡＲＬＹ信号１４および内部ＬＡＴＥ信号１５を他のマクロ４０と共用することによって、内部ディジタル・ループ・フィルタ特性を高めることもできる。外部ＥＡＲＬＹ／ＬＡＴＥ処理ロジック５０によって、すべてのマクロ４０への平均化されたＥＡＲＬＹ／ＬＡＴＥ信号３６および３７から得られるエッジ更新情報１２すなわち、外部位相更新情報１２または外部ＥＡＲＬＹ／ＬＡＴＥ信号１２のフィードバックがもたらされる。しかし、マクロ４０ごとに、オーバーライド設定を異なるものとすることができる。クロック・データ・リカバリ・システムは、オーバーライド制御信号１３の入力を有するので、この信号１３を、外部ソースから供給することもできる。外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニット５０を、すべての接続されたマクロ４０のオーバーライド制御信号１３の設定を含む理想的なユニットとすることができる。しかし、マクロ４０の１つ、いくつか、またはすべてについてローカル設定を有することも可能である。

エクスポートＥＡＲＬＹ／ＬＡＴＥ信号３６および３７に含まれる情報は、システム監視および監督にも有用である。グローバル処理ユニット５０は、すなわち、情報がマクロ４０に送られない場合であっても、異なるエクスポートＥＡＲＬＹ信号３６およびエクスポートＬＡＴＥ信号３７に対する概要を提供することができる。同一の外部ソースから入力データ８を受け取るマクロ４０の大多数が、小数派が異なるエクスポートＥＡＲＬＹ／ＬＡＴＥ信号３６および３７を示すのに、規則的でむしろ類似するエクスポートＥＡＲＬＹ／ＬＡＴＥ信号３６および３７を有する場合に、これがモニタで認識され、例えばマクロ欠陥の形で解釈することができる。

説明したグローバルＥＡＲＬＹ／ＬＡＴＥ処理ユニット５０を用いると、位相ローテータ位置に関する完全な外部制御の手段を提供することも可能になる。より正確には、これによって、図１に示されたＣＤＲループを、完全オーバーライド・モードですなわち表１の０−０オーバーライド制御入力で、入力データ信号８なしで使用して、高品質のクロック２４を生成することができる。クロック２４に周波数は、基準クロック・ジェネレータ１および、グローバル処理ユニット５０からの外部ＥＡＲＬＹ／ＬＡＴＥ信号１２のＥＡＲＬＹ／ＬＡＴＥ入力レートによって決定される。生成されるクロック２４は、外部ＥＡＲＬＹ／ＬＡＴＥ信号３６および３７を外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニット５０に供給するマクロのすべてのデータ入力８に存在する平均周波数に周波数ロックされる。そのようなクロック２４は、例えばＯＩＦ ＳＰＩ−５インターフェース標準規格に見られるものなどのループバック・ラウンドトリップ・リンク構成で送信器をトリガするのに非常に有利である可能性がある。

説明した実施形態は、部分として、または全体として組み合わせることができる。

本発明を、ハードウェア、ソフトウェア、またはこれらの組合せで実現できることは、当業者に明らかである。また、本発明は、１の単一コンピュータ・システムで集中化された形で実施することができるし、異なる要素が複数の相互接続されたコンピュータまたはコンピュータ・システムにまたがって分散させ、そうすることであらゆる種類のコンピュータ・システムまたは本明細書に記載の方法を実行するようになされた他の装置が適する、分散された形で実施することもできる。ハードウェアおよびソフトウェアの通常の組合せは、ロードされ実行される時に本明細書に記載の方法を実行するようにコンピュータ・システムを制御するコンピュータ・プログラムを有する汎用コンピュータ・システムとすることができる。本発明は、本明細書に記載の方法の実施を可能にするすべての特徴を含み、コンピュータ・システムにロードされた時にこれらの方法を実行することができるコンピュータ・プログラム製品で実施することもできる。

本明細書の文脈でのコンピュータ・プログラム手段またはコンピュータ・プログラムは、情報処理機能を有するシステムにａ）任意の言語、コード、または表記への変換、またはｂ）異なる材料形態での複製の一方または両方の後にまたは直接にのいずれかで、特定の機能を実行させることを意図された命令のセットの、任意の言語、コード、または表記でのすべての表現を意味する。

すべての開示された実施形態は、説明された他の実施形態と組み合わせることができる。このことは、実施形態の１つまたは複数の特徴についても同様に可能である。

当業者が、特許請求の範囲に含まれる本発明の骨子から逸脱せずに、示された配置を多数の形で修正できることは明らかである。

ディジタルＣＤＲループの高水準ブロック図である。 ＥＡＲＬＹ／ＬＡＴＥ前処理およびコード生成ユニットの高水準ブロック図である。 内部ＥＡＲＬＹ／ＬＡＴＥ信号を外部ＥＡＲＬＹ／ＬＡＴＥ情報と組み合わせるＥＡＲＬＹ−ａｎｄ−ＬＡＴＥリダクション・ユニットのブロック図である。 グローバルＥＡＲＬＹ／ＬＡＴＥ処理ユニットにＥＡＲＬＹ／ＬＡＴＥ情報を供給する複数のマクロの概念図である。

Claims (14)

1. 入力データ信号に従ってサンプリング・クロック信号を制御するクロック・データ・リカバリ・システムであって、
   前記クロック信号を生成するクロック・ジェネレータと、
   位相調整制御信号に依存するサンプリング位相を生成する位相調整ユニットと、
   前記データ信号の入力サンプルのストリームを生成するように動作可能なデータ・サンプリング・ユニットと、
   前記ストリームから内部ＥＡＲＬＹ信号および内部ＬＡＴＥ信号を生成するエッジ検出器と、
   前記ＥＡＲＬＹ信号および前記ＬＡＴＥ信号の使用の下で前記位相調整制御信号を生成する位相調整制御ユニットを含み、
   前記位相調整制御ユニットが、外部ＥＡＲＬＹ／ＬＡＴＥ信号を供給可能であることを特徴とするクロック・データ・リカバリ・システム。
2. 入力データ信号に従ってサンプリング・クロック信号を制御するクロック・データ・リカバリ・システムであって、
   前記クロック信号を生成するクロック・ジェネレータと、
   位相調整制御信号に依存するサンプリング位相を生成する位相調整ユニットと、
   入力サンプルのストリームを生成するように動作可能なデータ・サンプリング・ユニットと、
   前記ストリームから内部ＥＡＲＬＹ信号および内部ＬＡＴＥ信号を生成するエッジ検出器と、
   前記ＥＡＲＬＹ信号および前記ＬＡＴＥ信号の使用の下で前記位相調整制御信号を生成する位相調整制御ユニットを含み、
   前記位相調整制御ユニットが、エクスポートＥＡＲＬＹ／ＬＡＴＥ信号を引き渡す出力端子を含むことを特徴とするクロック・データ・リカバリ・システム。
3. 前記外部ＥＡＲＬＹ／ＬＡＴＥ信号が、外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニットあるいは１つまたは複数の異なるクロック・データ・リカバリ・システムから受け取り可能である、請求項１または２に記載のクロック・データ・リカバリ・システム。
4. 前記外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニットあるいは１つまたは複数の異なるクロック・データ・リカバリ・システムをさらに含む、請求項３に記載のクロック・データ・リカバリ・システム。
5. 前記調整制御ユニットが、さらに、前記内部ＥＡＲＬＹ信号と前記内部ＬＡＴＥ信号と前記外部ＥＡＲＬＹ／ＬＡＴＥ信号との間の組合せのモードを決定するオーバーライド制御信号の出力を含む、請求項１ないし４のいずれか一項に記載のクロック・データ・リカバリ・システム。
6. シリアル・ストリームである前記入力サンプルの前記ストリームから並列サンプル信号を生成するサンプル整列ステージをさらに含む、請求項１ないし５のいずれか一項に記載のクロック・データ・リカバリ・システム。
7. 前記外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニットが、前記エクスポートＥＡＲＬＹ信号を他のエクスポートＥＡＲＬＹ信号と組み合わせ、前記エクスポートＬＡＴＥ信号を他のエクスポートＬＡＴＥ信号と組み合わせる組合せロジックを含む、請求項１ないし６のいずれか一項に記載のクロック・データ・リカバリ・システム。
8. カウンタのインクリメント信号を形成するために前記ＥＡＲＬＹ信号の多数の論理ハイの平均をとり、前記カウンタのデクリメント信号を形成するために前記ＬＡＴＥ信号の多数の論理ハイの平均をとる平均化フィルタをさらに含み、前記カウンタの読みが、前記位相調整制御信号に変換可能である、請求項１ないし７のいずれか一項に記載のクロック・データ・リカバリ・システム。
9. 前記内部ＥＡＲＬＹ信号および前記内部ＬＡＴＥ信号が、前処理済みＥＡＲＬＹ信号および前処理済みＬＡＴＥ信号に組み合わされる多数のサブレート信号である、請求項１ないし８のいずれか一項に記載のクロック・データ・リカバリ・システム。
10. クロックを生成するクロック生成システムであって、
    クロック・ジェネレータと、
    前記クロック・ジェネレータに接続され、その位相設定が、位相調整制御ユニットからの位相調整制御信号を介して制御可能である位相調整ユニットとを含み、
    前記位相調整制御ユニットが、前記位相調整ユニットの出力信号と独立の外部ＥＡＲＬＹ／ＬＡＴＥ信号の入力を含む、
    クロック生成システム。
11. 前記外部ＥＡＲＬＹ／ＬＡＴＥ信号が、外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニットあるいは１つまたは複数の異なるクロック・データ・リカバリ・システムから受け取り可能である、請求項１０に記載のクロック生成システム。
12. 外部ＥＡＲＬＹ／ＬＡＴＥ処理ユニットあるいは１つまたは複数の異なるクロック・データ・リカバリ・システムをさらに含む、請求項１０または１１に記載のクロック生成システム。
13. 入力データ信号に従ってサンプリング・クロック信号を制御する方法であって、
    前記クロック信号を生成するステップと、
    前記クロック信号の使用の下で位相調整制御信号に依存するサンプリング位相を生成するステップと、
    前記サンプリング位相の使用の下で入力サンプルのストリームを生成するステップと、
    前記ストリームに基づいて内部ＥＡＲＬＹ信号および内部ＬＡＴＥ信号を生成するステップと、
    前記ＥＡＲＬＹ信号および前記ＬＡＴＥ信号の使用の下で、位相調整制御ユニット内で、前記位相調整制御信号を生成するステップと、
    前記位相調整制御ユニットに外部ＥＡＲＬＹ／ＬＡＴＥ信号を供給するステップと、
    を含む方法。
14. 入力データ信号に従ってサンプリング・クロック信号を制御する方法であって、
    前記クロック信号を生成するステップと、
    前記クロック信号の使用の下で位相調整制御信号に依存するサンプリング位相を生成するステップと、
    前記サンプリング位相の使用の下で入力サンプルのストリームを生成するステップと、
    前記ストリームに基づいて内部ＥＡＲＬＹ信号および内部ＬＡＴＥ信号を生成するステップと、
    前記ＥＡＲＬＹ信号および前記ＬＡＴＥ信号の使用の下で、位相調整制御ユニット内で、前記位相調整制御信号を生成するステップと、
    前記内部ＥＡＲＬＹ信号および前記内部ＬＡＴＥ信号に基づいて、前記位相調整制御ユニットからエクスポートＥＡＲＬＹ／ＬＡＴＥ信号を引き渡すステップと、
    を含む方法。

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