JPS5833635B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5833635B2
JPS5833635B2 JP54169067A JP16906779A JPS5833635B2 JP S5833635 B2 JPS5833635 B2 JP S5833635B2 JP 54169067 A JP54169067 A JP 54169067A JP 16906779 A JP16906779 A JP 16906779A JP S5833635 B2 JPS5833635 B2 JP S5833635B2
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Japan
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data bus
potential
sense amplifier
gate
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宏 島田
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Fujitsu Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は、半導体記憶装置特に静止型記憶装置のパスラ
インの結合ノイズ防止回路に関する。
静止型半導体メモリはフリップフロップからなるメモリ
セルを複数のワード線とビット線対の各交点へ接続し、
それにフード、ビット各デコーダ、年よびセンスアンプ
などを配設してなる。
第１図はその一部を示し、Ｗｌ 、Ｗ２・・・・・・は
ワード線、Ｂ１１ ｐ Ｂ１２は一対のビット線、ＭＣ
１１９ＭＣ２，・・・・・・はこれらのワード線とビッ
ト線の交点に接続されたメモリセルである。
ビット線対Ｂ１１．Ｂ１２は一方では抵抗として動作す
る負荷トランジスタＱｌｌ ｔ Ｑ、１２を介して電源
■。
。へ接続され、他方はコラム（ビット線）選択用のトラ
ンスファゲートを構成するトランジスタＱ１ａ 、Ｇ１
４を介してセンスアンプＳＡへ接続される。
パワーダウンを図ったスタティックメモリではトランス
ファゲートＱ１３ ｔ Ｇ１４およびセンスアンプＳＡ
の回路は第２図に示す如く構成される。
即ちコラムデコーダはコラムアドレス人力ＣＡＩを受け
るノアゲートＮＧ１ と負荷トランジスタＱ２１との間
に、チップセレクト信号から導出した信号Ｃ８２で開閉
されるトランジスタＱ２２を挿入し、チップが選択され
ない状態ではトランジスタＱ２□がオフでノアゲー）Ｎ
Ｇ１は電源を断たれ、電力消費しないようになっている
。
またセンスアンプＳＡにも信号Ｃ８２で開閉されるトラ
ンジスタＱ２３が共通ドレイン定電流源として設けられ
、チップ非選択時にはセンスアンプＳＡがオフ状態にな
るようになっている。
なおりＢ 、ＤＢ２はデ−タバスで、図示しないがＧ１
３ ｔ Ｇ１４と同様なトランスファゲートを介して他
のビット線対とも接続される。
Ｇ２４ 、Ｇ２５は電源とデータバスとの間に接続され
て、データバスに電位を与えて該バスがフローティング
状態にならないようにするトランジスタである。
ＳＤ、ＳＤＢは一対の出力またはバスを示す。
このメモリ回路でチップセレクト状態では、信号Ｃ８２
がＨ（ハイ）レベル、トランジスタＱ２□はオンである
。
そしてメモリのこの図示コラムが選択されるならノアゲ
ー）ＮＧ１はオフ、非選択ならオンであり、ノアゲート
ＮＧ１がオフならトランジスタＱ１３ ｐ Ｇ１４は負
荷トランジスタＱ２１を通して電源ＶｃｃのＨレベル電
圧を受けてオン、従ってワード線により選択されたメモ
リセルの記憶内容によってＨ，Ｌ（ロー）レベルとなる
ビット線Ｂ１１ ｔ Ｂ１２の電位がデータバスＤＢ１
、ＤＢ２に伝えられ、センスアンプＳＡで増幅されて
バスＳＤ、ＳＤＢへ出力される。
このコラムが非選択ならノアゲートＮＧ１はオン、従っ
てトランジスタＱ１ｓ ｔ Ｇ１４はそのゲートをグラ
ンドへ落されてオフ、従ってビット線Ｂｌｌ ｔ Ｂｌ
□とデータバスＤＢ１ 、ＤＢ２との接続は断たれる。
ところでこのメモリの使用中に図示のメモリセルを含む
チップがスタンバイになった状態を考えてみる。
トランジスタＱ１３ ｊ Ｑ１４のゲートとソース・ド
レイン間にはオーバラップによる静電容量Ｃがあり、こ
の容量ＣはトランジスタＱ１ｓ ｔ Ｑ１４のゲート電
位がＬつまりチップ選択かつコラム非選択時にはデータ
バスＤＢ１ 、ＤＢ２の電位に充電されている。
この状態でチップ非選択（スタンバイ）になると信号Ｃ
８２はし、トランジスタＱ２２はオフ、になるからトラ
ンジスタＱｔａ ｔ Ｑ１４のゲート電位はＨレベルに
上昇する。
これはトランジスタＱ１３ ｊ Ｑ１４をオンにするだ
けでなく、ブートストラップ動作を生じ、電源、トラン
ジスタＱ２１、充電されている容量Ｃの経路でデータバ
スＤＢ１．ＤＢ２を充電し、このためデータバスＤＢ、
、ＤＢ２０レベルはトランジスタＱ１３゜Ｑ１４による
Ｖｔｈ１段落ち以上に上昇してしまう。
従来のメモリではこのデータバス過充電に対する放電回
路はないのでデータバスの超Ｈレベル状態は持続するこ
とになる。
データバスＤＢ１ 、ＤＢ２の過充電はセンスアンプ側
からも行なわれる。
即ちセンスアンプＳＡを構成するトランジスタＱ２６
ｊ Ｑ２７のゲートとソース・ドレイン間にもオーバー
ラツプ容量Ｃがあり、信号Ｃ８２がＨでトランジスタＱ
２３がオン、つまりセンスアンプＳＡが動作していると
きに容量Ｃは、データバスＤＢ１ 、ＤＢ２と、ノード
ＮつまりトランジスタＱ２６ ｔ Ｑ２□の共通ドレイ
ン接続点の電位との差により充電されている。
これがチップ非選択になるとトランジスタＱ２３はオフ
になり、ノードＮの電位は負荷トランジスタＱ２８ ｙ
Ｑ２９、ドライバトランジスタＱ２６ 、Ｑ２７によ
り電源電位へ吊り上げられ、容量Ｃの充電電荷によりデ
ータバスＤＢ１ 、ＤＢ２の過充電が行なかれる。
データバスの電位が上り過ぎていると、チップ選択およ
びコラム選択がなされたときセンスアン７’ＳＡはまず
以前のデータの差を読んでしまい、チップセレクトから
のアクセスがアドレスからのアクセスに対しておくれで
しまう恐れがある。
本発明はかＳる点を解決しようとするもので、その特徴
は一端がトランスファゲートを介してビット線へ接続さ
れ、他端がセンスアンプへ接続されるデータバスへ、ビ
ット線が非選択になるとき、前記トランスファゲート及
び又はセンスアンプがオフになる前に作動してデータバ
ス電位を所定電位にクランプする結合ノイズ防止回路を
接続してなることにある。
第２図でこれを説明するとトランジスタＱ３１〜Ｑ３５
からなる回路ＧＮＰが、データバスＤＢ１ 。
ＤＢ２の結合ノイズ防止回路である。
これらのトランジスタのうち、Ｑ３１ ｔ Ｑ３２はデ
ータバスＤＢ、。
ＤＢ２の電荷をグランドへ放電させて電位異常上昇を防
ぐトランジスタ、Ｑ３５はビット線ＤＢ１ とＤＢ２を
短絡して両ビット線が同電位になるようにするトランジ
スタである。
これらのトランジスタは、チップセレクト信号Ｃ８から
作られる信号Ｃ８１でオンオフされる。
第３図は信号Ｃ８゜Ｃ８１、Ｃ８２の位相関係を示す。
信号Ｃ８が選択ＳＥＬのときは信号Ｃ８２はＨ，Ｃ８，
はＬであり、結合ノイズ防止回路ＣＮＰは不動作である
。
信号Ｃ８が選択ＳＥＬから非選択即ちスタンバイＳＴＢ
になると、信号Ｃ８，が立上ってトランジスタＱ３１．
Ｑ３□、Ｑ３５をオンにし、データバスＤＢ１ 、ＤＢ
２を等しい所定電圧に抑える。
信号Ｃ８２はその後立下り、従ってこのタイミングによ
ればデータバスの異常電位上昇そのものが抑えられる。
データバスは電位が異常上昇するだけとは限らず場合に
よっては異常に低下することもある。
トランジスタＱ３３ ｔ Ｑ３４はこれに対処するもの
で、トランジスタＱ３１ 、Ｑ３□と共に電源Ｖｃｃの
電圧を分割し、データバスＤＢ１．ＤＢ、、、のスタン
ドバイ時の電圧をＶｃｃ −Ｖｔ ｈ に抑える役割
を果たす。
第４図は他の構成のメモリの例を示す。
このメモリではビット線対は各２対が１組とされ、各々
にプリアンプＰＡが配設される。
ＣＤはコラムデコーダであってコラムアドレス人力ＣＡ
Ｉが入るノアゲートＮＧ２を備え、選択状態でノアゲー
トＮＧ２の出力はＨ、インバータ■１の出力はＬ１イン
バータ■２の出力はＨとなり、コラムプリアンプＰＡは
そのトランジスタＱ５０がオンとなることにより作動状
態になる。
ビット線対ＢｌｌとＢ１□およびＢ ２’ｌとＢ２２へ
はそれぞれトランスファゲートＱ４１とＱ４２およびＱ
４３とＱ４４が挿入され、これらはコラムアドレス人力
ＣＡＩの最下位ビットＡとその反転信号Ａによりオンオ
フされ、例えば最下位ビットＡが′１″ならＱ４１ ｔ
Ｑ４２がオンになってビット線対Ｂ１１ ｔ Ｂ１２
が副データバスＤＢ３゜ＤＢ４へ接続され、最下位ビッ
トＡがＯ″ならＧ４３ ｊ Ｇ４４がオンになってビッ
ト線対Ｂ２□、Ｂ２２が副データバスＤＢ３ 、ＤＢ４
へ接続される。
このようなメモリにおいても非選択になるとトランジス
タＱ５０はオフになり、ノードＭの電位は負荷トランジ
スタＱ４９により電源Ｖｃｃへ吊り上げられ、選択中に
充電されていたトランジスタＱ４７Ｑ４８のゲートとソ
ース・ドレイン間の容量ＣはデータバスＤＢ１．ＤＢ２
の電位を上昇させる。
副データバスＤＢ３ 、ＤＢ４とグランドとの間に挿入
したトランジスタＱ４５ 、Ｇ４６およびコラムデコー
ダＣＤの出力端に設けた２つのインバータ■１゜■、は
この電位上昇を抑えるものである。
即ちプリアンプのトランジスタＱ５００制御信号はコラ
ムデコーダＣＤのノアゲー）ＮＧ１から直接とってもよ
いが、インバータ２段をおいて遅延をとり、その初段の
インバータでトランジスタＱ４５ ｘ Ｇ４６をオンオ
フする。
このようにすると選択から非選択になるときは先ずトラ
ンジスタＱ４５ ｔ Ｇ４６がオンとなって副データバ
スＤＢ３ 、ＤＢ４をトランジスタＱ、１．Ｑ１□とト
ランジスタＱ４５ ｊ Ｇ４６で電源Ｖｃｃの電圧を分
割した電圧に抑え、続いてトランジスタＱ５０がオンに
なり、このとき被充電容量Ｃによる副データバスの電位
突き上げがあるが、これは既にオンになっているトラン
ジスタＱ４５゜Ｇ４６により阻止される。
以上説明したように本発明によればメモリチップが選択
から非選択になるとき、データバスに接続されたトラン
ジスタのゲート容量による結合ノイズつまりデータバス
の過充電を阻止する回路を設けたので、チップ非選択か
ら選択へ移行するときのアクセスタイムの増大を阻止す
ることができ、甚だ有効である。
また結合ノイズ防止回路は非選択への移行時に先ず作動
するのでデータバスの過充電そのものが抑えられ、チッ
プ選択、非選択が頻敏に繰り返されるような場合によく
対処できる。
【図面の簡単な説明】
第１図はメモリのメモリセル部の概略回路図、第２図は
データバス部の回路図で本発明の実施例を示す。 第３図は信号のタイミングの説明図、第４図は本発明の
他の実施例を示す回路図である。 図面でＧ１３ ｊ Ｇ１４ ｊ Ｑ４１〜Ｑ４４はトラ
ンスファゲート、Ｂ１１．Ｂ１□、Ｂ２１．Ｂ２２はビ
ット線、ＳＡはセンスアンプ、ＤＢｌ 、ＤＢ２はデー
タバス、ＣＮＰは結合ノイズ防止回路である。

Claims (1)

    【特許請求の範囲】
  1. １一端がトランスファゲートを介してビット線へ接続さ
    れ、他端がセンスアンプへ接続されるデータバスへ、ビ
    ット線が非選択になるとき、前記トランスファゲート及
    び又はセンスアンプがオフになる前に作動してデータバ
    ス電位を所定電位にクランプする結合ノイズ防止回路を
    接続してなることを特徴とする静止型半導体記憶装置。
JP54169067A 1979-12-25 1979-12-25 半導体記憶装置 Expired JPS5833635B2 (ja)

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IE2707/80A IE53046B1 (en) 1979-12-25 1980-12-22 A semiconductor memory having a power-down function
DE8080304698T DE3072039D1 (en) 1979-12-25 1980-12-23 A semiconductor memory having a power-down function
EP80304698A EP0031715B1 (en) 1979-12-25 1980-12-23 A semiconductor memory having a power-down function
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JPS5693175A JPS5693175A (en) 1981-07-28
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EP (1) EP0031715B1 (ja)
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DE (1) DE3072039D1 (ja)
IE (1) IE53046B1 (ja)

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IE53046B1 (en) 1988-05-25
EP0031715A2 (en) 1981-07-08
JPS5693175A (en) 1981-07-28
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