JPS58218096A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58218096A JPS58218096A JP57102450A JP10245082A JPS58218096A JP S58218096 A JPS58218096 A JP S58218096A JP 57102450 A JP57102450 A JP 57102450A JP 10245082 A JP10245082 A JP 10245082A JP S58218096 A JPS58218096 A JP S58218096A
- Authority
- JP
- Japan
- Prior art keywords
- digit line
- charging current
- digit
- potential
- peak value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳ（メタル・オキサイド・セミ装置、特に
ランダム・アクセス・メモリ（ＲＡＭ）に関し、さらに
詳しくはＲＡＭにおけるデジット線の容量特性の改善に
関するものである。
ランダム・アクセス・メモリ（ＲＡＭ）に関し、さらに
詳しくはＲＡＭにおけるデジット線の容量特性の改善に
関するものである。
近年、半導体記憶装置は、種々の関連技術の進歩に伴っ
て集積密度を増してきているが、集積密度の増加は、同
時に種々の問題を惹起する。例えば、高速動作・低消費
電力は半導体記憶装置に要求される重要な特性であるが
、集積密−゛の増加は、これら二つの特性の改善をはば
む要因となる。
て集積密度を増してきているが、集積密度の増加は、同
時に種々の問題を惹起する。例えば、高速動作・低消費
電力は半導体記憶装置に要求される重要な特性であるが
、集積密−゛の増加は、これら二つの特性の改善をはば
む要因となる。
次に、これを従来装置により説明す永。従来装置の例と
しては、０ＭＯ８（相補形ＭＯＢ ）′構成の記憶装置
を用いるものとする。
しては、０ＭＯ８（相補形ＭＯＢ ）′構成の記憶装置
を用いるものとする。
第１図は従来の記憶装置の部分回路図であ諷。
第１図において、ｖｃｃ は電源、ＧＮＤはグランド、
ＷＬ、、〜ｗＬ、ｎＨワード線、ＤＧ、 ４、Ｄｅｌｌ
はデジット線、ＤＢ、、ｉ、はり一ド・データ・バス線
、Ｐｌｌはプリチャージ回路、Ｃ４，〜Ｃ，ｎはメモリ
・セル、１１１〜ｌｈｓは節点、ＱＰＩ １、Ｑ”１２
はＰチャンネル・トランジスタ％ ＱＮＮ〜ＱＮ＋７は
Ｎチャンネル・トランジスタである。メモリ・セル０１
２〜０．ｎハメモリ・セルＣ１１と同じ構成となってい
る。センス・アンプＳム１．は６個のＮチャンネル・ト
ランジスタＱＮｊＳ〜Ｑｌｌ、７で構成され、列デコー
ダの出力信号Ｙ１１で制御される。
ＷＬ、、〜ｗＬ、ｎＨワード線、ＤＧ、 ４、Ｄｅｌｌ
はデジット線、ＤＢ、、ｉ、はり一ド・データ・バス線
、Ｐｌｌはプリチャージ回路、Ｃ４，〜Ｃ，ｎはメモリ
・セル、１１１〜ｌｈｓは節点、ＱＰＩ １、Ｑ”１２
はＰチャンネル・トランジスタ％ ＱＮＮ〜ＱＮ＋７は
Ｎチャンネル・トランジスタである。メモリ・セル０１
２〜０．ｎハメモリ・セルＣ１１と同じ構成となってい
る。センス・アンプＳム１．は６個のＮチャンネル・ト
ランジスタＱＮｊＳ〜Ｑｌｌ、７で構成され、列デコー
ダの出力信号Ｙ１１で制御される。
次にこの装置の動作を説明する。
第２図は本装置の動作タイミングを示す図であり、充電
期間の後にメモリ・、：：、、、？ルＯ１，が選択され
、メモリ・セル’１１の情報かり、、□ニド・データ・
バス冒 ＠ＤＢ、、ＤＢ に伝達されて出力に読み出されるま
丙 での動作について示している。
期間の後にメモリ・、：：、、、？ルＯ１，が選択され
、メモリ・セル’１１の情報かり、、□ニド・データ・
バス冒 ＠ＤＢ、、ＤＢ に伝達されて出力に読み出されるま
丙 での動作について示している。
今、第１図において、メモリ・セルＣ１１のｍ点’＋＋
には“′０”レベルが、また節点Ｎ１２には”１＃レベ
ルが保持されているものとする。このため、Ｐチャンネ
ル・トランジスタＱＰ４．とＮチャンネル・トランジス
タＱＮ１４はオン状態にあり、Ｐチャンネル・トランジ
スタＱＰ、２トＮチャンネル・トランジスタＱ’ｔｓは
オフ状態にある。
には“′０”レベルが、また節点Ｎ１２には”１＃レベ
ルが保持されているものとする。このため、Ｐチャンネ
ル・トランジスタＱＰ４．とＮチャンネル・トランジス
タＱＮ１４はオン状態にあり、Ｐチャンネル・トランジ
スタＱＰ、２トＮチャンネル・トランジスタＱ’ｔｓは
オフ状態にある。
まず、時刻Ｔ２１でプリチャージ回路Ｐ１１がデジット
線の充電を開始し、デジット線の電位が電源電位Ｖ。０
と同電位になる時刻Ｔ２゜でデジット線の充電を終了す
る。デジット線の充電電流を工ｄｇ２とすると、この充
電電流工ｄｇ２ はピーク値工ｐ２を生じる。ここで、
充電電流工４ｇ２０時間的な平均値（以下、平均充電電
流という）はデジット線の持つ容量値に依存し、ピーク
値工ｐ２は充電時間（時刻Ｔ２１からＴ２２ま下の時間
）およびデジット線の持つ容量値に依存する。そして平
均充電電流工ｄｇ２、ピーク値工ｐ２は峠、にデジット
線の持つ容量値が大きいほど大きい−、：４なり、した
がって、同一デジ□・・１ ット線に配置されるメモリ・セルの数が多くなるほど、
充電電流工ｄｇ２およびピーク値工ｐ２は大きくなる。
線の充電を開始し、デジット線の電位が電源電位Ｖ。０
と同電位になる時刻Ｔ２゜でデジット線の充電を終了す
る。デジット線の充電電流を工ｄｇ２とすると、この充
電電流工ｄｇ２ はピーク値工ｐ２を生じる。ここで、
充電電流工４ｇ２０時間的な平均値（以下、平均充電電
流という）はデジット線の持つ容量値に依存し、ピーク
値工ｐ２は充電時間（時刻Ｔ２１からＴ２２ま下の時間
）およびデジット線の持つ容量値に依存する。そして平
均充電電流工ｄｇ２、ピーク値工ｐ２は峠、にデジット
線の持つ容量値が大きいほど大きい−、：４なり、した
がって、同一デジ□・・１ ット線に配置されるメモリ・セルの数が多くなるほど、
充電電流工ｄｇ２およびピーク値工ｐ２は大きくなる。
時刻Ｔ２□の後では、選択されたワード＃ＷＬＩＩの電
位が上昇を開始し、ワード線ＷＬ、、の電位がＮチャン
ネル・トランジスタＱＮ１１ ％ ＱＭ１２のスレッシ
曹ルド電圧ｖｔｎと等しくなる時刻Ｔ２５で、Ｎチャン
ネル・トランジスタＱＮ１２がオンとなり、デジット線
ＤＧ、、の電位は降下を開始する。一方、Ｎチャンネル
・トランジスタＱＮ１１は、節点Ｎ１２が″″１ｍ１ｍ
レベルためオフとなっておシ、デジット線ＤＧ、、の電
位は電源電位Ｖ。０のｔま変化しない。
位が上昇を開始し、ワード線ＷＬ、、の電位がＮチャン
ネル・トランジスタＱＮ１１ ％ ＱＭ１２のスレッシ
曹ルド電圧ｖｔｎと等しくなる時刻Ｔ２５で、Ｎチャン
ネル・トランジスタＱＮ１２がオンとなり、デジット線
ＤＧ、、の電位は降下を開始する。一方、Ｎチャンネル
・トランジスタＱＮ１１は、節点Ｎ１２が″″１ｍ１ｍ
レベルためオフとなっておシ、デジット線ＤＧ、、の電
位は電源電位Ｖ。０のｔま変化しない。
ここで、デジット線ＤＧ、 、の電位の降下速度すなわ
ち情報の伝達速度は、デジット線の持つ容量値に、依存
し、デジット線の持つ容量値が小さいほどデジット線の
電位の降下速度が速くなり、したがって情報の伝達速度
が速くなる。
ち情報の伝達速度は、デジット線の持つ容量値に、依存
し、デジット線の持つ容量値が小さいほどデジット線の
電位の降下速度が速くなり、したがって情報の伝達速度
が速くなる。
こ、のよ、うに、時刻Ｔ２５以後では、デジッ）＃ＤＧ
、。
、。
の電位が時間とともに降下し、デジット線ＤＧ、、とＤ
Ｇ・・０電位差が”きく７′″ｒｌｎ＜・ そし１・時
刻”２４で、前記デジッ）線ＤＧ＋ｔとｉｌ、の電位差
がセンス・アンプ８Ａ４．を正常に動作させることがで
きる大きさとなる。この時に、センス・アンプ８Ａ、、
の制御信号である列デコーダの出力信号Ｙ１＋の電位が
１０＃レベルから＠１＃レベルになり、Ｎチャンネル・
トランジスタＱＮ１７がオンとなり、センス・アンプ８
Ａ、、が動作を開始する。センス・アンプ８Ａ、、によ
りデジット線の情報は増幅されてリード・データ・バス
線ＤＢ、、ＤＢ、の電位差となって伝わる。この情報を
出力回路を通してデータ出力端子に出力し、メモリ・セ
ルＯ２，の情報の読出しが完了する。
Ｇ・・０電位差が”きく７′″ｒｌｎ＜・ そし１・時
刻”２４で、前記デジッ）線ＤＧ＋ｔとｉｌ、の電位差
がセンス・アンプ８Ａ４．を正常に動作させることがで
きる大きさとなる。この時に、センス・アンプ８Ａ、、
の制御信号である列デコーダの出力信号Ｙ１＋の電位が
１０＃レベルから＠１＃レベルになり、Ｎチャンネル・
トランジスタＱＮ１７がオンとなり、センス・アンプ８
Ａ、、が動作を開始する。センス・アンプ８Ａ、、によ
りデジット線の情報は増幅されてリード・データ・バス
線ＤＢ、、ＤＢ、の電位差となって伝わる。この情報を
出力回路を通してデータ出力端子に出力し、メモリ・セ
ルＯ２，の情報の読出しが完了する。
以上はメモリ・セルＣ１１の節点に１ｏ“レベルが、そ
七て節点Ｎ１２に”１＃レベルが保持されている場合に
ついて説明したが、メモリ・セルｃｔｔの節点ＮＩｔに
′１＃レベルが、そして節点Ｎ、２Ｋ“０＃レベルが保
持されている場合の動作についても同様である。
七て節点Ｎ１２に”１＃レベルが保持されている場合に
ついて説明したが、メモリ・セルｃｔｔの節点ＮＩｔに
′１＃レベルが、そして節点Ｎ、２Ｋ“０＃レベルが保
持されている場合の動作についても同様である。
以上に説明した従来の記憶装置では、デジット線の持つ
容量値が増大することにより、次に述べる三つの欠点が
生ずる。
容量値が増大することにより、次に述べる三つの欠点が
生ずる。
一つは、デジット線の充電電流が大きくなシ、回路の低
電力化に対して不利となることである。
電力化に対して不利となることである。
また、一つは、デジット線の充電時間が一定でおれば、
デジット線の充電電流のピーク値力；大きくなり、それ
によって種々の有害なノイズが発生し、好ましくないこ
とである。さらに、一つは、デジット線の電位の降下速
度の低下により、次段のセンス・アンプの動作開始が遅
れ、回路の高速（ｔに対して不利となることである。
デジット線の充電電流のピーク値力；大きくなり、それ
によって種々の有害なノイズが発生し、好ましくないこ
とである。さらに、一つは、デジット線の電位の降下速
度の低下により、次段のセンス・アンプの動作開始が遅
れ、回路の高速（ｔに対して不利となることである。
近年、半導体記憶装置は大容量化が進み、ワード線の本
数が増大し、これに伴ってデジット線の持つ容量値が増
大する傾向にある。故に、従来装置の場合には、前述の
三つの欠点が半導体記憶装置０大容量イヒを進″″上１
−７″″障害とな′″′Ｃ″る。
数が増大し、これに伴ってデジット線の持つ容量値が増
大する傾向にある。故に、従来装置の場合には、前述の
三つの欠点が半導体記憶装置０大容量イヒを進″″上１
−７″″障害とな′″′Ｃ″る。
本発明の目的は、デジット線の持つ容量値を軽減するこ
とによって、ｆ ９７１．、、’）ｊｆ、、””、＃ｌ
の平均充電電流とデジット線の充電電流のピーク値とを
軽減し、かつデジット線の電位の降下速度の遅れを改善
した高速動作が可能な半導体記憶装置を提供することに
ある。
とによって、ｆ ９７１．、、’）ｊｆ、、””、＃ｌ
の平均充電電流とデジット線の充電電流のピーク値とを
軽減し、かつデジット線の電位の降下速度の遅れを改善
した高速動作が可能な半導体記憶装置を提供することに
ある。
本発明は、行と列に配置されるメモリ・セルの配列を持
つものであって、同一デジット線の第１、第２、第３の
節点において、第１のトランジスタのソースを上記第１
の節点に、ゲートをアドレス信号で制御される信号に、
ドレインを上記第２の節点に各々接続し、上記第２の節
点をセンス・アンプの入力に接続し、第２のトランジス
タのソースを上記第２の節点に、ゲートを上記アドレス
信号の逆相のアドレス信号で制御される信号に、ドレイ
ンを上記第３の節点に各々接続して構成され、上記第１
のトランジスタのソースに続くデジット線に接続される
メモリ・セルが選択されるとき、上記第１のトランジス
タが導通し、上記第２のトランジスタが非導□通し、上
記第２のトランジスタ。）’Ｖ４７□、１．．シ、７）
ｉｌｌに！□ゎ２＋ ） ％ １７・セルが選択される
λとき、上記第１のトランジスタが非導通し、上記第２
のトランジスタが導通することを特徴とする。
つものであって、同一デジット線の第１、第２、第３の
節点において、第１のトランジスタのソースを上記第１
の節点に、ゲートをアドレス信号で制御される信号に、
ドレインを上記第２の節点に各々接続し、上記第２の節
点をセンス・アンプの入力に接続し、第２のトランジス
タのソースを上記第２の節点に、ゲートを上記アドレス
信号の逆相のアドレス信号で制御される信号に、ドレイ
ンを上記第３の節点に各々接続して構成され、上記第１
のトランジスタのソースに続くデジット線に接続される
メモリ・セルが選択されるとき、上記第１のトランジス
タが導通し、上記第２のトランジスタが非導□通し、上
記第２のトランジスタ。）’Ｖ４７□、１．．シ、７）
ｉｌｌに！□ゎ２＋ ） ％ １７・セルが選択される
λとき、上記第１のトランジスタが非導通し、上記第２
のトランジスタが導通することを特徴とする。
次に本発明を図面に基づいて説明する。
第３図は本発明実施例装置の列方向メモＩＪ・セルの部
分回路図を示すものである。
分回路図を示すものである。
ｗ、６図に□おいて、ｖｃｏは電源、ＧＮＤはグランド
ｓ ＷＬ５１１〜ＷＬ ５１ｎｓ ＷＬ ３２１〜ＷＬ
３２ｎはワーＦ ＩＩ ｓ Ｉ）Ｇｓｓｓ而５’面
、ＤＧ５２、ＤＧ３□はデジット線、ＤＢＳ、ＤＢＳは
リード・データ・ノ（ス線、Ｐ５．はプ１］チャージ回
路、０，１．〜Ｃ３ｉｎ ％ ’５２１〜’１２ｎは
メモＩＪ・セル、８Ａ！Ｉｔはセンスづンプ、ＱＰ３１
”” ＱＰ５６はＰチャンネル・トランジスタ、ＱＮ
ｓｔ〜Ｑ”５７はＮチャンネル・トランジスタ、１Ｊａ
ｔ〜ｘｈｓは節点、Ｌ５１ 、”３２はディレィ回路で
ある。
ｓ ＷＬ５１１〜ＷＬ ５１ｎｓ ＷＬ ３２１〜ＷＬ
３２ｎはワーＦ ＩＩ ｓ Ｉ）Ｇｓｓｓ而５’面
、ＤＧ５２、ＤＧ３□はデジット線、ＤＢＳ、ＤＢＳは
リード・データ・ノ（ス線、Ｐ５．はプ１］チャージ回
路、０，１．〜Ｃ３ｉｎ ％ ’５２１〜’１２ｎは
メモＩＪ・セル、８Ａ！Ｉｔはセンスづンプ、ＱＰ３１
”” ＱＰ５６はＰチャンネル・トランジスタ、ＱＮ
ｓｔ〜Ｑ”５７はＮチャンネル・トランジスタ、１Ｊａ
ｔ〜ｘｈｓは節点、Ｌ５１ 、”３２はディレィ回路で
ある。
メモルセルＣ５４，は、２個のＰチャンネル・トランジ
スタＱＰ３１ ％ ＱＰ５２および４個のＮチャンネル
・トランジスタＱ”５１〜ＱＮ！１４で構成され、メモ
リ・セルＣ５，２〜ｃ！１１ｎ ｓ ”５２１〜０３２
ｎはメモ１）・′セルＣ５１，と同じ構成を有する。セ
ンス・アンプ１１１Ａ ｓｌは、３個のＮチャンネル・
トランジスタＱＮＳ５〜Ｑ”３７で構成され、列デコー
ダの出力信号ｙｓｔで制御される。
スタＱＰ３１ ％ ＱＰ５２および４個のＮチャンネル
・トランジスタＱ”５１〜ＱＮ！１４で構成され、メモ
リ・セルＣ５，２〜ｃ！１１ｎ ｓ ”５２１〜０３２
ｎはメモ１）・′セルＣ５１，と同じ構成を有する。セ
ンス・アンプ１１１Ａ ｓｌは、３個のＮチャンネル・
トランジスタＱＮＳ５〜Ｑ”３７で構成され、列デコー
ダの出力信号ｙｓｔで制御される。
４個のＰチャンネル・トランジスタＱＦ！＄５〜Ｑ−Ｐ
５６は、１組のデジット線をＤＧ、、とＤＧ、２とに、
またｉｓ、と茄、２とに分割する。ここで、ＤＧ、、、
ＤＧ、。
５６は、１組のデジット線をＤＧ、、とＤＧ、２とに、
またｉｓ、と茄、２とに分割する。ここで、ＤＧ、、、
ＤＧ、。
を上側のデジット線、ＤＧ５２ 、”８２を下側のデジ
ット線と呼ぶ。
ット線と呼ぶ。
ＱＷ、いｃｗ、２は上記４個のトランジスタｃＬＰｓｓ
〜ＱＰＳ６のゲート制御信号であり、上側のデジット線
につ表がるメモリ・セルの一つが選択された時にはＯｆ
、、が′０＃レベルに、そしてｃｗ、２が“１″レベル
になり、下側のデジット線につながるメモリ・セルの一
つが選択された時にはＣＯＷ、、が１”レベルに、そし
てＣＷ、が１０＃レベルにな□るように、互いに逆相の
アドレス信号Ａ％１、” ５．で制御される。
〜ＱＰＳ６のゲート制御信号であり、上側のデジット線
につ表がるメモリ・セルの一つが選択された時にはＯｆ
、、が′０＃レベルに、そしてｃｗ、２が“１″レベル
になり、下側のデジット線につながるメモリ・セルの一
つが選択された時にはＣＯＷ、、が１”レベルに、そし
てＣＷ、が１０＃レベルにな□るように、互いに逆相の
アドレス信号Ａ％１、” ５．で制御される。
次に、本実施例装置の動作を説明する。
第３図において、メモリ・セル０３＋１ が選択され、
メモリ・セル０６，１の情報がリード・データ・パス線
ＤＢ、、ＤＢ、に伝達されて出力に読み出され・るまで
の動作について、第４図に示した本装置の動作タイミン
グ図を用いて説明する。
メモリ・セル０６，１の情報がリード・データ・パス線
ＤＢ、、ＤＢ、に伝達されて出力に読み出され・るまで
の動作について、第４図に示した本装置の動作タイミン
グ図を用いて説明する。
今、メモリ・セルＯ３４，の節点”５１に“０″レベル
が、また節点Ｎ！２に″１”レベルが保持されていると
し、前サイクルにおいては上側のデジット線につながる
メモリ・セルの一つが選択されたものとする。
が、また節点Ｎ！２に″１”レベルが保持されていると
し、前サイクルにおいては上側のデジット線につながる
メモリ・セルの一つが選択されたものとする。
まず、時刻Ｔ４０においてプリチャージ回路Ｐ、。
が動作を開始して、デジット線ＤＧ、、、ＤＧ、、 、
ＤＧ、２、稲、２の充電を行い、デジット線の電位がＶ
。０と同電位になる時刻Ｔ４１でデジット線の充電を終
了する。この充電期間Ｔ４Ｇ ＝ Ｔ４１においては制
御信号１ ｃｗ、、 、ａｗ、 ＩＩ共に１０”レベルとなってい
る。この場合、切換え用のトランジスタＱＰＳＳ〜ＱＰ
Ｈｈ全てオンとなっているが、前サイクルで選択され′
− なかった下側のデジット線ＤＧ 、 ＤＧ３□は共に
Ｖ。。
ＤＧ、２、稲、２の充電を行い、デジット線の電位がＶ
。０と同電位になる時刻Ｔ４１でデジット線の充電を終
了する。この充電期間Ｔ４Ｇ ＝ Ｔ４１においては制
御信号１ ｃｗ、、 、ａｗ、 ＩＩ共に１０”レベルとなってい
る。この場合、切換え用のトランジスタＱＰＳＳ〜ＱＰ
Ｈｈ全てオンとなっているが、前サイクルで選択され′
− なかった下側のデジット線ＤＧ 、 ＤＧ３□は共に
Ｖ。。
―［・こ
電位にあるため、第４図に示オ充電電流”ｄｇ４は上側
のデジット線の充電電流？菰、で構成されている。
のデジット線の充電電流？菰、で構成されている。
したがって、充電電流のピーク値Ｉｐａもそれに対応し
たものとなる。
たものとなる。
次に、入力されたアドレス信号に応じてメモリ・セ、１
ルＣ６１，が選択される。時刻Ｔ４□では行アドレスで
制御される下側のデジット線の切換え信号ＣＷ、が“０
＃レベルから”１＃レベルに変化し、下側のデジット線
の切換え用のトランジスタＱＰＳ５、ＱＰＳ６はオフと
なる。続いてワード線ＷＬ、、、の電位′が上昇を開始
するが、これ以降の読出し完了までの動作については、
前記従来例で説明したものと同じであるので、これ以上
の詳細な説明は省く。
ルＣ６１，が選択される。時刻Ｔ４□では行アドレスで
制御される下側のデジット線の切換え信号ＣＷ、が“０
＃レベルから”１＃レベルに変化し、下側のデジット線
の切換え用のトランジスタＱＰＳ５、ＱＰＳ６はオフと
なる。続いてワード線ＷＬ、、、の電位′が上昇を開始
するが、これ以降の読出し完了までの動作については、
前記従来例で説明したものと同じであるので、これ以上
の詳細な説明は省く。
以上に説明した本発明実施例装置は、従来装置に比べて
、次のような利点を有する。
、次のような利点を有する。
まず、デジット線の平均充電電流および充電電流のピー
ク値の改善について述べると、従来装置では、同一デジ
ット線においてデジツＨｇｌ全体を充電していたが、本
発明実施例装置では、同一デジット線を切換えトランジ
スタによって上側のデー／／）Ｍ、：Ｔｌ１ｔｌあパア
、２１１よ□１１．い、えゎ、ａｎｏケイ）・”：；
Ｔ ＲＮヶゎヵヵ、つぇ、ｄ−ＥＩＪ−セルに接続され
ている側のデジット線は”１″レベルを保ったままであ
り、改めて充電を必要としない。したがって本発明実施
例装置によれば、従来装置と比較して、デジット線の平
均充電電流および充電電流のピーク値は概略半分となり
、大幅な軽減を図ることができる。
ク値の改善について述べると、従来装置では、同一デジ
ット線においてデジツＨｇｌ全体を充電していたが、本
発明実施例装置では、同一デジット線を切換えトランジ
スタによって上側のデー／／）Ｍ、：Ｔｌ１ｔｌあパア
、２１１よ□１１．い、えゎ、ａｎｏケイ）・”：；
Ｔ ＲＮヶゎヵヵ、つぇ、ｄ−ＥＩＪ−セルに接続され
ている側のデジット線は”１″レベルを保ったままであ
り、改めて充電を必要としない。したがって本発明実施
例装置によれば、従来装置と比較して、デジット線の平
均充電電流および充電電流のピーク値は概略半分となり
、大幅な軽減を図ることができる。
次に、一方のデジット線の電位が降下を開始する時刻か
ら双方のデジットａの電位差がセンス・アンプを正常に
動作させることが可能となる時刻までの時間Ｔｅａの改
善について述べると、充電電流の比較でも述べたように
本発明実施例装置の場合には、選択されるメモリ・セル
が上側・下側のいずれ側のデジット線に接続されている
かを検知して切換えトランジスタをオンまたはオフする
ことにより、デジット線の実効的な容量を概略半分と少
”なくすることが可能となり上記の時間ＴＢａを従来装
置の場合と比べて大幅に短縮することができ、高速動作
が可能となる。
ら双方のデジットａの電位差がセンス・アンプを正常に
動作させることが可能となる時刻までの時間Ｔｅａの改
善について述べると、充電電流の比較でも述べたように
本発明実施例装置の場合には、選択されるメモリ・セル
が上側・下側のいずれ側のデジット線に接続されている
かを検知して切換えトランジスタをオンまたはオフする
ことにより、デジット線の実効的な容量を概略半分と少
”なくすることが可能となり上記の時間ＴＢａを従来装
置の場合と比べて大幅に短縮することができ、高速動作
が可能となる。
なお、実施例装置では、列方向のメモリ・セルを上側と
下側の二つに分ける場合について説明したが、勿論、こ
のメモリ・セルの列を二つ以上に分割して、その分割し
たメモリ・セルのデジットＳをそれぞれスイッチング・
トランジスタを介してセンス・アンプに接続するように
構成することも可能である。
下側の二つに分ける場合について説明したが、勿論、こ
のメモリ・セルの列を二つ以上に分割して、その分割し
たメモリ・セルのデジットＳをそれぞれスイッチング・
トランジスタを介してセンス・アンプに接続するように
構成することも可能である。
また、実施例では、ＣＭＯＢ構成の記憶装置について説
明したが、本発明はこれに限定されるものでなく、本発
明の主旨を満たす範囲の様々な応用例が可能であること
は言うまでもない。
明したが、本発明はこれに限定されるものでなく、本発
明の主旨を満たす範囲の様々な応用例が可能であること
は言うまでもない。
以上に説明したように、本発明によればデジット線の実
効的な容量値を軽減する仁とが可能となり、デジット線
の平均充電電流およびデジット線の充電電流のピーク値
を軽減し、かつデジット線の電位の降下速度の高速化に
より、次段のセンス・アンプの動作開始時を速くするこ
とができ、従って高速動作が可能な半導体記憶装置を実
現できる。
効的な容量値を軽減する仁とが可能となり、デジット線
の平均充電電流およびデジット線の充電電流のピーク値
を軽減し、かつデジット線の電位の降下速度の高速化に
より、次段のセンス・アンプの動作開始時を速くするこ
とができ、従って高速動作が可能な半導体記憶装置を実
現できる。
第１図は従来装置の部分回路図。
第２図は従来装置の動作タイミング図。
第５図は本発明実施例装置の部分回路図。
第４図は本実施例装置の動作タイミング図。
ＷＬ、、〜ＷＬ、ｎ、 ＷＬ３．、〜ＷＬ、２ｎ・＝ワ
ード線、ＤＧｌ、。 線、Ｐｌｌ 、”５１・・・プリチャージ回路、０１１
〜０．ｎ、’Ｉｌｌ 〜Ｃ５２ｎ”・メモリ・セル、Ｓ
Ａ、１ 、ＢＡＳｌ”’センス・アンプ、Ｙ＋ｔ ％
ｙｓ、・・・列デコーダの出力信号、ＱＰ１４、Ｑ”１
２、ＱＰ、〜Ｑ”５６・・・Ｐチャンネル・トランジス
タ、ＱＮ１１〜ＱＮ１７ 、’ ＱＮ、〜ＱＮ ！１７
・・・Ｎチャンネル、トランジスタ、ＮＮ−Ｎ１６、Ｎ
３１〜Ｎｓｓ ”・節点、Ｘ３５、ｘ、２・・・ディレ
ィ回路、Ａ５４、Ａ３１ ”’行アドレス信号、ｃｗ、
、 、ａｗ、２・・・制御信号。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 第 １ 図 売 ２ 図
ード線、ＤＧｌ、。 線、Ｐｌｌ 、”５１・・・プリチャージ回路、０１１
〜０．ｎ、’Ｉｌｌ 〜Ｃ５２ｎ”・メモリ・セル、Ｓ
Ａ、１ 、ＢＡＳｌ”’センス・アンプ、Ｙ＋ｔ ％
ｙｓ、・・・列デコーダの出力信号、ＱＰ１４、Ｑ”１
２、ＱＰ、〜Ｑ”５６・・・Ｐチャンネル・トランジス
タ、ＱＮ１１〜ＱＮ１７ 、’ ＱＮ、〜ＱＮ ！１７
・・・Ｎチャンネル、トランジスタ、ＮＮ−Ｎ１６、Ｎ
３１〜Ｎｓｓ ”・節点、Ｘ３５、ｘ、２・・・ディレ
ィ回路、Ａ５４、Ａ３１ ”’行アドレス信号、ｃｗ、
、 、ａｗ、２・・・制御信号。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 第 １ 図 売 ２ 図
Claims (1)
- （１）行方向と列方向とに配列された多数のメモリセル
と、 上６６列方向に配列されたメモリ・セルのデジット線に
接続されて上記メモリ・セルの記憶情報を読み出すセン
ス・アンプと、を備えた半導体記憶装置において、 １記列方向に配列されたメモリ・セルは複数の群に分割
され、 上記分割された各群メモリ・セルのデジット線と上記セ
ンス・アンプとを接続する各群毎のスイッチ回路を備え
、 上記各群のうちの一つの群に属するメ゛モリ・七−の記
憶情報を読み出すときには、その群に対ｉす□る上記ス
イッチ回路が閉じられ、その他の群に対応する上記スイ
ッチ回路が開かｎるように構成されたこと−を特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102450A JPS58218096A (ja) | 1982-06-14 | 1982-06-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102450A JPS58218096A (ja) | 1982-06-14 | 1982-06-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58218096A true JPS58218096A (ja) | 1983-12-19 |
| JPH034994B2 JPH034994B2 (ja) | 1991-01-24 |
Family
ID=14327804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102450A Granted JPS58218096A (ja) | 1982-06-14 | 1982-06-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218096A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693175A (en) * | 1979-12-25 | 1981-07-28 | Fujitsu Ltd | Semiconductor memory device |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
-
1982
- 1982-06-14 JP JP57102450A patent/JPS58218096A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693175A (en) * | 1979-12-25 | 1981-07-28 | Fujitsu Ltd | Semiconductor memory device |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH034994B2 (ja) | 1991-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11854606B2 (en) | Sense amplifier and method for controlling the same | |
| KR0127220B1 (ko) | 메모리소자의 출력버퍼회로 | |
| CN111933195B (zh) | 灵敏放大器、存储器和灵敏放大器的控制方法 | |
| JP2001084776A (ja) | 半導体記憶装置 | |
| CN111130531A (zh) | 多位电平转换器、电平转换器使能电路及电平转换方法 | |
| JPS6214520A (ja) | メモリの出力バツフア回路 | |
| JP2907074B2 (ja) | 半導体記憶装置 | |
| US11887655B2 (en) | Sense amplifier, memory, and method for controlling sense amplifier by configuring structures using switches | |
| US20050223152A1 (en) | Semiconductor memory device and method of outputting data signals | |
| US5598375A (en) | Static random access memory dynamic address decoder with non-overlap word-line enable | |
| US8971139B2 (en) | Semiconductor device and data processing system | |
| US6198680B1 (en) | Circuit for resetting a pair of data buses of a semiconductor memory device | |
| US5245579A (en) | Semiconductor memory device | |
| US20230071414A1 (en) | Sense amplification circuit and data reading method | |
| US6600342B1 (en) | Column decoder of semiconductor memory device | |
| JPS58218096A (ja) | 半導体記憶装置 | |
| US5822236A (en) | Analog FIFO memory and switching device having a reset operation | |
| JP2000137984A (ja) | 信号デコ―ディング装置、信号デコ―ディング方法、メモリ―装置、信号処理ユニットの制御信号の提供方法 | |
| US4202045A (en) | Write circuit for a read/write memory | |
| KR100233699B1 (ko) | 반도체 기억장치 | |
| US11688442B2 (en) | Clock signal processing circuit, semiconductor apparatus, and semiconductor system | |
| JPH0312398B2 (ja) | ||
| JPH08273349A (ja) | シリアルアクセスメモリ制御回路 | |
| JP4672341B2 (ja) | 半導体記憶装置 | |
| JP2001101888A (ja) | 半導体記憶装置 |