JP2001101888A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001101888A JP2001101888A JP27526599A JP27526599A JP2001101888A JP 2001101888 A JP2001101888 A JP 2001101888A JP 27526599 A JP27526599 A JP 27526599A JP 27526599 A JP27526599 A JP 27526599A JP 2001101888 A JP2001101888 A JP 2001101888A
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Abstract
(57)【要約】
【課題】 データ読み出し時間を短縮すること。
【解決手段】 データ線Ｗ１〜Ｗｎは、一端がプリチャ
ージゲートＰ１〜Ｐｍを介して電源に接続され、他端に
は読み出し回路１４が接続されている。ワード線Ｗ１〜
Ｗｎは、データ線に対して格子状に交差配置され、一端
にアドレスデコーダ１２の出力信号が供給される。ワー
ド線およびデータ線の交差点にはメモリセル用ＦＥＴト
ランジスタＮ１１〜Ｎｍｎが配置されている。これらの
トランジスタのドレイン電極はデータ線に、また、ゲー
ト電極はワード線にそれぞれ接続されている。これらの
ＦＥＴトランジスタのソース電極およびグランド間には
ソース遮断ゲート３１が接続される。このソース遮断ゲ
ート３１は、前記プリチャージゲートＰ１〜Ｐｎがオン
の間はオフであり、前記プリチャージゲートＰ１〜Ｐｎ
がオフの間はオンとなるように、前記プリチャージ信号
により制御される。
ージゲートＰ１〜Ｐｍを介して電源に接続され、他端に
は読み出し回路１４が接続されている。ワード線Ｗ１〜
Ｗｎは、データ線に対して格子状に交差配置され、一端
にアドレスデコーダ１２の出力信号が供給される。ワー
ド線およびデータ線の交差点にはメモリセル用ＦＥＴト
ランジスタＮ１１〜Ｎｍｎが配置されている。これらの
トランジスタのドレイン電極はデータ線に、また、ゲー
ト電極はワード線にそれぞれ接続されている。これらの
ＦＥＴトランジスタのソース電極およびグランド間には
ソース遮断ゲート３１が接続される。このソース遮断ゲ
ート３１は、前記プリチャージゲートＰ１〜Ｐｎがオン
の間はオフであり、前記プリチャージゲートＰ１〜Ｐｎ
がオフの間はオンとなるように、前記プリチャージ信号
により制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に記憶データの読み出し回路に関する。
関し、特に記憶データの読み出し回路に関する。
【０００２】
【従来の技術】図１は従来の半導体記憶装置の一種であ
るマスクＲＯＭ装置の回路構成の一部を示す図で、格子
状に配列されたワード線Ｗ１、Ｗ２、…Ｗｎおよびデー
タ線Ｄ１、Ｄ２、…Ｄmの各交点にＦＥＴトランジスタ
からなるメモリセルＮ１１、Ｎ１２、…、Ｎmｎが選択
的に配置されている。すなわち、メモリセルを構成する
ＦＥＴトランジスタは、記憶すべき“１"、“０"の記憶
情報に応じて選択的に配置され、例えば、“１"を記憶
する場合にはＦＥＴトランジスタを配置しないか、配置
してもワード線およびデータ線には接続しない。また、
“０"を記憶する場合にはＦＥＴトランジスタを配置
し、ワード線およびデータ線に接続する。このＦＥＴト
ランジスタのワード線およびデータ線への接続は、例え
ばメモリセルＮ１１の場合に付いて説明すると、ドレイ
ン電極がデータ線Ｄ１に、ゲート電極はワード線Ｗ１
に、そしてソース電極はグランドにそれぞれ接続されて
いる。その他のメモリセルも同様に接続されている。な
お、一例として、図１ではメモリセルＮ１２およびＮ２
ｎは“１"を記憶するものとし、メモリセルを構成する
ＦＥＴトランジスタを点線で示している。
るマスクＲＯＭ装置の回路構成の一部を示す図で、格子
状に配列されたワード線Ｗ１、Ｗ２、…Ｗｎおよびデー
タ線Ｄ１、Ｄ２、…Ｄmの各交点にＦＥＴトランジスタ
からなるメモリセルＮ１１、Ｎ１２、…、Ｎmｎが選択
的に配置されている。すなわち、メモリセルを構成する
ＦＥＴトランジスタは、記憶すべき“１"、“０"の記憶
情報に応じて選択的に配置され、例えば、“１"を記憶
する場合にはＦＥＴトランジスタを配置しないか、配置
してもワード線およびデータ線には接続しない。また、
“０"を記憶する場合にはＦＥＴトランジスタを配置
し、ワード線およびデータ線に接続する。このＦＥＴト
ランジスタのワード線およびデータ線への接続は、例え
ばメモリセルＮ１１の場合に付いて説明すると、ドレイ
ン電極がデータ線Ｄ１に、ゲート電極はワード線Ｗ１
に、そしてソース電極はグランドにそれぞれ接続されて
いる。その他のメモリセルも同様に接続されている。な
お、一例として、図１ではメモリセルＮ１２およびＮ２
ｎは“１"を記憶するものとし、メモリセルを構成する
ＦＥＴトランジスタを点線で示している。
【０００３】次に、アドレスバス１１からのアドレス信
号はアドレスデコーダ部１２に送られ、アドレス信号を
デコードするプリデコーダＰＤにより、各ワード線Ｗ
１、Ｗ２、…Ｗｎに対応したワード線選択信号に変換さ
れる。デコーダ部１２には、また、各ワード線Ｗ１、Ｗ
２、…Ｗｎに対応して設けられたアンドゲートＱ１、Ｑ
２、…、Ｑｎが設けられており、プリデコーダＰＤの出
力がこれらのアンドゲートＱ１、Ｑ２、…、Ｑｎにそれ
ぞれ一方の入力として供給される。これらのアンドゲー
トの他方の入力には、プリチャージ信号線１３からプリ
チャージ信号が反転供給されている。データ線Ｄ１、Ｄ
２、…ＤｎはＦＥＴトランジスタＰ１、Ｐ２、…、Ｐｎ
を介して直流電源ＶＤＤに接続されている。ＦＥＴトラ
ンジスタＰ１、Ｐ２、…、Ｐｎは例えば、ｐチャンネル
トランジスタでそれぞれのゲートには、プリチャージ信
号線１３からのプリチャージ信号が反転供給されてい
る。データ線Ｄ１、Ｄ２、…Ｄｎは一括して読み出し回
路１４に接続されている。
号はアドレスデコーダ部１２に送られ、アドレス信号を
デコードするプリデコーダＰＤにより、各ワード線Ｗ
１、Ｗ２、…Ｗｎに対応したワード線選択信号に変換さ
れる。デコーダ部１２には、また、各ワード線Ｗ１、Ｗ
２、…Ｗｎに対応して設けられたアンドゲートＱ１、Ｑ
２、…、Ｑｎが設けられており、プリデコーダＰＤの出
力がこれらのアンドゲートＱ１、Ｑ２、…、Ｑｎにそれ
ぞれ一方の入力として供給される。これらのアンドゲー
トの他方の入力には、プリチャージ信号線１３からプリ
チャージ信号が反転供給されている。データ線Ｄ１、Ｄ
２、…ＤｎはＦＥＴトランジスタＰ１、Ｐ２、…、Ｐｎ
を介して直流電源ＶＤＤに接続されている。ＦＥＴトラ
ンジスタＰ１、Ｐ２、…、Ｐｎは例えば、ｐチャンネル
トランジスタでそれぞれのゲートには、プリチャージ信
号線１３からのプリチャージ信号が反転供給されてい
る。データ線Ｄ１、Ｄ２、…Ｄｎは一括して読み出し回
路１４に接続されている。
【０００４】このようなマスクROMメモリにおいては、
記憶されたデータの読み出し動作は、先ず、ワード線Ｗ
１、Ｗ２、…Ｗｎが閉じられている状態で、プリチャー
ジが行われる。すなわち、プリチャージ信号線１３から
図２（Ａ）に示すような反転されたプリチャージ信号が
供給され、ｐチャンネルＦＥＴトランジスタＰ１、Ｐ
２、…、Ｐｎからなるゲートが開く。これにより、電源
ＶＤＤから各データ線Ｄ１、Ｄ２、…Ｄｎに対して電流
が供給され、プリチャージが行われる。この結果、各デ
ータ線Ｄ１、Ｄ２、…Ｄｎの電位はＶＤＤに向かって徐
々に上昇する。図２（Ｃ）（Ｄ）には、データ線Ｄ１、
Ｄ２の電位変化が例示されている。このプリチャージ期
間においては、デコーダ部１２のゲートＱ１、Ｑ２、
…、Ｑｎには、プリチャージ信号が供給されているた
め、これらのゲートは全て閉じられている。すなわち、
ワード線Ｗ１、Ｗ２、…Ｗｎは閉じられたままの状態に
置かれている。
記憶されたデータの読み出し動作は、先ず、ワード線Ｗ
１、Ｗ２、…Ｗｎが閉じられている状態で、プリチャー
ジが行われる。すなわち、プリチャージ信号線１３から
図２（Ａ）に示すような反転されたプリチャージ信号が
供給され、ｐチャンネルＦＥＴトランジスタＰ１、Ｐ
２、…、Ｐｎからなるゲートが開く。これにより、電源
ＶＤＤから各データ線Ｄ１、Ｄ２、…Ｄｎに対して電流
が供給され、プリチャージが行われる。この結果、各デ
ータ線Ｄ１、Ｄ２、…Ｄｎの電位はＶＤＤに向かって徐
々に上昇する。図２（Ｃ）（Ｄ）には、データ線Ｄ１、
Ｄ２の電位変化が例示されている。このプリチャージ期
間においては、デコーダ部１２のゲートＱ１、Ｑ２、
…、Ｑｎには、プリチャージ信号が供給されているた
め、これらのゲートは全て閉じられている。すなわち、
ワード線Ｗ１、Ｗ２、…Ｗｎは閉じられたままの状態に
置かれている。
【０００５】図２（Ａ）に示すプリチャージ信号期間が
終了すると、デコーダ部１２のアンドゲートＱ１、Ｑ
２、…、Ｑｎが開き、アドレスバス１１からのアドレス
信号により選択されたワード線のみに図２（Ｂ）に示す
ような電位ＶＤＤが供給される。これによって、例え
ば、選択されたワード線Ｗ２に接続されたメモリセルＮ
２２のゲート電極にはバイアス電位ＶＤＤが与えられ、
メモリセルＮＮ２２はオン状態になる。この結果、メモ
リセルＮ２２が接続されたデータ線Ｄ２の電位はグラン
ドレベルに低下してこの電位に確定される。図２（Ｄ）
に示されるように、メモリセルＮ２２には情報“０"が
記憶されているため、データ線Ｄ２の電位はプリチャー
ジ信号期間の終了後においてはハイレベルＶＤＤからグ
ランドレベルに向かって徐々に低下している。これに対
して、情報“０"が記憶されているメモリセルＮ１２に
は、ＦＥＴトランジスタが存在しないか接続されていな
いため、データ線Ｄ１の電位はプリチャージ信号期間の
終了後、ワード線が開いた後においてもプリチャージ電
位ＶＤＤに維持されたまま、この電位に確定される。
終了すると、デコーダ部１２のアンドゲートＱ１、Ｑ
２、…、Ｑｎが開き、アドレスバス１１からのアドレス
信号により選択されたワード線のみに図２（Ｂ）に示す
ような電位ＶＤＤが供給される。これによって、例え
ば、選択されたワード線Ｗ２に接続されたメモリセルＮ
２２のゲート電極にはバイアス電位ＶＤＤが与えられ、
メモリセルＮＮ２２はオン状態になる。この結果、メモ
リセルＮ２２が接続されたデータ線Ｄ２の電位はグラン
ドレベルに低下してこの電位に確定される。図２（Ｄ）
に示されるように、メモリセルＮ２２には情報“０"が
記憶されているため、データ線Ｄ２の電位はプリチャー
ジ信号期間の終了後においてはハイレベルＶＤＤからグ
ランドレベルに向かって徐々に低下している。これに対
して、情報“０"が記憶されているメモリセルＮ１２に
は、ＦＥＴトランジスタが存在しないか接続されていな
いため、データ線Ｄ１の電位はプリチャージ信号期間の
終了後、ワード線が開いた後においてもプリチャージ電
位ＶＤＤに維持されたまま、この電位に確定される。
【０００６】
【発明が解決しようとする課題】上記のような従来の半
導体記憶装置においては、プリチャージ信号期間の終了
後、ワード線が開くまでに時間遅れが生じ、この遅延時
間は半導体記憶装置の記憶容量の大規模化に伴い増大す
る傾向にある。すなわち、記憶容量が大規模化すると、
各ワード線に接続されるメモリセルの数が増え、ワード
線の負荷が増大するためである。
導体記憶装置においては、プリチャージ信号期間の終了
後、ワード線が開くまでに時間遅れが生じ、この遅延時
間は半導体記憶装置の記憶容量の大規模化に伴い増大す
る傾向にある。すなわち、記憶容量が大規模化すると、
各ワード線に接続されるメモリセルの数が増え、ワード
線の負荷が増大するためである。
【０００７】一般に、マスクＲＯＭ装置におけるデータ
の読み出し時間は、プリチャージ時間とメモリセルを介
してデータ線をディスチャージする時間との和であり、
通常、１５ｎｓ程度である。ところでこのデータの読み
出し時間には、上記プリチャージ信号期間の終了後、ワ
ード線が開くまでの遅延時間が含まれるため、この遅延
時間の増加はそのまま、データの読み出し時間の増加に
なる。この遅延時間はメモリの容量に依存するが、２〜
５ns程度にもなり、半導体記憶装置の動作速度の大幅な
低下をもたらす結果となる。
の読み出し時間は、プリチャージ時間とメモリセルを介
してデータ線をディスチャージする時間との和であり、
通常、１５ｎｓ程度である。ところでこのデータの読み
出し時間には、上記プリチャージ信号期間の終了後、ワ
ード線が開くまでの遅延時間が含まれるため、この遅延
時間の増加はそのまま、データの読み出し時間の増加に
なる。この遅延時間はメモリの容量に依存するが、２〜
５ns程度にもなり、半導体記憶装置の動作速度の大幅な
低下をもたらす結果となる。
【０００８】したがって、本発明の目的は、上述した欠
点を解決するもので、データ読み出し時間を短縮した半
導体記憶装置を提供することにある。
点を解決するもので、データ読み出し時間を短縮した半
導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、一端がプリチャージ信号によりオン・オフ制御され
るプリチャージゲートを介して電源に接続され、他端に
読み出し回路が接続された複数本のデータ線と、これら
のデータ線に対して格子状に交差配置され、一端にアド
レスデコーダの出力信号が供給される複数本のワード線
と、これらのワード線および前記データ線が交差する格
子点に配置され、ドレイン電極が前記データ線に、ま
た、ゲート電極が前記ワード線にそれぞれ接続されたメ
モリセル用ＦＥＴトランジスタと、これらのＦＥＴトラ
ンジスタのソース電極およびグランド間に接続され、前
記プリチャージ信号によりオンオフ制御されるソース遮
断ゲートとを備え、このソース遮断ゲートは、前記プリ
チャージゲートがオンの間はオフであり、前記プリチャ
ージゲートがオフの間はオンとなるように、前記プリチ
ャージ信号により制御されることを特徴とするものであ
る。
は、一端がプリチャージ信号によりオン・オフ制御され
るプリチャージゲートを介して電源に接続され、他端に
読み出し回路が接続された複数本のデータ線と、これら
のデータ線に対して格子状に交差配置され、一端にアド
レスデコーダの出力信号が供給される複数本のワード線
と、これらのワード線および前記データ線が交差する格
子点に配置され、ドレイン電極が前記データ線に、ま
た、ゲート電極が前記ワード線にそれぞれ接続されたメ
モリセル用ＦＥＴトランジスタと、これらのＦＥＴトラ
ンジスタのソース電極およびグランド間に接続され、前
記プリチャージ信号によりオンオフ制御されるソース遮
断ゲートとを備え、このソース遮断ゲートは、前記プリ
チャージゲートがオンの間はオフであり、前記プリチャ
ージゲートがオフの間はオンとなるように、前記プリチ
ャージ信号により制御されることを特徴とするものであ
る。
【００１０】また、本発明の半導体記憶装置において
は、前記メモリセル用ＦＥＴトランジスタは、前記ワー
ド線に供給されるアドレス信号により、オン状態にな
り、前記データ線に蓄積されたプリチャージ電荷を前記
ソース遮断ゲートを介して放電することを特徴とするも
のである。
は、前記メモリセル用ＦＥＴトランジスタは、前記ワー
ド線に供給されるアドレス信号により、オン状態にな
り、前記データ線に蓄積されたプリチャージ電荷を前記
ソース遮断ゲートを介して放電することを特徴とするも
のである。
【００１１】さらに、本発明の半導体記憶装置において
は、前記プリチャージゲートおよび前記ソース遮断ゲー
トはそれぞれ反対導電型のＦＥＴトランジスタであり、
これらのゲート電極に前記プリチャージ信号が供給され
ていることを特徴とするものである。
は、前記プリチャージゲートおよび前記ソース遮断ゲー
トはそれぞれ反対導電型のＦＥＴトランジスタであり、
これらのゲート電極に前記プリチャージ信号が供給され
ていることを特徴とするものである。
【００１２】
【発明の実施の形態】以下、本発明の実施形態について
図３及び図４を参照して説明する。図３は本発明の実施
形態であるマスクRＯM装置を示す回路図で、図４はその
動作を説明するための信号波形図である。図３において
は、図１に示される構成要素と同じ構成要素には同一の
符号を付すことにより、重複する説明は避けるものと
し、以下では主として図１と異なる部分を中心に説明す
る。
図３及び図４を参照して説明する。図３は本発明の実施
形態であるマスクRＯM装置を示す回路図で、図４はその
動作を説明するための信号波形図である。図３において
は、図１に示される構成要素と同じ構成要素には同一の
符号を付すことにより、重複する説明は避けるものと
し、以下では主として図１と異なる部分を中心に説明す
る。
【００１３】図３に示す回路と図１に示す回路との相違
点は、第１に、配置されたあるいは接続された全てのメ
モリセルＮ１１、Ｎ１２、…、Ｎmｎのソース電極が、
共通に接続され、ソース遮断トランジスタ３１を介して
グランドに接続されている。このソース遮断トランジス
タ３１は、プリチャージゲート用のＦＥＴトランジスタ
Ｐ１、Ｐ２、…、Ｐmとは反対導電型、すなわち、ｎチ
ャンネルＦＥＴトランジスタで構成されている。そして
このソース遮断トランジスタ３１ゲート電極にはプリチ
ャージ信号線１３からのプリチャージ信号が印加されて
いる。第２に、アドレスバス１１からのアドレス信号が
供給されるデコーダ１２は、アンドケートの代わりに、
アドレス信号をそのままワード線に供給するバッファ回
路Ｒ１、Ｒ２、…、Ｒｎを含んでいる。
点は、第１に、配置されたあるいは接続された全てのメ
モリセルＮ１１、Ｎ１２、…、Ｎmｎのソース電極が、
共通に接続され、ソース遮断トランジスタ３１を介して
グランドに接続されている。このソース遮断トランジス
タ３１は、プリチャージゲート用のＦＥＴトランジスタ
Ｐ１、Ｐ２、…、Ｐmとは反対導電型、すなわち、ｎチ
ャンネルＦＥＴトランジスタで構成されている。そして
このソース遮断トランジスタ３１ゲート電極にはプリチ
ャージ信号線１３からのプリチャージ信号が印加されて
いる。第２に、アドレスバス１１からのアドレス信号が
供給されるデコーダ１２は、アンドケートの代わりに、
アドレス信号をそのままワード線に供給するバッファ回
路Ｒ１、Ｒ２、…、Ｒｎを含んでいる。
【００１４】このように構成された本発明の半導体記憶
装置における、データの読み出し動作を説明する。図１
の場合と同様に、先ず、プリチャージ信号線１３から図
４（Ａ）に示すようなプリチャージ信号が供給され、Ｆ
ＥＴトランジスタＰ１、Ｐ２、…、Ｐｍからなるゲート
を開く。これによって電源ＶＤＤから各データ線Ｄ１、
Ｄ２、…Ｄｍに対して電流を供給して、プリチャージを
行う。この結果、各データ線Ｄ１、Ｄ２、…Ｄｍの電位
はＶＤＤに向かって徐々に上昇する。図４（Ｃ）（Ｄ）
には、データ線Ｄ１、Ｄ２の電位変化が例示されてい
る。
装置における、データの読み出し動作を説明する。図１
の場合と同様に、先ず、プリチャージ信号線１３から図
４（Ａ）に示すようなプリチャージ信号が供給され、Ｆ
ＥＴトランジスタＰ１、Ｐ２、…、Ｐｍからなるゲート
を開く。これによって電源ＶＤＤから各データ線Ｄ１、
Ｄ２、…Ｄｍに対して電流を供給して、プリチャージを
行う。この結果、各データ線Ｄ１、Ｄ２、…Ｄｍの電位
はＶＤＤに向かって徐々に上昇する。図４（Ｃ）（Ｄ）
には、データ線Ｄ１、Ｄ２の電位変化が例示されてい
る。
【００１５】このプリチャージ期間の開始と同時に、ア
ドレスバス１１からデコーダ１２を介して各ワード線Ｗ
１、Ｗ２、…Ｗｎにアドレス信号が供給され、これによ
ってワード線が開く。図４（B）にはワード線Ｗ２の電
位変化を示す波形図が示されているが、この波形の立ち
上がりはワード線Ｗ２の負荷により遅れている。このよ
うにプリチャージ期間内にワード線Ｗ１、Ｗ２、…Ｗｎ
は開くが、この期間中はソース遮断トランジスタ３１が
閉じられているため、読み出しは行われない。すなわ
ち、ワード線が開き、アドレスバス１１からのアドレス
信号により選択されたワード線に図４（Ｂ）に示すよう
な電位ＶＤＤが供給される。これによって、例えば、選
択されたワード線Ｗ２に接続されたメモリセルＮ２２が
そのゲート電極にバイアス電位ＶＤＤが与えられる。し
かしながら、ソース遮断トランジスタ３１がオフしてい
るため、プリチャージ期間中においては、全てのデータ
線線Ｄ１、Ｄ２、…Ｄｎの電位はハイレベルＶＤＤに向
かって上昇し続ける。
ドレスバス１１からデコーダ１２を介して各ワード線Ｗ
１、Ｗ２、…Ｗｎにアドレス信号が供給され、これによ
ってワード線が開く。図４（B）にはワード線Ｗ２の電
位変化を示す波形図が示されているが、この波形の立ち
上がりはワード線Ｗ２の負荷により遅れている。このよ
うにプリチャージ期間内にワード線Ｗ１、Ｗ２、…Ｗｎ
は開くが、この期間中はソース遮断トランジスタ３１が
閉じられているため、読み出しは行われない。すなわ
ち、ワード線が開き、アドレスバス１１からのアドレス
信号により選択されたワード線に図４（Ｂ）に示すよう
な電位ＶＤＤが供給される。これによって、例えば、選
択されたワード線Ｗ２に接続されたメモリセルＮ２２が
そのゲート電極にバイアス電位ＶＤＤが与えられる。し
かしながら、ソース遮断トランジスタ３１がオフしてい
るため、プリチャージ期間中においては、全てのデータ
線線Ｄ１、Ｄ２、…Ｄｎの電位はハイレベルＶＤＤに向
かって上昇し続ける。
【００１６】プリチャージ期間が終了すると、プリチャ
ージ信号がソース遮断トランジスタ３１に印加されオン
状態となるため、メモリセルＮ２２のソース電極はグラ
ンドレベルに設置される。この結果、図４（Ｄ）に示さ
れるように、メモリセルＮ２２が接続されたデータ線Ｄ
２の電位がグランドレベルに低下し、このレベルに確定
される。他方、情報“１"が記憶されているメモリセル
Ｎ１２は、ＦＥＴトランジスタ自体が存在しないかある
いは接続されていないため、図４（Ｃ）に示されるよう
に、データ線Ｄ１の電位はプリチャージ信号期間の終了
後においてもハイレベルＶＤＤを維持している。
ージ信号がソース遮断トランジスタ３１に印加されオン
状態となるため、メモリセルＮ２２のソース電極はグラ
ンドレベルに設置される。この結果、図４（Ｄ）に示さ
れるように、メモリセルＮ２２が接続されたデータ線Ｄ
２の電位がグランドレベルに低下し、このレベルに確定
される。他方、情報“１"が記憶されているメモリセル
Ｎ１２は、ＦＥＴトランジスタ自体が存在しないかある
いは接続されていないため、図４（Ｃ）に示されるよう
に、データ線Ｄ１の電位はプリチャージ信号期間の終了
後においてもハイレベルＶＤＤを維持している。
【００１７】図４（Ｃ）（Ｄ）から明らかなように、本
発明の記憶装置においては、プリチャージ信号期間中に
ワード線を開くため、プリチャージ信号期間の終了と同
時に、選択されたメモリセルの記憶情報に応じたデータ
線への放電が開始される。このため、図２の従来の装置
において問題とされたメモリセルの容量増加によるワー
ド線遅延が読み出し期間には全く影響することがない。
したがって、本発明の記憶装置においては、記憶容量の
増加に対しても迅速な読み出しが可能となる。
発明の記憶装置においては、プリチャージ信号期間中に
ワード線を開くため、プリチャージ信号期間の終了と同
時に、選択されたメモリセルの記憶情報に応じたデータ
線への放電が開始される。このため、図２の従来の装置
において問題とされたメモリセルの容量増加によるワー
ド線遅延が読み出し期間には全く影響することがない。
したがって、本発明の記憶装置においては、記憶容量の
増加に対しても迅速な読み出しが可能となる。
【００１８】本発明は上記の実施形態に限定されるもの
ではなく、本発明の技術思想の範囲内で種々の変形が可
能である。例えば、本発明はマスクＲＯＭ装置の他、Ｓ
ＲＡＭ等にも適用可能である。
ではなく、本発明の技術思想の範囲内で種々の変形が可
能である。例えば、本発明はマスクＲＯＭ装置の他、Ｓ
ＲＡＭ等にも適用可能である。
【００１９】
【発明の効果】本発明によれば、メモリセルの容量増加
によるワード線遅延が読み出し期間には全く影響するこ
とがないため、大容量の記憶装置における読み出し時間
を大幅に短縮することができる。
によるワード線遅延が読み出し期間には全く影響するこ
とがないため、大容量の記憶装置における読み出し時間
を大幅に短縮することができる。
【図１】従来のマスクＲＯＭ装置の回路構成の一部を示
す図である。
す図である。
【図２】図１に示すマスクROM装置の動作を説明するた
めの信号波形図である。
めの信号波形図である。
【図３】本発明の実施形態であるマスクRＯM装置を示す
回路図である。
回路図である。
【図４】図３に示すマスクROM装置の動作を説明するた
めの信号波形図である。
めの信号波形図である。
１１ アドレスバス １２ アドレスデコーダ部 １３ プリチャージ信号線 １４ 読み出し回路 Ｗ１〜Ｗｎ ワード線 Ｄ１〜Ｄｎ データ線 Ｐ１〜Ｐｎ プリチャージゲート用ＦＥＴトランジ
スタ Ｑ１〜Ｑｎ アンドゲート Ｎ１１〜Ｎｎｎ メモリセル Ｒ１〜Ｒｎ バッファ回路 ３１ ソース遮断トランジスタ
スタ Ｑ１〜Ｑｎ アンドゲート Ｎ１１〜Ｎｎｎ メモリセル Ｒ１〜Ｒｎ バッファ回路 ３１ ソース遮断トランジスタ
Claims (3)
- 【請求項１】 一端がプリチャージ信号によりオン・オ
フ制御されるプリチャージゲートを介して電源に接続さ
れ、他端に読み出し回路が接続された複数本のデータ線
と、これらのデータ線に対して格子状に交差配置され、
一端にアドレスデコーダの出力信号が供給される複数本
のワード線と、これらのワード線および前記データ線が
交差する格子点に配置され、ドレイン電極が前記データ
線に、また、ゲート電極が前記ワード線にそれぞれ接続
されたメモリセル用ＦＥＴトランジスタと、これらのＦ
ＥＴトランジスタのソース電極およびグランド間に接続
され、前記プリチャージ信号によりオン・オフ制御され
るソース遮断ゲートとを備え、このソース遮断ゲート
は、前記プリチャージゲートがオンの間はオフであり、
前記プリチャージゲートがオフの間はオンとなるよう
に、前記プリチャージ信号により制御されることを特徴
とする半導体記憶装置。 - 【請求項２】 前記メモリセル用ＦＥＴトランジスタ
は、前記ワード線に供給されるアドレス信号により、オ
ン状態になり、前記データ線に蓄積されたプリチャージ
電荷を前記ソース遮断ゲートを介して放電することを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記プリチャージゲートおよび前記ソー
ス遮断ゲートはそれぞれ反対導電型のＦＥＴトランジス
タであり、これらのゲート電極に前記プリチャージ信号
が供給されていることを特徴とする請求項１記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27526599A JP2001101888A (ja) | 1999-09-28 | 1999-09-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27526599A JP2001101888A (ja) | 1999-09-28 | 1999-09-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001101888A true JP2001101888A (ja) | 2001-04-13 |
Family
ID=17553020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27526599A Abandoned JP2001101888A (ja) | 1999-09-28 | 1999-09-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001101888A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7130234B2 (en) | 2003-12-12 | 2006-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2007060904A1 (en) * | 2005-11-25 | 2007-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and operating method thereof |
| JP2007172814A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその動作方法 |
| JP2008091005A (ja) * | 2006-09-05 | 2008-04-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
-
1999
- 1999-09-28 JP JP27526599A patent/JP2001101888A/ja not_active Abandoned
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| US7430146B2 (en) | 2003-12-12 | 2008-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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