CN1535502A - 具有外部早/晚输入的时钟数据恢复系统 - Google Patents
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Abstract
本发明目标为一种用于根据输入数据信号重采样时钟信号的时钟数据恢复系统。该时钟数据恢复系统包括：用于生成所述时钟信号的时钟生成器，以及用于根据相位调整控制信号生成采样相位的相位调整单元。它还包括用于生成输入采样流的数据采样单元，以及用于从其中生成内部早信号与内部晚信号的边沿检测器。安装有用于在使用该早信号与该晚信号情况下生成该相位调整控制信号的相位调整控制单元。该相位调整控制单元可以输入外部早/晚信号和/或包括用来传送导出早/晚信号的输出。
Description
技术领域
本发明涉及一种具有外部早/晚信息输入的时钟数据恢复系统。更具体地，涉及一种串行总线中数字CDR回路的全局相位更新功能。还涉及一种时钟生成系统与重取样时钟信号的方法。
背景技术
在“半数字锁延迟双回路”(S.Sidiropoulos与M.A.Horowitz，IEEE Jounalof solid-state circuits，vol.32.no.11，Nov.1997)中，描述了一种锁延迟双回路结构，其取得了低的抖动，无限的周相移动，以及大的操作范围。该结构使用了核心回路，以生成粗略间隔的时钟，然后该时钟由外围回路使用，以通过相位插值生成主系统时钟。
US5134637公开了一种改进的时钟恢复增强电路，该电路具体用来解决输入信号所引起的问题，该输入信号非对称并且包括比特率时钟的分谐波(sub-harmonic tone)，其与恢复时钟相位相差180°，由此使数据边沿显得被锁住。该时钟恢复增强电路在恢复时钟的预定边沿附近提供了窗口信号，其生成截止信号，使时钟调整可以偏向一个方向。此处早/晚信息的生成被定义为：相对于被恢复的时钟信号的对应边沿，确定所检测的数据边沿是早了或晚了。如果所检测的数据边沿早了，则将所恢复的时钟信号加速一恢复调整单位的时间，而如果所检测数据边沿晚了，则将所恢复的时钟信号延缓相同量的时间。
发明内容
如权利要求所列，根据本发明的第一方面，时钟数据恢复系统可以输入外部早/晚信息。这具有以下优势：该时钟数据恢复系统可以用该外部早/晚信息改进其内部早/晚信息。当内部早/晚信息的准确度不足以确保稳定精确时钟时，此点尤其有用。例如，这可以是所谓抑制包(killer packet)到达数据输入时的情况。因为在这种情况下，数目不足的边沿到达时钟数据恢复系统，所以时钟恢复将无法令人满意，并且可能导致错误。时钟数据恢复系统中有了外部早/晚信息，就可以使用该信息，而不使用或同时使用内部早/晚信息，从而时钟恢复不易受输入信号边沿密度不足的影响。将该时钟数据恢复系统分配到一个电路单元，也被称为宏。所生成的被恢复时钟在该宏边界内有效。
优点是，可以使用超越控制信号，以在内部早/晚信号与外部早/晚信号之间确定优先级。由此可以确定两种早/晚信息的最佳组合。
另外一个优点在于：提供用来传送导出早信号与导出晚信号的输出。然后，这些导出信号可以由一个或多个其他的宏所接收，这些宏可以再使用这些导出信号作为自己的外部早/晚信息。
外部早/晚信号还可以从外部早/晚处理单元接收。该单元被看作几个导出信号的某种中心或全局接收器，该单元将这些导出信号组合到一通用或全局早/晚信号。其优点在于：由平均效应来确定该全局早/晚信号，其拉平了错误或其他误差。然后该全局早/晚信号可以作为这些宏的外部早/晚信号应用，这些宏可以使用该全局早/晚信号用于自己的时钟数据恢复。因此，如果该早/晚处理单元包括组合逻辑，用于将导出早信号与其他导出早信号组合，以及将导出晚信号与其他导出晚信号组合，则是有利的。
时钟数据恢复系统可以进一步包括平均滤波器，用来平均多个早信号的逻辑高，以形成用于计数器的增加信号，并且用来平均多个晚信号的逻辑高，以形成用于所述计数器的减少信号，所述计数器的读数可以转换为相位调整控制信号。此处将进行内部平均，其平滑了早晚各信号在该计数器上的效果。由此取得了某种低通滤波行为，其使相位调整更平滑，并且不易引起数据信号中高频失真。
该内部早信号与内部晚信号可以是多个次速率信号，这些次速率信号被组合到预处理后早信号与预处理后晚信号。这允许以低速率并行处理几个数据位，以节省能量，并且增加特定实现技术的最大操作频率。处理相位信息的速度等于数据速率除以并行处理位的个数。由于在任意两个比特之间不存在基于位转变的相位信息(例如，如果两个连续比特的逻辑电平相等，则不能生成相位信息)，所以同样优选地，在将其转换为早与晚信号之前，在几个比特周期上累积得自随机位转变的信息。这增加了在同时处理几个比特的一个分析周期内可以生成早或晚脉冲的可能性。
本发明目标为一种用于根据输入数据信号重采样时钟信号的时钟数据恢复系统。该时钟数据恢复系统包括：用于生成所述时钟信号的时钟生成器，以及用于根据相位调整控制信号生成采样相位的相位调整单元。它还包括用于生成输入采样流的数据采样单元，以及用于从其中生成内部早信号与内部晚信号的边沿检测器。安装有用于在使用该早信号与该晚信号情况下生成该相位调整控制信号的相位调整控制单元。该相位调整控制单元可以输入外部早/晚信号和/或包括用来传送导出早/晚信号的输出。
此后，在任何情况下，提到名词“相位”，也指“频率”。另外，在任何情况下，提到“早/晚”，则指早和/或晚。
外部早/晚信号有助于该用于重采样时钟信号的时钟数据恢复系统，这是因为该外部早/晚信号提高了可用的早晚信息总量。如果内部早信号与内部晚信号形式的内部早/晚信息不足，则这尤其有用。如果输入数据信号的边沿密度较低，则发生这种情况。优选地，将该外部早/晚信息从不同的时钟数据恢复系统(即生成自己的内部早/晚信息并将其导出作为外部早/晚信息的第二时钟数据恢复系统)输入作为第一时钟数据恢复系统的时钟数据恢复系统。则第二时钟数据恢复系统具有自己的输入数据信号，其导致的早/晚信息不同于已经存在于第一时钟数据恢复系统中的早/晚信息。
因此，一具体的例子为两个所要求的时钟数据恢复系统，相互将其内部早/晚信息输入对方，该信息对于接收的时钟数据恢复系统为外部早/晚信息。换言之，这些时钟数据恢复系统用所交换的各自的早/晚信息来相互帮助。
优选地，涉及多于两个时钟数据恢复系统的模型将包括早/晚处理单元，该单元处理所有导出的早/晚信息，这些早/晚信息从多个时钟数据恢复系统导出，并且输入到该早/晚处理单元，该单元还生成外部早/晚信息，该外部早/晚信息可以由这些时钟数据恢复系统所使用。
换言之，所描述的结构提供了数字CDR回路的外部更新功能。因此，一种应用可以是在编码串行总线结构中，其中所有的串行链接发送器根据同一时钟定时，但在独立的发送器与接收器之间可能存在时钟偏移。由于可能有非常长的相同连续长度，即在这些应用中连续发送一或零，所以如果在构成该总线的各个串行链接之间共享时钟频率信息，则是有利的。
该外部更新功能的性能基于以下事实：在芯片内，低频并且尤其是静态抖动分量一般高度相关。典型的例子是由石英基准的频率公差所造成的恒等时钟偏移。该偏移对使用返回石英基准的时钟的芯片上所有电路都存在，并且对该总线内的所有串行链接，所有结果的抖动分量都完全相关。
该时钟数据恢复系统也可以只有用于传送导出早/晚信号的输出。则此时钟数据恢复系统作为外部早/晚信息的源，用于不同的时钟数据恢复系统或用于早/晚处理单元，或者只用于监视的目的，或者以上目的的组合。
本发明的目标为一种用于生成时钟的时钟生成系统，包括：时钟生成器，以及相位调整单元，该相位调整单元连接到该时钟生成器。该相位调整单元的相位设置可以通过来自相位调整控制单元的相位调整控制信号进行控制，该相位调整控制单元包括用于外部早/晚信号的输入，该外部早/晚信号独立于所述相位调整单元的输出信号。这允许基于外部早/晚信号生成时钟。
本发明的另一目标为一种用于根据输入数据信号重采样时钟信号的方法，包括以下步骤：生成该时钟信号，在使用该时钟信号的情况下，根据相位调整控制信号生成采样相位，以及在使用该采样相位的情况下，生成输入采样流。该方法进一步包括以下步骤：基于此生成内部早信号与内部晚信号，在相位调整控制单元中，在使用该早信号与该晚信号情况下生成该相位调整控制信号，以及将外部早/晚信号输入该相位调整控制单元；和/或基于该内部早信号与内部晚信号，从该相位调整控制单元传送导出早/晚信号。
附图说明
在附图中示出本发明的优选实施例，这些优选实施例在以下作为示例详细描述，其中：
图1为数字CDR 回路的高层方框图；
图2为早/晚预处理与代码生成单元的高层方框图；
图3为组合内部早/晚信号与外部早/晚信息的早晚缩减单元的方框图；
图4的示意图为几个宏将其早/晚信息输入全局处理单元。
为清晰起见，所有附图未以真实尺寸示出，各尺寸之间的关系也未按真实比例示出。
具体实施方式
下面描述本发明的各种示范性实施例。
图1为数字时钟数据恢复(CDR)回路的高层方框图。在时钟生成器1(PLL)与多相数据采样单元3之间安装有相位调整单元2，并且具有数据输入18的多相数据采样单元3通过采样对位级6连接到数字边沿检测器6以及复用器7。该复用器7还从边沿检测器6接收输入，并具有数据输出19。边沿检测器6的两个输出连接到数字相位调整控制单元5，该单元将其输出之一输入到相位调整单元2。
采样相位17在时钟生成器1中生成，并输入相位调整单元2。在该相位调整单元2的输出，到达被调整的采样相位，并被用来采样到达数据输入18的模拟输入数据信号8，以将该模拟信号转换为数字输入采样的串行流26，该串行流26输入采样对位级4，以得到串行化输入采样26的并行表示27。在经过该采样对位级4后，并行化输入采样27输入边沿检测器6，该检测器一方面控制此处的最佳数据表示采样的选择，在另一方面该检测器生成内部早(internal early)信号14与内部晚(internal late)信号15，这些信号承载了输入数据信号数据流8与所使用的被调整的采样相位16之间的当前所测得的相位偏移。相位调整控制单元5处理这些早/晚信号14、15(例如通过将其低通滤波)，并生成相位调整控制信号9，以调整相位调整单元2的采样相位16。相位调整单元2生成具有被调整相位的时钟信号24。复用器7将输入采样27多路传输到串行数据输出流，即在数据输出19的输出信号10。
除上段所描述的基本CDR功能外，还另外提供了出入于相位调整控制单元15的控制信号11、12、13，如图1所示。能够访问来自边沿检测器6的早与晚信号14、15的预处理后形式，并且可以将更新信息以外部早/晚信号11的形式从诸如全局早/晚处理单元的外部单元输入到相位调整控制单元5。增加超越控制信号13，以静态地或动态地确定外部早/晚信号12与内部早与晚信号14、15相比的优先级。更准确地讲，超越控制信号13确定外部早/晚信号12与内部早与晚信号14、15之间的组合模式。该模式可以(例如)指定在任何情况下信号12、14、15中的一个可以超越另一信号，或者指定在任何情况下只使用信号12、14、15中的一个。也可以指定信号12、14、15组合的权重。
时钟数据恢复(CDR)回路属于宏，其从外部源接收数据信号8，并使用该数据信号8用于时钟恢复，以将所恢复的时钟信号提供给其内部电路。该时钟恢复避免了必须将时钟信号从外部源传递给宏。
图2显示的信号通路的高层视图从数据/边沿相关逻辑，即边沿检测器6，到相位旋转器控制信号，即相位调整控制信号9。因此，所示出的结构为图1的相位调整控制单元5的更精确的视图。其包括预处理级20，其接收早与晚信号14、15以及时钟24。预处理级20本身包括早与晚缩减单元21，其接收早与晚信号14、15并输出早’信号28与晚’信号29。这就允许以较低速度并行处理几个数据比特，如上所述。这两个信号28、29输入平均滤波器22，该滤波器自己输出上信号30，也称为增加信号30，以及下信号31，也称为减少信号31。这两个信号30、31输入代码生成单元23，该单元包括在其输入侧的上/下计数器34，该计数器的输出输入代码生成器25，以生成控制信号，该控制信号定义相位调整单元2的相位设置。
早晚缩减单元21进行早/晚信号14、15的求和。该m比特的早/晚信号14、15可以是(例如)以正常信号的1/m速度运行的次速率信号。这意味着实际上没有单一的早信号14，而是有m个这样的早信号14。对晚信号15也一样。
当显示逻辑高的早信号14的数目大于具有逻辑高的晚信号15的数目时，组合全局早晚缩减单元21为早’信号28生成逻辑高信号。如果显示逻辑高的晚信号15多于具有逻辑高的早信号14的数目时，晚’信号29变高。在来自早信号14与晚信号15的逻辑高的数目相等时，早’信号28与晚’信号29都为低。这对应于从晚信号15的数目中减去早信号14的数目，或者相反，并将结果限定为1或0。因此早’与晚’信号28、29为被预处理的早与晚信号14、15，并且以四分之一的速度输入平均滤波器22。
平均滤波器22将早’输出28的逻辑高的数目变为上信号30。例如，早’信号28的每三个逻辑高导致上信号30的一个逻辑高。对晚’信号29与下信号31也一样。这就导致本地时钟对数据的更平滑的跟随。
上/下计数器34将上信号30与下信号31组合到一个单一的数字。如果上信号30与下信号31都不是逻辑高，则计数不变。如果只有上信号30为逻辑高，则增加计数器34。如果只有下信号31为逻辑高，则减少计数器34。计数器34有n位，并且这些比特作为计数器读数32输入代码生成器25，在代码生成器25中，该输入转换为相位信息，用于相位调整单元2。
早晚缩减单元21被进一步完善。根据该完善措施，宏的早与晚信息可以从该宏之外访问，而且早与晚信息可以从该宏外部输入到其CDR回路。这使编码串行总线结构中时钟相位信息的全局处理成为可能。编码串行总线结构为一种总线，其中数据以编码信息传送，以减少长串连续零或一的可能性。然而也是在这种结构中，有可能发生这样的序列，也被成为抑制包(killerpacket)，该序列将为接收宏产生问题，这是因为由此在一较长时间段内，对于CDR回路没有到达边沿，其将对时钟恢复产生不利影响。
图3显示了改进的早/晚处理单元的简化略图，即早晚缩减单元21。该早晚缩减单元21接收早信号14与晚信号15，以及时钟24。它还从外部早/晚处理单元(也被称为全局边沿处理器)接收外部早/晚信息12(也被称为外部早/晚信号12)，并且向该全局边沿处理器提供早”信号37与晚”信号36。另外，早晚缩减单元21具有用于2位超越控制信号13的输入。从早晚缩减单元21输入宏内部平均滤波器22的信号标记为早’信号28与晚’信号29。早”信号37与晚”信号36也被称为导出信号36、37，这是因为如图1所示，它们通过输出11在它们被生成的宏之外可以被使用。
只使用来自被分析位的宏内部定时信息来生成早”信号37与晚”信号36，即早”信号37与晚”信号36相应于早信号14与晚信号15。早”信号37与晚”信号36可能与早信号14与晚信号15相同，但这些信号也可以在相位调整控制单元5内处理以形成早”信号37与晚”信号36。具体地，相位调整控制单元5可能相对于早信号14与晚信号15进一步缩减早”信号37与晚”信号36的频率。早’信号28与晚’信号29承载得自全局边沿处理器的附加信息，即来自那里的外部早/晚信息12。
超越(override)控制信号的两个附加静态输入位13输入组合早晚缩减单元21。这两个控制信号13控制四种不同模式，即如何使用来自全局边沿处理器的外部早/晚信息12来生成早’信号28与晚’信号29。在下表中，给出了控制信号13的各个状态，相应于使用外部早/晚信息12、内部早信号14与晚信号15，以生成早’信号28与晚’信号29。
表1超越控制真值表
| 超越控制0 | 超越控制1 | 信息馈送方法 |
| 0 | 0 | 外部早/晚超越内部早/晚信号 |
| 0 | 1 | 内部早/晚超越外部早/晚 |
| 1 | 0 | 外部早/晚与内部早/晚优先级相同 |
| 1 | 1 | 关掉所有来自内部早/晚的贡献 |
超越控制信号13确定相对于以内部早信号14与晚信号15形式表示的内部生成的边沿信息，来自全局边沿处理单元50的外部早/晚信号12所具有的优先级水平。作为示例，如果两个超越控制信号13都显示逻辑高电平，则在生成早’信号28与晚’信号29时，忽略得自内部边沿检测器6的边沿信息。这不同于0/0的情况，在0/0情况下，只有在同时具有外部信号的情况下才抑制内部早/晚信号14、15，但在没有外部信号时，直接输入内部早/晚信号14、15。对于1/1设置，内部早/晚信号14、15的贡献总是被抑制。这允许增加外部滤波器，该滤波器以不同于内部数字滤波器的方式处理早”信号37与晚”信号36。具体地，它使增加计数器成为可能，以实现较高程度的平均，从而实现非常低的回路带宽。在一般情况下，某些组合逻辑也可能以各种权重组合内部早/晚信息14、15以及全局早/晚信息12。这些权重甚至可以是动态调整的。
优选地，输入全局处理单元50的导出早/晚信息36、37只从宏内部定时信息生成，以保证稳定性。然后，在生成早’与晚’信号28、29时，而不是在用于早”信号37与晚”信号36的组合逻辑中，使用来自全局处理单元50的外部早/晚信息12。但是通过使用稳定性分析，内部与全局早/晚信号14、15、12之间的重叠组合方案也是可能的。
实现用来为全局早/晚处理单元50生成早/晚信号36、37的附加逻辑在不使用时可以降低功率以节约电能。
图4的示意图为几个宏40包围一个全局早/晚处理单元50。每个宏40将其本地生成的早/晚信息36、37输入全局处理单元50。在另一方面，每个宏40从全局处理单元50接收相位更新信息12。所有的宏40通过链接41连接到外部数据源44。
外部早/晚信号12形式的信息包含了来自所有其他链接宏的平均后和/或滤波后的早/晚信息36、37。下表示例性地示出来自两个宏的早与晚信息(标记为Early与Late，具有下标1与2)转换到早/晚信号12(标记为GlobalEarly与GlobalLate)。
Early1 Late 1 Early2 Late2 ＝＞ GlobalyEarly GlobalLate
0 0 0 0 ＝＞ 0 0
0 0 0 1 ＝＞ 0 1
0 0 1 0 ＝＞ 0 1
0 0 1 1 ＝＞ 0 1
0 1 0 0 ＝＞ 1 0
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1 0 0 0 ＝＞ 1 0
1 0 0 1 ＝＞ 0 0
1 0 1 0 ＝＞ 0 0
1 0 1 1 ＝＞ 0 1
1 1 0 0 ＝＞ 1 0
1 1 0 1 ＝＞ 1 0
1 1 1 0 ＝＞ 1 0
1 1 1 1 ＝＞ 0 0
在到宏40的串行链接41上长运行长度(long-run length)期间，基于所有其他宏40所采取的平均相位更新动作，借助全局处理单元50，仍然更新该特定链接41的相位。因此，每个宏40都将其内部相位更新信息36、37提供给所有其他宏40(一个给所有)，并且所有其他宏都将其内部相位更新信息36、37提供给每个宏40(所有给一个)。
因此，全局早/晚处理单元50(也称为外部早/晚处理单元50)允许替换内部数字滤波器特征，即通过以来自全局逻辑单元50的外部相位更新信息12超越内部早信号14与晚信号15。该超越只是增加了非常低的CDR回路带宽功能。
外部早/晚处理单元50也允许通过与其他宏40共享内部早信号14与晚信号15，来改善内部数字滤波器特征。外部早/晚处理单元50提供了边沿更新信息12(即得自平均后早/晚信号36、37的外部相位更新信息12或外部早/晚信号12)到所有宏的回馈。然而对每个宏40，超越设置可能不同。因为时钟信息恢复系统具有超越控制信号13的输入，所以该信号13也可以从外部源提供。外部早/晚处理单元50可以是用来保存所有连接宏40的超越控制信号13的设置的理想单元。但也可能一个、几个或所有宏都有本地设置。
包含在导出早/晚信号36、37的信息对于系统监视与管理也是有用的。即，即使在没有信息送往宏40的情况下，全局处理单元50也可以提供不同导出早信号36与导出晚信号37的概况。当从同一外部源接收其输入数据8的宏40的大多数显示规则的并且十分类似的导出早/晚信号36、37，而少数显示不同的早/晚信号36、37时，这种情况可以在监视器上识别，并且可以解释为(例如)某种宏缺陷。
所描述的全局早/晚处理单元50还允许提供用于对相位旋转器位置进行完全外部控制的装置。更准确地讲，这允许以完全超越模式使用如图1所示的CDR回路，即表1中的0-0超越控制输入，并且没有输入数据信号8，以生成高品质时钟24。然后，由基准时钟发生器1与来自全局处理单元50的外部早/晚信号12的早/晚输入速率，确定时钟24的频率。所生成的时钟24锁频到平均频率，该平均频率存在于将其外部早/晚信号36、37输入外部早/晚处理单元50的宏的所有数据输入8之中。用这样的时钟24在回送往复(loop-back round-trip)连接配置(例如可以在OIF SPI-5接口标准中找到)中触发发送器，将是十分有利的。
所描述的实施例既可以部分组合，也可以整体组合。
对本领域的技术人员来讲，显然本发明可以由硬件、软件、或软硬结合来实现。另外，也可以以集中方式实现于一个单独的计算机系统中，或者以分布方式实现，在分布方式中，不同的部件分散于几个互连的计算机或计算机系统上，其中任何计算机系统—或者用来实施此处描述方法的其他设备—都适合。典型的软硬件结合可以是通用计算机系统，具有计算机程序，该程序在加载并执行时，控制该计算机系统，以使其实施此处所描述的方法。本发明也可以嵌入计算机程序产品之中，其包括使能此处所描述方法的实现的所有特征，并且其在载入计算机系统时能够实施这些方法。
本文中的计算机程序设备或计算机程序指以任何语言、代码、或标记所表示的表达，用来使具有信息处理能力的系统或者直接或者通过以下之一或者全部之后执行特定功能：a)转换到另一语言、代码、或标记；b)以不同的物质形式的重现。
所有公开的实施例都可以与一个或几个显示和/或描述的其他实施例组合。这对实施例的一个或几个特征也是可能的。
对本领域的技术人员来讲，显然可以多种方式修改所示的实施例，而不脱离权利要求所覆盖的本发明的主旨。
Claims (12)
1.一种用于根据输入数据信号(8)重采样时钟信号(17)的时钟数据恢复系统，包括：用于生成所述时钟信号(17)的时钟生成器(1)，用于根据相位调整控制信号(9)生成采样相位(16)的相位调整单元(2)，用于生成输入采样(26)流的数据采样单元(3)，用于从其中生成内部早信号(14)与内部晚信号(15)的边沿检测器(6)，用于在使用所述早信号(14)与所述晚信号(15)情况下生成所述相位调整控制信号(9)的相位调整控制单元(5)，特征在于：所述相位调整控制单元(5)可以输入外部早/晚信号(12)和/或包括用来传送导出早/晚信号(36、37)的输出。
2.如权利要求1所述的时钟数据恢复系统，其中所述外部早/晚信号(12)可以从外部早/晚处理单元(50)或一个或更多不同的时钟数据恢复系统接收。
3.如权利要求2所述的时钟数据恢复系统，进一步包括外部早/晚处理单元(50)或一个或更多不同的时钟数据恢复系统接收。
4.如权利要求1至3中之一所述的时钟数据恢复系统，其中所述相位调整控制单元(5)进一步包括用于超越控制信号(13)的输入，该控制信号用来确定内部早信号(14)、内部晚信号(15)以及外部早/晚信号(12)之间的组合模式。
5.如权利要求1至4中之一所述的时钟数据恢复系统，进一步包括采样对位级(4)，用来从为串行流的所述输入采样(26)流生成并行采样信号(27)。
6.如权利要求1至5中之一所述的时钟数据恢复系统，其中所述外部早/晚处理单元(50)包括组合逻辑，用来组合导出早信号(36)与其他导出早信号(36)，并且组合导出晚信号(37)与其他导出晚信号(37)。
7.如权利要求1至6中之一所述的时钟数据恢复系统，进一步包括平均滤波器(22)，用来平均多个早信号(14)的逻辑高，以形成用于计数器(34)的增加信号(30)，并且用来平均多个晚信号(15)的逻辑高，以形成用于所述计数器(34)的减少信号(30)，所述计数器(34)的读数可以转换为相位调整控制信号(9)。
8.如权利要求1至7中之一所述的时钟数据恢复系统，其中内部早信号(14)与内部晚信号(15)为多个次速率信号，这些次速率信号被组合到预处理后早信号(28)与预处理后晚信号(29)。
9.一种用于生成时钟的时钟生成系统，包括：时钟生成器(1)以及相位调整单元(2)，该相位调整单元(2)连接到所述时钟生成器(1)，并且该相位调整单元(2)的相位设置可以通过来自相位调整控制单元(5)的相位调整控制信号(9)进行控制，其中所述相位调整控制单元(5)包括用于外部早/晚信号(12)的输入，该外部早/晚信号(12)独立于所述相位调整单元(2)的输出信号。
10.如权利要求9所述的时钟生成系统，其中所述外部早/晚信号(12)可以从外部早/晚处理单元(50)或一个或更多不同的时钟数据恢复系统接收。
11.如权利要求9或10所述的时钟生成系统，进一步包括外部早/晚处理单元(50)或一个或更多不同的时钟数据恢复系统接收。
12.一种用于根据输入数据信号(8)重采样时钟信号(17)的方法，包括以下步骤：
生成所述时钟信号(17)；
在使用所述时钟信号(17)的情况下，根据相位调整控制信号(9)生成采样相位(16)；
在使用所述采样相位(16)的情况下，生成输入采样(26)流；
基于此生成内部早信号(14)与内部晚信号(15)；
在相位调整控制单元(5)中，在使用所述早信号(14)与所述晚信号(15)情况下生成所述相位调整控制信号(9)；
将外部早/晚信号(12)输入所述相位调整控制单元(5)；和/或
基于所述内部早信号(14)与内部晚信号(15)，从所述相位调整控制单元(5)传送导出早/晚信号(36、37)。
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