JP2009118449A - 高集積システムのためのクロックデータ復旧回路及び方法 - Google Patents

高集積システムのためのクロックデータ復旧回路及び方法 Download PDF

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Abstract

【課題】高集積半導体、電子装置、及びシステムで求められる小さな面積という要求を満たし、かつ、設計変更が容易なクロックデータ復旧回路を提供すること。
【解決手段】一定期間入力される位相比較結果をフィルタリングして制御信号を出力するデジタルフィルタ部と、前記一定期間を調整して前記デジタルフィルタ部を制御する駆動部と、前記制御信号に対応してデータ及びクロックの入出力を認識する入出力回路を備えることを特徴とするクロックデータ復旧回路及び同回路の動作方法並びに同回路を備える半導体メモリ装置及び同装置の動作方法を提供する。
【選択図】図３

Description

本発明は、高速で動作する半導体メモリ装置に関し、特に、半導体メモリ装置内の信号及びデータが高速で処理される過程で発生した歪みを復旧するクロックデータ復旧ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路に に関する。
複数の半導体装置で構成されたシステムにおいて、半導体メモリ装置はデータを格納するためのものである。半導体メモリ装置は、データ処理装置、例えば、中央処理装置ＣＰＵなどから入力されたアドレスに対応するデータを出力するか、又は、そのアドレスに対応する位置にデータ要求装置から提供されるデータを格納する。
半導体装置で構成されたシステムの動作速度が速くなり、かつ、半導体集積回路に関する技術の発達につれて、半導体メモリ装置は、より速い速度でデータを出力したり、格納したりするよう求められてきた。半導体メモリ装置がより速い速度で安全に動作するためには、半導体メモリ装置内の複数の回路が高速で動作できることはもちろん、複数の回路間の信号又はデータを速い速度で伝達しなければならない。
高速で動作するシステムに半導体メモリ装置を適用するために、信号及びデータを伝達するインターフェースの速度も速くなった。雑音及び干渉によって信号及びデータに歪みが生じ、誤動作及び不安定な動作の発生を防止するため、半導体メモリ装置に、クロックデータ復旧方法を採択した。
実際に、速い速度での信号又はデータの伝達において、信頼性を確保するために、近年、半導体メモリ装置はクロックデータ復旧回路を備えている。クロックデータ復旧ＣＤＲ技術とは、高性能システムに必須なものとして採択されるものであって、伝送過程で雑音及び干渉によってデータ及びクロックが歪みかつ変形した場合、元のデータ及びクロックとして認識できるように復旧することをいう。
半導体メモリ装置内では、データ及びクロックを伝達する経路において、様々な理由でデータ及びクロックの伝達が遅延されることがあり、このような遅延は、データ及びクロックを正確に受信し、それに対応する動作を行うのに妨害となり、このため、半導体メモリ装置が誤動作を起こす恐れがある。これを防止するために、半導体メモリ装置内の複数の回路は、外部から入力される基準クロックに対応して内部動作を行う。したがって、基準クロックと内部動作に用いられるクロックとの位相が合わなければ、これを感知し、その感知結果に応じて半導体メモリ装置内の複数の回路が動作しなければならない。半導体メモリ装置内の複数の回路は、感知結果に対応して内部動作に用いられるクロックの位相を変更するか、又は、内部動作に用いられるクロックの現在状態を参照して内部動作を実行する。
このような機能を行うクロックデータ復旧ＣＤＲ回路は、基準クロックと内部動作のためのクロックとの位相差を検出する位相比較装置と、検出された位相差をフィルタリングして位相比較結果を出力するフィルタとを備えている。
図１は、従来の技術に係るクロックデータ復旧回路を説明するブロック図である。
同図に示すように、クロックデータ復旧回路は位相比較部１１０及びデジタルフィルタ１００を備える。デジタルフィルタ１００は、遅延デジタルフィルタ１００Ａ及び先行デジタルフィルタ１００Ｂで構成されている。
位相比較部１１０は、外部から入力された基準クロックＲＥＦと内部動作を制御するためのフィードバッククロックＦＢとの位相を比較し、比較結果に応じてフィードバッククロックＦＢの位相が基準クロックＲＥＦの位相より先行している場合、位相先行信号ＰＤ＿ＥＡＲＬＹを、その反対に、フィードバッククロックＦＢの位相が基準クロックＲＥＦの位相より遅延している場合、位相遅延信号ＰＤ＿ＬＡＴＥを出力する。
遅延デジタルフィルタ１００Ａは、位相遅延信号ＰＤ＿ＬＡＴＥを一定期間受信し、フィードバッククロックＦＢの位相が基準クロックＲＥＦの位相より一定期間遅延している場合、遅延状態信号ＬＡＴＥを出力する。先行デジタルフィルタ１００Ｂも遅延デジタルフィルタ１００Ａと同様に、位相先行信号ＰＤ＿ＥＡＲＬＹを一定期間受信し、フィードバッククロックＦＢの位相が基準クロックＲＥＦの位相より一定期間先行している場合、先行状態信号ＥＡＲＬＹを出力する。
具体的に、遅延デジタルフィルタ１００Ａは、遅延加算部１２０Ａ、第１の状態保持部１４０Ａ、及び遅延決定部１６０Ａを備え、先行デジタルフィルタ１００Ｂは、先行加算部１２０Ｂ、第２の状態保持部１４０Ｂ、及び先行決定部１６０Ｂを含む。遅延デジタルフィルタ１００Ａ及び先行デジタルフィルタ１００Ｂは、類似した内部構成を有するため、以後、遅延デジタルフィルタ１００Ａを中心として説明する。
遅延加算部１２０Ａは、一定期間、位相遅延信号ＰＤ＿ＬＡＴＥを受信して加算する。ここでは、基準クロックＲＥＦの８周期の間、位相遅延信号ＰＤ＿ＬＡＴＥを受信して加算することができるよう、３ビット加算器を用いる例を挙げて説明する。遅延加算部１２０Ａから加算の結果である遅延合計信号ＳＵＭ＿ＬＡＴＥ<０：２>を受信した第１の状態保持部１４０Ａは、遅延合計信号ＳＵＭ＿ＬＡＴＥ<０：２>を、基準クロックＲＥＦに対応して遅延加算部１２０Ａにフィードバックさせる。フィードバックされる信号を遅延情報信号ＬＡＴＥ＿ＣＯＭ<０：２>という。基準クロックＲＥＦの８周期の間、位相遅延信号ＰＤ＿ＬＡＴＥの加算が終わると、遅延決定部１６０Ａは、遅延情報信号ＬＡＴＥ＿ＣＯＭ<０：２>の値に対応して遅延状態信号ＬＡＴＥを出力する。
図２Ａは、図１に示された位相比較部１１０の内部構成を説明するための回路図である。
同図に示すように、位相比較部１１０は、フリップフロップ（ｆｌｉｐ−ｆｌｏｐ）で構成され得るものであり、入力されるフィードバッククロックＦＢと基準クロックＲＥＦとの位相に応じ、引き続き位相遅延信号ＰＤ＿ＬＡＴＥ又は位相先行信号ＰＤ＿ＥＡＲＬＹを出力する。
図２Ｂは、図１に示された遅延加算部１２０Ａの内部構成を説明するためのブロック図である。
同図に示すように、遅延加算部１２０Ａは、３つの１ビット加算器１２２、１２４、１２６を備えており、最高で、連続して入力される８つの位相遅延信号ＰＤ＿ＬＡＴＥを合せて遅延合計信号ＳＵＭ＿ＬＡＴＥ<０：２>を出力することができる。下位桁加算器１２２、１２４からそれぞれ出力されるＣＡ１及びＣＡ２は、加算の結果として発生するキャリー（ｃａｒｒｙ）を意味する。３ビット信号と１ビット信号、すなわち、遅延情報信号ＬＡＴＥ＿ＣＯＭ<０：２>と位相遅延信号ＰＤ＿ＬＡＴＥとを組み合わせるために図示された遅延加算部１２０Ａの内部構成は、当業者が十分に理解できるものであって、ここでは、具体的な接続及び動作の説明を省略する。
図２Ｃは、図１に示された第１の状態保持部１４０Ａの内部構成を説明するための回路図である。
同図に示すように、第１の状態保持部１４０Ａは、３つのフリップフロップ１４２、１４４、１４６で構成されている。それぞれのフリップフロップは、入力される遅延合計信号ＳＵＭ＿ＬＡＴＥ<０：２>の各ビットを受信し、基準クロックＲＥＦに対応して各ビットの遅延情報信号ＬＡＴＥ＿ＣＯＭ<０：２>として出力する。
詳しく図示しないが、前述したように、先行デジタルフィルタ１００Ｂも先行加算部１２０Ｂ、第２の状態保持部１４０Ｂ、及び先行決定部１６０Ｂを備える。先行加算部１２０Ｂは、基準クロックＲＥＦの８周期の間、位相先行信号ＰＤ＿ＥＡＲＬＹを受信して加算することができる３ビット加算器を備える。先行加算部１２０Ｂから出力される加算の結果である先行合計信号ＳＵＭ＿ＥＡＲＬＹ<０：２>を受信した第２の状態保持部１４０Ｂは、入力される先行合計信号ＳＵＭ＿ＥＡＲＬＹ<０：２>を基準クロックＲＥＦに対応して先行加算部１２０Ｂにフィードバックさせる。ここで、フィードバックされる信号を先行情報信号ＥＡＲＬＹ＿ＣＯＭ<０：２>という。基準クロックＲＥＦの８周期の間、位相先行信号ＰＤ＿ＥＡＲＬＹの加算が終わると、先行決定部１６０Ｂは、先行情報信号ＥＡＲＬＹ＿ＣＯＭ<０：２>に対応して先行状態信号ＥＡＲＬＹを出力する。
遅延決定部１６０Ａ及び先行決定部１６０Ｂは、基準クロックＲＥＦの８周期の間、位相遅延信号ＰＤ＿ＬＡＴＥ又は位相先行信号ＰＤ＿ＥＡＲＬＹが一定頻度以上連続して発生する場合、各信号が有効であると認め、それに対応する遅延状態信号ＬＡＴＥ又は先行状態信号ＥＡＲＬＹを出力する。このように出力された遅延状態信号ＬＡＴＥ及び先行状態信号ＥＡＲＬＹは、クロックデータの復旧の制御に用いられる。例えば、クロックデータ復旧回路は、遅延状態信号ＬＡＴＥ及び先行状態信号ＥＡＲＬＹのうち１つだけがアクティブになる場合、アクティブになる信号に対応して動作し、２つの信号の両方がアクティブになる場合は、それ以上の調整無く、現在の状態を保持するようになる（ｈｏｌｄ状態）。
また、前述したデジタルフィルタ１００の場合、基準クロックＲＥＦの８周期を基準として遅延状態信号ＬＡＴＥ及び先行状態信号ＥＡＲＬＹを出力する例を説明したが、仮りに、より多くの基準クロックの周期、例えば、１６周期を基準として動作する場合は、遅延加算部１２０Ａ及び先行加算部１２０Ｂ内に、より多くの加算器と、第１の状態保持部１４０Ａ及び第２の状態保持部１４０Ｂ内に、より多くのフリップフロップとを含まなければならない。
クロックデータ復旧回路において、遅延状態信号ＬＡＴＥ及び先行状態信号ＥＡＲＬＹを出力するために、位相比較部１１０から出力された比較結果をフィルタリングするデジタルフィルタ１００は、前述したように、複数個の加算器とフリップフロップとで構成されている。このような加算器とフリップフロップを実現するためには、複数個のトランジスタを必要とし、それにより、大きな面積を占める回路であるため、複数個の加算器とフリップフロップとを備えるデジタルフィルタ１００は、半導体メモリ装置において大きな面積を必要とする。
近年、半導体メモリ装置は益々高集積化されており、データを格納する複数個のセルを含むコア領域だけでなく、データの入出力を統制し実行するための周辺領域までも更に一層小さく実現するための努力が続いている。しかし、前述した従来の技術に係るデジタルフィルタの場合、非常に大きい領域を占める可能性があるため、高集積半導体メモリ装置に採択され難い。また、仮りに、従来のデジタルフィルタが採択されるとしても高集積半導体メモリ装置の全体設計に相当な負担を与えることができる（特許文献１参照）。
特開２００１‐０９４５４１号公報
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、高集積半導体、電子装置、及びシステム内に求められる小さな面積という要件を満たし、かつ、設計変更の容易なクロックデータ復旧回路及び同回路の動作方法並びに同回路を備える半導体メモリ装置及び同装置の動作方法を提供することにある。
そこで、上記の目的を達成するため、本発明のうち第一の発明は、データを格納することができる格納部と、基準クロックと内部クロックとの位相を比較して位相比較結果を出力する位相比較部と、一定期間入力される前記位相比較結果をフィルタリングして制御信号を出力するデジタルフィルタ部と、前記一定期間を調整して前記デジタルフィルタ部を制御する駆動部と、前記制御信号に対応して外部から入力されたコマンドに対応するデータ及び信号を前記格納部に伝達するインターフェース部とを備えることを特徴とする半導体メモリ装置を提供する。
また、第二の発明は、第一の発明を基礎として、前記デジタルフィルタ部が、前記一定期間に、前記基準クロックが前記内部クロックより遅延していることを感知すると遅延状態信号を出力し、前記基準クロックが前記内部クロックより先行していることを感知すると先行状態信号を出力することを特徴とする半導体メモリ装置を提供する。
また、第三の発明は、第二の発明を基礎として、前記デジタルフィルタ部が、前記駆動部から出力されるイネーブル信号に対応して遅延状態信号を出力する遅延デジタル単位フィルタと、前記駆動部から出力される前記イネーブル信号に対応して先行状態信号を出力する先行デジタル単位フィルタとを備えることを特徴とする半導体メモリ装置を提供する。
また、第四の発明は、第三の発明を基礎として、前記遅延デジタル単位フィルタが、前記位相比較結果を受信して遅延パルスを生成する遅延パルス生成部と、前記イネーブル信号に対応して前記遅延パルスをラッチする遅延ラッチ部と、該遅延ラッチ部の出力値を前記基準クロックに対応して遅延状態信号として出力する遅延状態保持部とを備えることを特徴とする半導体メモリ装置を提供する。
また、第五の発明は、第三の発明を基礎として、前記先行デジタル単位フィルタが、前記位相比較結果を受信して先行パルスを生成する先行パルス生成部と、前記イネーブル信号に対応して前記先行パルスをラッチする先行ラッチ部と、該先行ラッチ部の出力値を前記基準クロックに対応して先行状態信号として出力する先行状態保持部とを備えることを特徴とする半導体メモリ装置を提供する。
また、第六の発明は、第一の発明を基礎として、前記駆動部が、前記基準クロックを受信して分周し、前記一定期間を決定する分周器と、該分周器の出力に対応してパルス状のイネーブル信号を出力する駆動パルス生成器とを備えることを特徴とする半導体メモリ装置を提供する。
また、第七の発明は、第六の発明を基礎として、前記分周器が、前記半導体メモリ装置の動作環境に応じて４：１、８：１、１６：１のうち１つの分周率で前記基準クロックを分周することを特徴とする半導体メモリ装置を提供する。
また、第八の発明は、一定期間入力される位相比較結果をフィルタリングして制御信号を出力するデジタルフィルタ部と、前記一定期間を調整して前記デジタルフィルタ部を制御する駆動部と、前記制御信号に対応してデータ及びクロックの入出力を認識する入出力回路とを備えることを特徴とするクロックデータ復旧回路を提供する。
また、第九の発明は、第八の発明を基礎として、基準クロックと内部クロックとの位相を比較して前記位相比較結果を出力する位相比較部を更に備えることを特徴とするクロックデータ復旧回路を提供する。
また、第十の発明は、第九の発明を基礎として、前記デジタルフィルタ部が、前記一定期間に、前記基準クロックが前記内部クロックより遅延していることを感知すると遅延状態信号を出力し、前記基準クロックが前記内部クロックより先行していることを感知すると先行状態信号を出力することを特徴とするクロックデータ復旧回路を提供する。
また、第十一の発明は、第十の発明を基礎として、前記入出力回路が、前記遅延状態信号がアクティブになるとクロックデータ復旧動作を遅延させ、前記先行状態信号がアクティブになるとクロックデータ復旧動作を先行させ、前記遅延状態信号及び前記先行状態信号が共にアクティブになるとクロックデータ復旧動作を現在の状態で固定することを特徴とするクロックデータ復旧回路を提供する。
また、第十二の発明は、第十の発明を基礎として、前記デジタルフィルタ部が、前記駆動部から出力されるイネーブル信号に対応して遅延状態信号を出力する遅延デジタル単位フィルタと、前記駆動部から出力される前記イネーブル信号に対応して先行状態信号を出力する先行デジタル単位フィルタとを備えることを特徴とするクロックデータ復旧回路を提供する。
また、第十三の発明は、第十二の発明を基礎として、前記遅延デジタル単位フィルタが、前記位相比較結果を受信して遅延パルスを生成する遅延パルス生成部と、前記イネーブル信号に対応して前記遅延パルスをラッチする遅延ラッチ部と、該遅延ラッチ部の出力値を前記基準クロックに対応して遅延状態信号として出力する遅延状態保持部とを備えることを特徴とするクロックデータ復旧回路を提供する。
また、第十四の発明は、第十二の発明を基礎として、前記先行デジタル単位フィルタが、前記位相比較結果を受信して先行パルスを生成する先行パルス生成部と、前記イネーブル信号に対応して前記先行パルスをラッチする先行ラッチ部と、該先行ラッチ部の出力値を前記基準クロックに対応して先行状態信号として出力する先行状態保持部とを備えることを特徴とするクロックデータ復旧回路を提供する。
また、第十五の発明は、第九の発明を基礎として、前記駆動部が、前記基準クロックを分周して前記一定期間を決定する分周器と、該分周器の出力に対応してパルス状のイネーブル信号を出力する駆動パルス生成器とを備えることを特徴とするクロックデータ復旧回路を提供する。
また、第十六の発明は、第十五の発明を基礎として、前記分周器が、前記半導体メモリ装置の動作環境に応じて４：１、８：１、１６：１のうち１つの分周率で前記基準クロックを分周することを特徴とするクロックデータ復旧回路を提供する。
また、第十七の発明は、備えられたラッチを用いて一定期間入力信号をフィルタリングして制御信号を出力するデジタルフィルタ部と、前記一定期間を決定して前記デジタルフィルタ部内の前記ラッチを制御するためにクロックを受信し、パルス状を有するイネーブル信号を出力する駆動部とを備えることを特徴とするデジタルフィルタを提供する。
また、第十八の発明は、第十七の発明を基礎として、前記駆動部が、前記クロックを受信して分周し、前記一定期間を決定する分周器と、該分周器の出力に対応してパルス状のイネーブル信号を出力する駆動パルス生成器とを備えることを特徴とするデジタルフィルタを提供する。
また、第十九の発明は、第十七の発明を基礎として、前記デジタルフィルタ部が、前記入力信号に対応するパルスを生成するパルス生成部と、前記ラッチの出力値を基準クロックに対応して制御信号として出力する状態保持部とを更に備え、前記ラッチが、前記パルスを感知して臨時格納することを特徴とするデジタルフィルタを提供する。
また、第二十の発明は、一定期間入力される位相比較結果をフィルタリングしてクロックデータ復旧動作を制御する制御信号を出力するステップと、基準クロックの分周によって前記一定期間を調整し、前記制御信号の出力を制御するイネーブル信号を出力するステップと、前記制御信号に対応して入力されるデータ及びクロックの入出力を認識するステップとを含むことを特徴とするクロックデータ復旧回路の動作方法を提供する。
また、第二十一の発明は、第二十の発明を基礎として、前記基準クロックと内部クロックとの位相を比較して前記位相比較結果を出力するステップを更に含むことを特徴とするクロックデータ復旧回路の動作方法を提供する。
また、第二十二の発明は。第二十一の発明を基礎として、前記位相比較結果をフィルタリングして制御信号を出力するステップが、前記位相比較結果に応じてパルス信号を生成するステップと、前記イネーブル信号に対応して前記パルス信号をラッチするステップと、該ラッチされたパルス信号を前記基準クロックに対応して前記制御信号として出力するステップとを含むことを特徴とするクロックデータ復旧回路の動作方法を提供する。
また、第二十三の発明は、第二十二の発明を基礎として、前記制御信号に応じてクロックデータ復旧動作を遅延させたり、先行させ、又は現在の状態で固定することを特徴とするクロックデータ復旧回路の動作方法を提供する。
また、第二十四の発明は、データを格納するステップと、基準クロックと内部クロックとの位相を比較して位相比較結果を出力するステップと、一定期間入力される位相比較結果をフィルタリングして制御信号を出力するステップと、基準クロックの分周によって前記一定期間を調整し、前記制御信号の出力を制御するイネーブル信号を出力するステップと、前記制御信号に対応して外部から入力されたコマンドに対応するデータ及び信号を伝達するステップとを備えることを特徴とする半導体メモリ装置の動作方法を提供する。
また、第二十五の発明は、第二十四の発明を基礎として、前記制御信号を出力するステップが、前記位相比較結果を受信してパルス信号を生成するステップと、前記イネーブル信号に対応して前記パルス信号をラッチするステップと、該ラッチされたパルス信号を前記基準クロックに対応して前記制御信号として出力するステップとを含むことを特徴とする半導体メモリ装置の動作方法を提供する。
高集積半導体、電子装置、及びシステム内に求められる小さな面積という要求を満たすために、本発明に係る半導体メモリ装置内のクロックデータ復旧回路は、位相比較結果をフィルタリングするデジタルフィルタ部の構成から複数個の加算器を無くし、フリップフロップの数を低減して回路の実現に必要な面積を縮小させている。また、位相比較結果をフィルタリングする一定期間によってデジタルフィルタ部内に備えられる加算器及びフリップフロップの数が変わるのではなく、デジタルフィルタ部を制御する駆動部を更に備えて一定期間を決定する。
本発明によれば、高集積半導体、電子装置、及びシステム内に求められる小さな面積という要件を満たし、かつ、設計変更の容易なクロックデータ復旧回路及び同回路の動作方法並びに同回路を備える半導体メモリ装置及び同装置の動作方法を提供することが可能となる。
以下、本発明の属する技術分野における通常の知識を有した者が、本発明の技術的思想を容易に実施できる程度に、詳細に説明するために、本発明の最も好ましい実施形態を添付された図面を参照して説明する。
図３は、本発明の一実施形態に係る半導体メモリ装置を説明しているブロック図である。
同図に示すように、半導体メモリ装置は、位相比較部３１０、デジタルフィルタ部３００、及び駆動部４００を備える。
位相比較部３１０は、基準クロックＲＥＦと内部クロックＦＢとの位相を比較し、位相比較結果をデジタルフィルタ部３００に出力する。デジタルフィルタ部３００は、一定期間入力される位相比較結果をフィルタリングして制御信号を出力する。駆動部４００は、基準クロックＲＥＦに対応して一定期間を決定し、デジタルフィルタ部３００を制御する。
位相比較部３１０は、図１の従来の技術において説明した位相比較部１１０と機能が同じである。入力される２つのクロック、すなわち、外部から入力された基準クロックＲＥＦと内部動作を制御するための内部クロックＦＢとを比較し、比較結果に応じて内部クロックＦＢの位相が基準クロックＲＥＦの位相より遅延している場合、位相遅延信号ＰＤ＿ＬＡＴＥを、それとは反対に、内部クロックＦＢの位相が基準クロックＲＥＦの位相より先行している場合、位相先行信号ＰＤ＿ＥＡＲＬＹを出力する。
デジタルフィルタ部３００は、従来の技術のデジタルフィルタ１００と同様に、遅延デジタル単位フィルタ３００Ａと先行デジタル単位フィルタ３００Ｂとで構成されているが、内部構成に相違があり、駆動部４００の制御を受ける点においてその違いが大きい。
遅延デジタル単位フィルタ３００Ａは、位相遅延信号ＰＤ＿ＬＡＴＥを受信し、内部クロックＦＢの位相が基準クロックＲＥＦの位相よりも一定期間遅延しているかを決定して遅延状態信号ＬＡＴＥを出力する。先行デジタル単位フィルタ３００Ｂも遅延デジタル単位フィルタ３００Ａと同様に、位相先行信号ＰＤ＿ＥＡＲＬＹを受信し、内部クロックＦＢの位相が基準クロックＲＥＦの位相よりも一定期間先行しているかを決定して先行状態信号ＥＡＲＬＹを出力する。
駆動部４００は、遅延デジタル単位フィルタ３００Ａと先行デジタル単位フィルタ３００Ｂとが、一定期間ごとに遅延状態信号ＬＡＴＥ及び先行状態信号ＥＡＲＬＹを出力できるように、基準クロックＲＥＦを受信して決められた分周比で基準クロックＲＥＦを分周する。その後、駆動部４００は、分周されたクロックを用いてパルス状のイネーブル信号ＥＮを生成し、デジタルフィルタ部３００に出力する。
デジタルフィルタ部３００から出力された遅延状態信号ＬＡＴＥがアクティブになると、半導体メモリ装置は、クロックデータ復旧動作を遅延させ、先行状態信号ＥＡＲＬＹがアクティブになると、クロックデータ復旧動作を先行させ、遅延状態信号ＬＡＴＥ及び先行状態信号ＥＡＲＬＹが共にアクティブになると、クロックデータ復旧動作を現在の状態で固定（ｈｏｌｄ）する。
図示しないが、本発明に係る半導体メモリ装置は、データを格納する格納部、例えば、複数個のバンクを備えており、また、外部から入力されたコマンドに対応するデータ及び信号を遅延状態信号ＬＡＴＥ及び先行状態信号ＥＡＲＬＹに対応して格納部に伝達するインターフェースを備えている。仮に、高速で動作するネットワーク装置に本発明が適用されれば、データ及び信号を入出力する回路（データ及び信号の送受信回路）にも遅延状態信号ＬＡＴＥ及び先行状態信号ＥＡＲＬＹを供給することができる。
従来の技術とは異なり、本発明に係る半導体メモリ装置では、内部クロックＦＢと基準クロックＲＥＦとの位相を比較する一定期間を駆動部４００で決定するため、デジタルフィルタ部３００は、一定期間の変更によって内部構成が変更されたり、回路面積が変化したりすることはない。したがって、従来の技術で示されていた加算器及びフリップフロップの数が増加されることなく、本発明に係る半導体メモリ装置は、高集積半導体メモリ装置及びシステムに求められる小さな回路面積という要求を満たすことができる。
前述したように、デジタルフィルタ部３００は、駆動部４００から出力されるイネーブル信号ＥＮに対応して遅延状態信号ＬＡＴＥを出力する遅延デジタル単位フィルタ３００Ａ、及び駆動部４００から出力されるイネーブル信号ＥＮに対応して先行状態信号ＥＡＲＬＹを出力する先行デジタル単位フィルタ３００Ｂを備える。
詳しく説明すると、遅延デジタル単位フィルタ３００Ａは、位相比較部３１０の出力を受信して遅延パルスＬＡＴＥ＿Ｐを生成する遅延パルス生成部３２０Ａ、イネーブル信号ＥＮに対応して遅延パルスＬＡＴＥ＿Ｐをラッチする遅延ラッチ部３４０Ａ、及び遅延ラッチ部３４０Ａの出力値を基準クロックＲＥＦに対応して遅延状態信号ＬＡＴＥとして出力する遅延状態保持部３６０Ａを備える。同様に、先行デジタル単位フィルタ３００Ｂは、位相比較部３１０の出力を受信して先行パルスＥＡＲＬＹ＿Ｐを生成する先行パルス生成部３２０Ｂ、イネーブル信号ＥＮに対応して先行パルスＥＡＲＬＹ＿Ｐをラッチする先行ラッチ部３４０Ｂ、及び先行ラッチ部３４０Ｂの出力値を基準クロックＲＥＦに対応して先行状態信号ＥＡＲＬＹとして出力する先行状態保持部３６０Ｂを備える。
遅延デジタル単位フィルタ３００Ａ及び先行デジタル単位フィルタ３００Ｂの内部構成と動作は非常に類似しているため、以後、遅延デジタル単位フィルタ３００Ａの内部ブロックのみを例に挙げて構成と動作を説明する。
図４Ａ及び図４Ｂは、図３に示された遅延パルス生成部３２０Ａの一実施形態を説明するための回路図である。
図示しているように、遅延パルス生成部３２０Ａは、入力信号を遅延する遅延器３２２と、入力信号及び遅延器３２２の出力を用いてパルスを生成する論理ゲート３２４とを備えている。具体的に、位相比較部３１０から出力される位相遅延信号ＰＤ＿ＬＡＴＥを受信し、遅延器３２２により遅延した後、位相遅延信号ＰＤ＿ＬＡＴＥ及び遅延器３２２の出力を否定論理積して遅延パルスＬＡＴＥ＿Ｐを生成する。
一般的に、パルス状の信号を生成するために最も多く用いられるものは、素子がフィードバックループ状で接続されている素子を備えるオシレータである。しかし、本発明の一実施形態に係る遅延パルス生成部３２０Ａは、入力される信号、すなわち、位相遅延信号ＰＤ＿ＬＡＴＥを最大限位相の遅延無く処理しなければならないため、フィードバックループ状のオシレータよりは、図示しているような遅延器３２２及び論理ゲート３２４を用いることが好ましい。
図４Ｂに示すように、遅延器３２２は、１つのインバータを備えており、１つのインバータが有する遅延値が、生成される遅延パルスＬＡＴＥ＿Ｐのパルス幅になる。他の実施形態では、１つのインバータではなく、複数個のインバータを備えることができる。しかし、論理ゲート３２４が否定論理積ゲートで構成された実施形態では、遅延器３２２は、必ず奇数個のインバータを備えなければならない。その結果、遅延パルスＬＡＴＥ＿Ｐは、パルス状を有してはいるが、正確には、一般的なパルスではなく、パルスを反転させた形状を有する。
図５は、図３に示された遅延ラッチ部３４０Ａの一実施形態を説明するための回路図である。
同図に示すように、遅延ラッチ部３４０Ａは、イネーブル信号ＥＮを受信する第１の否定論理積ゲート及び遅延パルスＬＡＴＥ＿Ｐを受信する第２の否定論理積ゲートを備える。ここで、第１の否定論理積ゲート及び第２の否定論理積ゲートの出力端は、互いに異なる論理ゲートの入力端とそれぞれ接続されてラッチを形成する。遅延ラッチ部３４０Ａは、入力された遅延パルスＬＡＴＥ＿Ｐと一定期間対応して入力されるイネーブル信号ＥＮに応じてラッチ値ＳＲ＿Ｌを変更した後、遅延状態保持部３６０Ａに出力する。
図６は、図３に示された遅延状態保持部３６０Ａの一実施形態を説明するための回路図である。
同図に示すように、遅延状態保持部３６０Ａは、１つのフリップフロップを 備えている。具体的に、遅延状態保持部３６０Ａは、遅延ラッチ部３４０Ａの出力ＳＲ＿Ｌを受信し、基準クロックＲＥＦに対応して遅延状態信号ＬＡＴＥを出力している。
図７Ａ及び図７Ｂは、図３に示された駆動部４００の一実施形態を説明するための回路図である。
図７Ａに示すように、駆動部４００は、基準クロックＲＥＦを受信し、デジタルフィルタ部３００が位相の遅延又は先行の判断をする一定期間を決定する分周器３８４、及び当該分周器３８４の出力信号ＲＥＦ＿ＤＩＶに対応してパルス状のイネーブル信号ＥＮを出力する駆動パルス生成器３８６を備える。更に、駆動部４００は、入力される基準クロックＲＥＦをバッファリングするバッファを備えることができる。ここでは、１つのインバータ３８２でバッファを実現した。
分周器３８４は、半導体メモリ装置の動作環境に応じて基準クロックＲＥＦの分周率を調整することができる。例えば、分周器３８４は、基準クロックＲＥＦを４：１、８：１、１６：１などの分周率で分周する。すなわち、分周器３８４は、前記の分周率に応じて基準クロックＲＥＦの４周期、８周期、又は１６周期に対応する周期を有する出力信号ＲＥＦ＿ＤＩＶを生成し、分周器３８４の出力は、駆動パルス生成器３８６に伝達される。
図７Ｂに示すように、駆動パルス生成器３８６は、入力信号を遅延する遅延要素、及び入力信号と遅延要素の出力を用いてパルスを生成する論理ゲートを備える。ここで、駆動パルス生成器３８６は、図４Ａ及び図４Ｂにおいて説明した遅延パルス生成部３２０Ａとは異なる形状で構成されている。駆動パルス生成器３８６内の遅延要素は、直列接続された偶数個のインバータで構成されており、論理ゲートは、排他的否定論理和ゲートである。駆動パルス生成器３８６から生成されるイネーブル信号ＥＮは、遅延パルスＬＡＴＥ＿Ｐと同様に、一般的なパルスではなく、パルスを反転させた形状を有する。
上述したように、本発明の一実施形態に係る半導体メモリ装置では、デジタルフィルタ部３００を制御する駆動部４００を別途に設け、駆動部４００内の分周器３８４を用いて遅延状態信号ＬＡＴＥと先行状態信号ＥＡＲＬＹとが出力される期間を調整している。したがって、従来の技術に係るクロックデータ復旧回路において、遅延状態信号ＬＡＴＥと先行状態信号ＥＡＲＬＹとが出力される期間によってデジタルフィルタ１００に備えられた加算器とフリップフロップの数が決定されるのに比べて、本発明の一実施形態に係る半導体メモリ装置は、半導体メモリ装置の動作環境に応じて設計を効率的かつ簡便に変更することができる。また、本発明は、従来の技術において用いていた加算器を無くし、フリップフロップの数を減少させることにより、高集積半導体メモリ装置及び高集積システム回路に適用可能になった。これは、半導体メモリ装置及びシステム回路の面積を減らすだけでなく、消費電力を減少させることもできる。
図８Ａ〜図８Ｃは、図３に示された半導体メモリ装置の動作を説明しているタイミング図である。図示しているように、本発明に係る半導体メモリ装置は、内部クロックＦＢと基準クロックＲＥＦとの位相を比較し、その比較結果に応じて互いに異なる出力を示している。また、基準クロックＲＥＦの８周期を、遅延状態信号ＬＡＴＥと先行状態信号ＥＡＲＬＹとが出力される期間とした場合を例に説明する。
まず、図８Ａは、一定期間内部クロックＦＢが基準クロックＲＥＦよりも位相が先行していることを示している。基準クロックＲＥＦの８周期の間、内部クロックＦＢの位相は基準クロックＲＥＦの位相よりも常に先行している。位相比較部３１０から出力される位相比較結果ＰＤ＿ＥＡＲＬＹに対応して先行デジタル単位フィルタ３００Ｂ内の先行パルス生成部３２０Ｂが先行パルスＥＡＲＬＹ＿Ｐを生成している。駆動部４００においてイネーブル信号ＥＮは、基準クロックＲＥＦの８周期ごとにアクティブになって先行デジタル単位フィルタ３００Ｂに入力される。その結果、先行デジタル単位フィルタ３００Ｂは、先行状態信号ＥＡＲＬＹをアクティブにして出力する。この過程において、内部クロックＦＢが基準クロックＲＥＦよりも位相が遅延していることはなかったため、 遅延デジタル単位フィルタ３００Ａ内の遅延パルス生成部３２０Ａから出力される遅延パルスＬＡＴＥ＿Ｐはアクティブにならず、遅延デジタル単位フィルタ３００Ａは、遅延状態信号ＬＡＴＥをアクティブにしない。
図８Ｂは、一定期間内部クロックＦＢが基準クロックＲＥＦよりも位相が遅延していることを示している。これは、前述した図８Ａの場合と相反する。基準クロックＲＥＦの８周期の間、内部クロックＦＢの位相は基準クロックＲＥＦの位相よりも常に遅延している。位相比較部３１０から出力される位相比較結果ＰＤ＿ＬＡＴＥに対応して遅延デジタル単位フィルタ３００Ａ内の遅延パルス生成部３２０Ａが遅延パルスＬＡＴＥ＿Ｐを生成する。結果的に、遅延デジタル単位フィルタ３００Ａは、遅延状態信号ＬＡＴＥをアクティブにして出力し、先行デジタル単位フィルタ３００Ｂは、先行状態信号ＥＡＲＬＹをアクティブにしない。
図８Ｃは、一定期間内部クロックＦＢが基準クロックＲＥＦよりも、位相が互いに先行することと遅延することが繰り返されていることを示している。このときは、位相比較部３１０から位相遅延信号ＰＤ＿ＬＡＴＥと位相先行信号ＰＤ＿ＥＡＲＬＹとが共に出力され、これに対応してデジタルフィルタ部３００内の遅延デジタル単位フィルタ３００Ａ及び先行デジタル単位フィルタ３００Ｂがそれぞれ遅延状態信号ＬＡＴＥと先行状態信号ＥＡＲＬＹとをアクティブにして出力する。
前述したように、デジタルフィルタ部３００から出力された遅延状態信号ＬＡＴＥがアクティブになると、半導体メモリ装置は、クロックデータ復旧動作を遅延させ、先行状態信号ＥＡＲＬＹがアクティブになると、クロックデータ復旧動作を先行させる。図８Ａ〜図８Ｃに示された参照符号Ｅ、Ｌは、それぞれの場合を示す。また、図８Ｃの参照符号Ｈが示しているように、遅延状態信号ＬＡＴＥ及び先行状態信号ＥＡＲＬＹが共にアクティブになると、クロックデータ復旧動作を現在の状態で固定する。
上述した本発明に係るデジタルフィルタ部３００及び駆動部４００は、クロックやデータを復旧することのみに用いられるのではなく、他の電子装置でも使用は可能である。すなわち、デジタルフィルタ部及び駆動部で構成されたデジタルフィルタは、位相比較結果を受信する代わりに、他の入力信号をフィルタリングすることもできる。
本発明は、クロックデータ復旧回路を改善するためのものであって、クロックデータ復旧回路内の位相比較結果を出力するフィルタの内部構成要素を低減できるよう設計して、高集積半導体メモリ装置、電子装置、及びシステムで求められる小さな面積のクロックデータ復旧回路を提供でき、これにより、半導体メモリ装置、電子装置、及びシステムの高集積化を実現できるという長所がある。
また、駆動部の設計変更のみで位相比較結果をフィルタリングするフィルタの動作を制御して、高集積半導体メモリ装置、電子装置、及びシステムの運営環境変化に応じて設計の変更が容易なクロックデータ復旧回路を提供できるという長所がある。
更に、本発明に係るクロックデータ復旧回路を備える半導体メモリ装置、電子装置、及びシステムは、内部構成要素を低減することができ、高集積化はもちろん、全体の動作時に消費される電力を低減するという効果がありうる。
本発明は、上記の実施形態及び添付された図面によって限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な置換、変形、及び変更が可能であるということが、本発明の属する技術分野における通常の知識を有した者において明白であろう。
従来の技術に係るクロックデータ復旧回路を説明するためのブロック図である。 図１に示された位相比較部を説明するための回路図である。 図１に示された遅延加算部を説明するためのブロック図である。 図１に示された第１の状態保持部の内部構成を説明するための回路図である。 本発明の一実施形態に係る半導体メモリ装置を説明するためのブロック図である。 図３に示された遅延パルス生成部の一実施形態を説明するための回路図である。 図３に示された遅延パルス生成部の一実施形態を説明するための回路図である。 図３に示された遅延ラッチ部の一実施形態を説明するための回路図である。 図３に示された遅延状態保持部の一実施形態を説明するための回路図である。 図３に示された駆動部の一実施形態を説明するための回路図である。 図３に示された駆動部の一実施形態を説明するための回路図である。 図３に示された半導体メモリ装置の動作を説明しているタイミング図である。 図３に示された半導体メモリ装置の動作を説明しているタイミング図である。 図３に示された半導体メモリ装置の動作を説明しているタイミング図である。
符号の説明
３００ デジタルフィルタ部
３００Ａ 遅延デジタル単位フィルタ
３００Ｂ 先行デジタル単位フィルタ
３１０ 位相比較部
３２０Ａ 遅延パルス生成部
３２０Ｂ 先行パルス生成部
３４０Ａ 遅延ラッチ部
３４０Ｂ 先行ラッチ部
３６０Ａ 遅延状態保持部
３６０Ｂ 先行状態保持部
４００ 駆動部
ＲＥＦ 基準クロック
ＦＢ 内部クロック
ＰＤ＿ＥＡＲＬＹ 位相先行信号
ＰＤ＿ＬＡＴＥ 位相遅延信号
ＥＡＲＬＹ 先行状態信号
ＬＡＴＥ 遅延状態信号
ＥＮ イネーブル信号
ＬＡＴＥ＿Ｐ 遅延パルス
ＥＡＲＬＹ＿Ｐ 先行パルス

Claims (25)

  1. データを格納することができる格納部と、
    基準クロックと内部クロックとの位相を比較して位相比較結果を出力する位相比較部と、
    一定期間入力される前記位相比較結果をフィルタリングして制御信号を出力するデジタルフィルタ部と、前記一定期間を調整して前記デジタルフィルタ部を制御する駆動部と、前記制御信号に対応して外部から入力されたコマンドに対応するデータ及び信号を前記格納部に伝達するインターフェース部とを備えることを特徴とする半導体メモリ装置。
  2. 前記デジタルフィルタ部が、前記一定期間に、前記基準クロックが前記内部クロックより遅延していることを感知すると遅延状態信号を出力し、前記基準クロックが前記内部クロックより先行していることを感知すると先行状態信号を出力することを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記デジタルフィルタ部が、
    前記駆動部から出力されるイネーブル信号に対応して遅延状態信号を出力する遅延デジタル単位フィルタと、
    前記駆動部から出力される前記イネーブル信号に対応して先行状態信号を出力する先行デジタル単位フィルタと
    を備えることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記遅延デジタル単位フィルタが、
    前記位相比較結果を受信して遅延パルスを生成する遅延パルス生成部と、
    前記イネーブル信号に対応して前記遅延パルスをラッチする遅延ラッチ部と、
    該遅延ラッチ部の出力値を前記基準クロックに対応して遅延状態信号として出力する遅延状態保持部と
    を備えることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記先行デジタル単位フィルタが、
    前記位相比較結果を受信して先行パルスを生成する先行パルス生成部と、
    前記イネーブル信号に対応して前記先行パルスをラッチする先行ラッチ部と、
    該先行ラッチ部の出力値を前記基準クロックに対応して先行状態信号として出力する先行状態保持部と
    を備えることを特徴とする請求項３に記載の半導体メモリ装置。
  6. 前記駆動部が、
    前記基準クロックを受信して分周し、前記一定期間を決定する分周器と、
    該分周器の出力に対応してパルス状のイネーブル信号を出力する駆動パルス生成器と
    を備えることを特徴とする請求項１に記載の半導体メモリ装置。
  7. 前記分周器が、前記半導体メモリ装置の動作環境に応じて４：１、８：１、１６：１のうち１つの分周率で前記基準クロックを分周することを特徴とする請求項６に記載の半導体メモリ装置。
  8. 一定期間入力される位相比較結果をフィルタリングして制御信号を出力するデジタルフィルタ部と、
    前記一定期間を調整して前記デジタルフィルタ部を制御する駆動部と、
    前記制御信号に対応してデータ及びクロックの入出力を認識する入出力回路と
    を備えることを特徴とするクロックデータ復旧回路。
  9. 基準クロックと内部クロックとの位相を比較して前記位相比較結果を出力する位相比較部を更に備えることを特徴とする請求項８に記載のクロックデータ復旧回路。
  10. 前記デジタルフィルタ部が、前記一定期間に、前記基準クロックが前記内部クロックより遅延していることを感知すると遅延状態信号を出力し、前記基準クロックが前記内部クロックより先行していることを感知すると先行状態信号を出力することを特徴とする請求項９に記載のクロックデータ復旧回路。
  11. 前記入出力回路が、前記遅延状態信号がアクティブになるとクロックデータ復旧動作を遅延させ、前記先行状態信号がアクティブになるとクロックデータ復旧動作を先行させ、前記遅延状態信号及び前記先行状態信号が共にアクティブになるとクロックデータ復旧動作を現在の状態で固定することを特徴とする請求項１０に記載のクロックデータ復旧回路。
  12. 前記デジタルフィルタ部が、
    前記駆動部から出力されるイネーブル信号に対応して遅延状態信号を出力する遅延デジタル単位フィルタと、
    前記駆動部から出力される前記イネーブル信号に対応して先行状態信号を出力する先行デジタル単位フィルタと
    を備えることを特徴とする請求項１０に記載のクロックデータ復旧回路。
  13. 前記遅延デジタル単位フィルタが、
    前記位相比較結果を受信して遅延パルスを生成する遅延パルス生成部と、
    前記イネーブル信号に対応して前記遅延パルスをラッチする遅延ラッチ部と、
    該遅延ラッチ部の出力値を前記基準クロックに対応して遅延状態信号として出力する遅延状態保持部と
    を備えることを特徴とする請求項１２に記載のクロックデータ復旧回路。
  14. 前記先行デジタル単位フィルタが、
    前記位相比較結果を受信して先行パルスを生成する先行パルス生成部と、
    前記イネーブル信号に対応して前記先行パルスをラッチする先行ラッチ部と、
    該先行ラッチ部の出力値を前記基準クロックに対応して先行状態信号として出力する先行状態保持部と
    を備えることを特徴とする請求項１２に記載のクロックデータ復旧回路。
  15. 前記駆動部が、
    前記基準クロックを分周して前記一定期間を決定する分周器と、
    該分周器の出力に対応してパルス状のイネーブル信号を出力する駆動パルス生成器と
    を備えることを特徴とする請求項９に記載のクロックデータ復旧回路。
  16. 前記分周器が、前記半導体メモリ装置の動作環境に応じて４：１、８：１、１６：１のうち１つの分周率で前記基準クロックを分周することを特徴とする請求項１５に記載のクロックデータ復旧回路。
  17. 備えられたラッチを用いて一定期間入力信号をフィルタリングして制御信号を出力するデジタルフィルタ部と、
    前記一定期間を決定して前記デジタルフィルタ部内の前記ラッチを制御するためにクロックを受信し、パルス状を有するイネーブル信号を出力する駆動部と
    を備えることを特徴とするデジタルフィルタ。
  18. 前記駆動部が、
    前記クロックを受信して分周し、前記一定期間を決定する分周器と、
    該分周器の出力に対応してパルス状のイネーブル信号を出力する駆動パルス生成器と
    を備えることを特徴とする請求項１７に記載のデジタルフィルタ。
  19. 前記デジタルフィルタ部が、
    前記入力信号に対応するパルスを生成するパルス生成部と、
    前記ラッチの出力値を基準クロックに対応して制御信号として出力する状態保持部と
    を更に備え、
    前記ラッチが、前記パルスを感知して臨時格納することを特徴とする請求項１７に記載のデジタルフィルタ。
  20. 一定期間入力される位相比較結果をフィルタリングしてクロックデータ復旧動作を制御する制御信号を出力するステップと、
    基準クロックの分周によって前記一定期間を調整し、前記制御信号の出力を制御するイネーブル信号を出力するステップと、
    前記制御信号に対応して入力されるデータ及びクロックの入出力を認識するステップと
    を含むことを特徴とするクロックデータ復旧回路の動作方法。
  21. 前記基準クロックと内部クロックとの位相を比較して前記位相比較結果を出力するステップを更に含むことを特徴とする請求項２０に記載のクロックデータ復旧回路の動作方法。
  22. 前記位相比較結果をフィルタリングして制御信号を出力するステップが、
    前記位相比較結果に応じてパルス信号を生成するステップと、
    前記イネーブル信号に対応して前記パルス信号をラッチするステップと、
    該ラッチされたパルス信号を前記基準クロックに対応して前記制御信号として出力するステップと
    を含むことを特徴とする請求項２１に記載のクロックデータ復旧回路の動作方法。
  23. 前記制御信号に応じてクロックデータ復旧動作を遅延させたり、先行させ、又は現在の状態で固定することを特徴とする請求項２２に記載のクロックデータ復旧回路の動作方法。
  24. データを格納するステップと、
    基準クロックと内部クロックとの位相を比較して位相比較結果を出力するステップと、
    一定期間入力される位相比較結果をフィルタリングして制御信号を出力するステップと、
    基準クロックの分周によって前記一定期間を調整し、前記制御信号の出力を制御するイネーブル信号を出力するステップと、
    前記制御信号に対応して外部から入力されたコマンドに対応するデータ及び信号を伝達するステップと
    を備えることを特徴とする半導体メモリ装置の動作方法。
  25. 前記制御信号を出力するステップが、
    前記位相比較結果を受信してパルス信号を生成するステップと、
    前記イネーブル信号に対応して前記パルス信号をラッチするステップと、
    該ラッチされたパルス信号を前記基準クロックに対応して前記制御信号として出力するステップと
    を含むことを特徴とする請求項２４に記載の半導体メモリ装置の動作方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017119488A1 (ja) * 2016-01-08 2017-07-13 ザインエレクトロニクス株式会社 シリアライザ装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890388B1 (ko) * 2007-11-02 2009-03-26 주식회사 하이닉스반도체 클록 데이터 복구 방법, 클록 데이터 복구 회로를 구비한 반도체 메모리 장치 및 그를 구비하는 시스템
EP2748919B1 (en) * 2011-12-09 2019-12-04 Telefonaktiebolaget LM Ericsson (publ) Dc-dc converter with multiple outputs
CN103684447B (zh) * 2014-01-07 2017-01-04 英特格灵芯片(天津)有限公司 时钟数据恢复电路及数据锁定的判断方法
KR20160141891A (ko) * 2015-06-01 2016-12-12 에스케이하이닉스 주식회사 집적 회로 및 클럭 데이터 복원 회로
US10620659B2 (en) 2017-04-05 2020-04-14 International Business Machines Corporation Clock network analysis using harmonic balance

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03258048A (ja) * 1990-03-08 1991-11-18 Fujitsu Ltd フレーム同期依存型ビット同期抽出回路
JP2000076852A (ja) * 1998-08-25 2000-03-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2002353808A (ja) * 2001-05-24 2002-12-06 Nec Corp クロック制御回路
JP2005257376A (ja) * 2004-03-10 2005-09-22 Toshiba Corp 半導体集積回路およびその検査方法
JP2006101268A (ja) * 2004-09-30 2006-04-13 Nippon Telegr & Teleph Corp <Ntt> クロック・データリカバリ回路
JP2007266871A (ja) * 2006-03-28 2007-10-11 Ricoh Co Ltd クロックデータリカバリ制御回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5097489A (en) * 1989-05-19 1992-03-17 Tucci Patrick A Method for incorporating window strobe in a data synchronizer
US5134637A (en) * 1991-03-22 1992-07-28 Motorola, Inc. Clock recovery enhancement circuit
JP2735034B2 (ja) * 1995-06-14 1998-04-02 日本電気株式会社 クロック信号分配回路
US6094082A (en) * 1998-05-18 2000-07-25 National Semiconductor Corporation DLL calibrated switched current delay interpolator
US6901126B1 (en) * 2000-06-30 2005-05-31 Texas Instruments Incorporated Time division multiplex data recovery system using close loop phase and delay locked loop
US6937685B2 (en) * 2000-11-13 2005-08-30 Primarion, Inc. Apparatus and method for counting high-speed early/late pulses from a high speed phase detector using a pulse accumulator
KR100422572B1 (ko) * 2001-06-30 2004-03-12 주식회사 하이닉스반도체 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
US7257183B2 (en) 2001-07-10 2007-08-14 Rambus Inc. Digital clock recovery circuit
EP1417762A2 (en) 2001-07-27 2004-05-12 International Business Machines Corporation Clock data recovering system with external early/late input
JP3660638B2 (ja) * 2002-03-27 2005-06-15 株式会社東芝 クロック抽出回路
US7051227B2 (en) * 2002-09-30 2006-05-23 Intel Corporation Method and apparatus for reducing clock frequency during low workload periods
US7688925B2 (en) 2005-08-01 2010-03-30 Ati Technologies, Inc. Bit-deskewing IO method and system
JP4756954B2 (ja) * 2005-08-29 2011-08-24 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
US7696829B2 (en) * 2006-09-21 2010-04-13 Infineon Technologies Ag Frequency synthesizer and method
KR100857429B1 (ko) * 2006-12-18 2008-09-09 주식회사 하이닉스반도체 반도체 메모리 장치의 지연 고정 루프 회로
US7633322B1 (en) * 2007-04-06 2009-12-15 Altera Corporation Digital loop circuit for programmable logic device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03258048A (ja) * 1990-03-08 1991-11-18 Fujitsu Ltd フレーム同期依存型ビット同期抽出回路
JP2000076852A (ja) * 1998-08-25 2000-03-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2002353808A (ja) * 2001-05-24 2002-12-06 Nec Corp クロック制御回路
JP2005257376A (ja) * 2004-03-10 2005-09-22 Toshiba Corp 半導体集積回路およびその検査方法
JP2006101268A (ja) * 2004-09-30 2006-04-13 Nippon Telegr & Teleph Corp <Ntt> クロック・データリカバリ回路
JP2007266871A (ja) * 2006-03-28 2007-10-11 Ricoh Co Ltd クロックデータリカバリ制御回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017119488A1 (ja) * 2016-01-08 2017-07-13 ザインエレクトロニクス株式会社 シリアライザ装置
US10333507B2 (en) 2016-01-08 2019-06-25 Thine Electronics, Inc. Serializer device

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