TW200922139A - Clock data recovery circuit and method for operating the same - Google Patents

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200922139 九、發明說明： 【發明所屬之技術領域】 本發月係關於一種高速半導體記憶體裝置，且更特定言 ◎本發明係關於一種可回復半導體記憶體裝置内於高速 仏號及貝料處理期間發生之失真之時脈資料回復（cdr)電 • 路及其操作方法。 • 【先前技術】 ( 每在具有多種半導體裝置之系統中，半導體記憶體裝置充 資料儲存裝置。半導體記憶體裝置輸出對應於一自資料 处里器(例如’中央處理單元(CPU))接收之位址之資料， 或將自資料處理器接收之資料儲存在-連同該資料輸入之 位址所選擇之單位記憶胞中。 隨著系統之操作速度增加且半導體整合技術發展，資料 處理15需要半導體記憶體裝置以更高速度輸入/輸出資 料。為使半導體記憶體裝置更快且更穩定地操作’多種内 t.,冑電路必須能夠以高速操作並以高速在電路之間傳送信號 、：為將半導體記憶體裝置應用於高速系統，用於信號或資 料傳达之介面速度亦已增加。在半導體記憶體裝置中使用 時脈資料回復（CDR)方法以便防止介面操作期間由雜H 干擾產生之信號或資料失真所導致的故障或不穩定操作。 為在高速傳送信號或資财獲得可#性，半導體記 ^使用CDR電路。CDR技術本f上用於高效能系統:回 设傳輸後ϋ雜減干擾造成失真或改變的f料及時脈。 I28051.doc 200922139 資料及時脈之傳輪 右干原因而在半導體記憶體裝置 内的資料及時脈傳輸路 置 仏上延遲。此延遲妨礙接收資料及 時脈以及進行相庫描彳七& 應知作的過程，從而導致半導體記憶體穿 置的故障。為防止本道、 體裝置之⑽電路*外 /、卜α卩參考時脈同步執行其内部操作β 因此’ S參考時脈之相位與内部操作中所使用之内部時脈 ' *致時’半導體記憶體裝置之内部電路必須根據 相位差之伯測結果受控。例如，改變内部時脈之相位，或 内部電路在考慮内部時脈之當前狀態的情況下執行其 操作。 CDR電路包括：__相位比較器，其用於㈣參考時脈與 内β日^脈之間的相位差；及_滤波器，其用於對所谓測相 位差進行濾波以輸出偵測結果。 圖1為習知CDR電路的方塊圖。 參看圖1，CDR電路包括一相位比較器11〇及一數位濾波 器1〇〇。該數位濾波器1〇〇包括一滯後數位濾波器1〇〇A及一 超前數位濾波器100B。 該相位比較器11 〇比較外部參考時脈REF之相位與用於 控制内部操作之反饋時脈FB之相位。當該反饋時脈FB之 相位超前於該參考時脈REF之相位時，相位比較器U0輸出 一相位超前信號PD_EARLY，而當該反饋時脈FB之相位滞 後於該參考時脈REF之相位時，輸出一相位滯後信號 PD—LATE。 更具體而言，滯後數位濾波器100A在預定週期内接收相 128051.doc 200922139 位滞後信號PD_LATE，且當反饋時脈FB之相位繼續滯後 於參考時脈REF之相位達一預定時間時輸出一滯後狀態信 號LATE。超前數位濾波器100B在預定週期内接收相位超 前信號PD_EARLY，且當反饋時脈FB之相位繼續超前於參 考時脈REF之相位達一預定時間時輸出一超前信號 EARLY。 滯後數位濾波器100A包括一滯後加法器120A、一第一 狀態保持單元140A，及一滯後確定單元160A。超前數位 濾波器100B包括一超前加法器120B、一第二狀態保持單 元140B，及一超前確定單元160B。由於滯後數位濾波器 100A之内部結構類似於超前數位濾波器ιοοΒ之内部結 構’因此以下描述將集中在滯後數位濾波器10〇A上。 滯後加法器120A在預定週期内接收之相位滯後信號 PD一LATE相加。在此實施例中’滯後加法器丨2〇a由一 3位 元加法器實施，該3位元加法器將在參考時脈ref之8個週 期内接收之相位滯後信號PD一LATE相加。第一狀態保持單 元140A接收一對應於滯後加法器120A之相加結果的滯後 和信號SUM_LATE<0:2> ’並回應於參考時脈REF而將一滯 後資訊信號LATE_COM<0:2>反饋至滞後加法器i2〇A。當 在參考時脈REF之8個週期内接收的相位滯後信號 PD_LATE的相加完成時’滯後確定單元16〇a根據滯後資 訊信號LATE—COM<0:2>輸出滯後狀態信號late。 圖2A為圖1之相位比較器110的電路圖。 參看圖2A’相位比較器110可由一正反器實施。該正反 128051.doc 200922139 器根據反饋時脈FB之相位及參考時脈REF之相位輸出相位 滯後信號PD_LATE或相位超前信號pd—E ARLY。 圖2B為圖1之滯後加法器120A的方塊圖。 參看圖2B，滞後加法器120A包括三個1位元加法器 122、124及126。滯後加法器120A將連續八次接收之相位 滞後信號PD—LATE相加，以輸出滯後和信號 SUM_LATE<0:2>。自加法器122及124輸出之參考符號CA1 及CA2表示一進位。由於熟習此項技術者已知用於累加3 位元信號及1位元信號（亦即，滯後資訊信號 LATE_COM<0:2>A相位滞後信號PD_LATE)之滯後加法器 120A，故將省略其詳細描述。 圖2C為圖1之第一狀態保持單元140A的電路圖。 參看圖2C，第一狀態保持單元140A包括三個正反器 142、144及146。該等正反器142、144及146接收滯後和传 號SUM_LATE<0:2>之各別位元以回應於參考時脈REF而輸 出各別滯後資訊信號LATE_COM<0:2>。 雖然未詳細展示，但超前數位濾波器100B包括—超前加 法器120B、一第二狀態保持單元140B，及一超前確定單 元160B。超前加法器120B由一 3位元加法器實施，該3位 元加法器將在參考時脈REF之8個週期内接收的相位超# 信號PD_EARLY相加。第二狀態保持單元140B接收一對鹿 於超前加法器120B之相加結果的超前和作| SUM_EARLY<0:2>，並回應於參考時脈REF而將—超前資 訊信號EARLY_COM<0:2>反饋至超前加法器120B。當在 128051.doc 200922139 參考時脈REF之8個週期内接收的相位超前信號PD_EARLY 的相加完成時，超前確定單元160B根據超前資訊信號 EARLY_COM<0:2>輸出超前狀態信號EARLY。 當相位滯後信號PD—LATE或相位超前信號PD_EARLY在 參考時脈REF之8個週期内連續出現超過一預定頻率時， 滯後確定單元160A及超前確定單元160B確定各別信號有 效，並輸出滯後狀態信號LATE或超前狀態信號EARLY。 該滯後狀態信號LATE及超前狀態信號EARLY用於控制 CDR操作。舉例而言，當該滯後狀態信號LATE及該超前 狀態信號EARLY中之一者啟動時，CDR電路根據該啟動信 號操作。當該滞後狀態信號LATE及該超前狀態信號 EARLY中之兩者皆啟動時，CDR電路保持當前狀態而不作 進一步調整。 雖然已在上述實施例中描述數位濾波器100關於參考時 脈REF之八個週期輸出滯後狀態信號LATE及超前狀態信號 EARLY，但本發明不限於此。例如，若數位濾波器100基 於16個週期操作，則數位濾波器100可由分別在滯後加法 器120A及超前加法器120B以及第一狀態保持單元140A及 第二狀態保持單元140A中之更大數目的加法器及正反器來 實施。 在CDR電路中，用於對自相位比較器110輸出之比較結 果進行濾波以便輸出滞後狀態信號LATE及超前狀態信號 EARLY之數位濾波器100是由如上所述之複數個加法器及 複數個正反器實施。此種實施需要大量電晶體，從而導致 128051.doc -10- 200922139 CDR電路之尺寸上的増加。亦即，數位濾波器1〇〇將在半 導體記憶體裝置中佔據大量面積。 隨著半導體記憶體裝置之整合密度增加，已進行諸多努 力來按比例縮減控制及執行資料輸入及輸出之周邊區域以 及包括儲存資料之複數個記憶胞的核心區域。然而，由於 習知數位濾波器佔據非常大的面積，故在於高度整合之半 導體§己憶體裝置中採用習知數位濾波器方面存在限制。此 外，即使採用了習知數位濾波器，其亦將對高度整合之半 導體記憶體裝置之設計方面造成顯著負擔。 〇 【發明内容】 本發明之實施例係針對提供—種CDR電路該電路 在高度整合之半導體裝置、電子裝置及系統中佔據較小面 積且易於進行設計修改。 、，根據本發明之—態樣，提供_種半導體記憶體裝置，該 半導體記憶體裝置包括：―儲存裝置，其經組態以儲存°資 料；-相位比較器，其經組態以比較一參考時脈之一相位 與一内部時脈之一相位，以輸出相位比較結果信號；一數 位壚波器，其經組態以對預定週期期間接收之該等相位比 較結果信號進行遽波以輸出控制信號；一驢動器，苴独 態以藉由職料預定週期來㈣該數 經組態以回應於該等控制信號而將對應：二二 7之貝料及信號傳送至該儲存裝置。 :據本發明之另一態樣’提供一種時脈資 料脈資料回復電路包括：一數位滤波器，其經㈣以對 128051.doc 200922139 預定週期期間接收之相位 制信號，·一驅動器，其經；^號進们慮波且輸出控 控制該數位遽波器；及—輸:检错屮由調整該等預定週期來 務I；入/輸出電路，其經组態以问 :::::信號而辨識資料及時脈之-輸入及:輸出 位錢電樣，提供—種數位慮波電路，該數 位愿波電路包括：一數 鎖在Ml 位濾心，其經組態以藉由使用一 鎖存器對預定週期期間之輸入 號；及一驅動考^ 4進仃濾波且輸出控制信 用“ 組態以確定該等預定週期且接收- 用於控制該數位濾波器之該 α 式輸出-啟用信號。.時脈以便以-脈衝形 根據本發明之第四鲅 回復電路之方法，種用於操作-時脈資料 位比較結果信號定週期期間輸人之相 操作之控制信號；經由除Λ考;;控Γ時脈資料回復 二二輸出-用於控制該等控制信號之一輸出的 等控制信號而辨識資料及時脈之一輸入及 根據本發明之第五態樣，提供_種用於操作— 隐體裝置之方法， _d 脈之-相位鱼-$法已括.儲存資料；比較-參考時 於.藉由斜 部時脈之一相位以輸出相位比較結果信 ===週期期間輸入之該等相位比較結果信號進 定週期且i 號·’經由除該參考時脈來控制該等預 信號’.及Γ—用於控制該等控制信號之一輸出的啟用 H亥等控制信號而傳送對應於一外部命令之 128051.doc • 12- 200922139 資料及信號。 為滿足高度整合之半導體記憶體裝置、電子裝置及系統 之較小面積要求’取、;肖了用於對相位比較結果進行濾、波之 數位濾波器中的複數個加法器，並減少了正反器的數目。 此外，數位濾、波器中加法器及正反器之數目並不根據對相 位比較結果進行濾波期間之預定週期發生變化，而是由一 經額外提供之控制數位濾波器的驅動器確定該等預定週 期。 【實施方式】 在下文中，將參看隨附圖式詳細描述一種根據本發明之 時脈資料回復電路以及其操作方法。 圖3為根據本發明之實施例之半導體記憶體裝置的方塊 圖。 參看圖3，§亥半導體記憶體裝置包括一相位比較器31〇、 一數位渡波器3 0 0及一驅動器4 〇 〇。 該相位比較器310比較參考時脈REF之相位與内部時脈 FB之相位’以輸出相位比較結果信號至該數位濾波器 3〇〇。該數位遽波器3〇〇將在預定週期内接收之相位比較結 果信號進行濾波並輸出控制信號。該驅動器4〇〇回應於參 考時脈REF而確定預定週期並控制該數位濾波器3〇〇。 該相位比較器310執行與相位比較器uo相同的功能。該 相位比較器3 10比較外部參考時脈REF與用於控制内部操 作之内部時脈FB。當該内部時脈fb之相位滯後於該參考 時脈REF之相位時，該相位比較器31〇輸出一相位滯後信 128051.doc 13- 200922139 號pd_late，而當該内部時脈FB之相位超前於該參考時 脈REF之相位時，該相位比較器3 1〇輸出一相位超前信號 PD EARLY。 该數位濾波器300包括一滯後數位單元濾波器3〇〇a及一 超前數位單元濾波器300B。該數位濾波器3〇〇不同於圖1之 習知數位濾波器1〇〇之處在於：該數位濾波器3〇〇是由該驅 動器400予以控制。 更具體而言，滯後數位單元濾波器3〇〇八接收相位滞後信 號PD_LATE，且當内部時脈FB之相位繼續滞後於參考時 脈REF之相位達預定週期時輸出一滞後狀態信號LATE。超 則數位單元濾波器300B接收相位超前信號PD—EARLy，且 當内部時脈FB之相位繼續超前於參考時脈REF之相位達預 定週期時輸出一超前信號EARLY。 驅動器400以一預設除頻比來除參考時脈REF，使得滯 後數位單元濾波器300A及超前數位單元濾波器3〇〇b可每 隔預定間隔輸出滯後狀態信號LATE及超前狀態信號 EARLY。此後，驅動器4〇〇使用除頻時脈來以脈衝形式產 生一啟用信號EN至數位濾波器3〇〇。 當啟動自數位濾波器300輸出之滯後狀態信號LATE時， 半V體s己憶體裝置延遲CDR操作，而當啟動超前狀態信號 EARLY時，半導體記憶體裝置使⑶尺操作提前。此外，當 啟動滯後狀態信號LATE及超前狀態信號EARLY兩者時， 半導體記憶體裝置將CDR操作保持為當前狀態。 雖然未圖示，但半導體記憶體裝置包括複數個資料儲存 128051.doc 14- 200922139 裝置，例如，複數個記憶組。此外，半導體記憶體裝置包 括介面電路，該介面電路用於根據滯後狀態信號LATE及 超剛狀態信號EARLY將對應於外部命令之資料或信號傳送 至儲存裝置。當將根據本發明之實施例之CDR電路應用於 南速網路裝置時’亦可將滞後狀態信號LATE及超前狀態 信號EARLY供應至資料/信號輸入/輸入電路。 根據本發明之實施例’由於驅動器400確定比較内部時 脈FB之相位與參考時脈REF之相位的預定週期，故即使預 疋週期發生變化，數位濾波器3〇〇之内部結構及電路面積 亦不會改變。因此’加法器及正反器之數目不會增加且半 ^體s己憶體裝置可以較小電路面積實施，此為高度整合之 半導體記憶體裝置及系統所需。 如上所述，數位濾波器300包括經組態以回應於自驅動 器400輸出之啟用信號EN而輸出滯後狀態信號LATE的滯後 數位單兀濾波器300A，及經組態以回應於自驅動器4〇〇輸 出之啟用信號εν而輸出超前狀態信號EARLY的超前數位 單元濾波器300B。 更具體而言，滯後數位單元濾波器3〇〇A包括一滯後脈衝 產生單το 320A、一滯後鎖存單元34〇A，及一滯後狀態保 持單元360A。該滯後脈衝產生單元32〇A接收相位比較器 310之輸出信號以輸出一滯後脈衝[八_1£-1>。該滯後鎖存單 元340A回應於啟用信號EN而鎖存滯後脈衝[八丁11>。該滯 後狀怨保持單兀360A回應於參考時脈REF而輸出滯後鎖存 單7L 340A之輸出值作為滞後狀態信號LATE。超前數位單 128051.doc -15· 200922139 元濾波器300B包括一超前脈衝產生單元320B、一超前鎖 存單元340B，及一超前狀態保持單元360B。該超前脈衝 產生單元320B接收相位比較器310之輸出信號以輸出一超 前脈衝EARLY_P。該超前鎖存單元340B回應於啟用信號 EN而鎖存超前脈衝EARLY_P。該超前狀態保持單元360B 回應於參考時脈REF而輸出超前鎖存單元340B之輸出值作 為超前狀態信號EARLY。 由於滞後數位單元濾波器300A之内部結構及操作類似於 超前數位單元濾波器300B之内部結構及操作，故以下描述 將集中在滯後數位單元濾波器300A上。 圖4A及圖4B為圖3之滯後脈衝產生單元320A的電路圖。 參看圖4A，該滯後脈衝產生單元320A包括：一延遲器 3 22，其經組態以延遲一輸入信號；及一邏輯閘324，其經 組態以接收該延遲器322之輸入信號及輸出信號，以產生 滞後脈衝LATE_P。更具體而言，該延遲器322延遲自相位 比較器3 1 0輸出之相位滯後信號PD_LATE，且邏輯閘324對 該相位滯後信號PD_LATE及該延遲器322之輸出信號進行 「反及」（NAND)操作，以產生滯後脈衝LATE—P。 廣泛地使用一具有以反饋迴路連接之複數個元件的振盪 器來產生脈衝成型信號。由於滯後脈衝產生單元320A必須 無相位延遲地處理相位滯後信號PD_L ATE，故較佳使用延 遲器322及邏輯閘324，而不是反饋迴路型振盪器。 參看圖4B，延遲器322包括一個反相器。該反相器之一 延遲值成為滯後脈衝LATE_P之脈衝寬度。在另一實施例 128051.doc • 16- 200922139 中，延遲器322可包括複數個反相器。然而，當以NAND閘 實施邏輯閘324時，該等反相器之數目必須為奇數。因 此，儘管滯後脈衝LATE_PS反相脈衝形式，但其是以脈 衝成型信號形式產生。 圖5為圖3之滯後鎖存單元340A的電路圖。 參看圖5，滯後鎖存單元340A包括：一第一 NAND閘， 其經組態以接收啟用信號EN ;及一第二NAND閘，其經組 態以接收滯後脈衝LATE_P。該第一 NAND閘之一輸出端子 連接至該第二NAND閘之一輸入端子，而該第二NAND閘 之一輸出端子連接至該第一 NAND閘之一輸入端子。因 此，該第一 NAND閘與該第二NAND閘建構一鎖存器。該 滯後鎖存單元340A根據對應於預定週期之啟用信號EN及 滯後脈衝LATE_P改變鎖存值SR_L，並將其輸出至滯後狀 態保持單元360A。 圖6為圖3之滯後狀態保持單元360A的電路圖。 參看圖6，滯後狀態保持單元360A包括一個正反器。更 具體而言，該滯後狀態保持單元360A回應於參考時脈REF 而輸出滯後鎖存單元340A之輸出信號SR_L。 圖7A及圖7B為圖3之驅動器400的電路圖。 參看圖7A，該驅動器400包括：一除頻單元384，其經組 態以接收該參考時脈REF來確定該數位濾波器300確定相 位滯後或超前之預定週期；及一驅動脈衝產生單元386， 其經組態以回應於除頻單元384之輸出信號REF_DIV而以 脈衝形式輸出啟用信號EN。該驅動器400可進一步包括一 128051.doc •17- 200922139 緩衝器，其經組態以緩衝該參 由 5時脈REF。在此實施例 中，該緩衝器是由一個反相器實施。 除頻單元384可根攄本此 導δ己憶體裝置之操作環境調整 乡考時脈娜之除頻比。舉例而言，該除頻單元3則 ••卜^或⑷！之除頻比來除參考時脈膽。換言之，該除 頻早兀384根據4:1、8:1或16:1之除頻比產生 參考時脈REF之四個週期、八個+丄 兩^應於 八個週期或十六個週期之週期 的信號REF_DIV。將該信號卿―mv傳送至驅動脈衝產生 單元386。 參看圖7B，該驅動脈衝產生單元386包括：一延遲元 件’其經組態以延遲一輸入信號；及一邏輯閘，其經組態 以藉由使用該延遲元件之輸入信號及輸出信號產生一脈 衝。該驅動脈衝產生單元386具有一不同於祕及圖犯中 所說明之滯後脈衝產生單元32〇A之結構的結構。驅動脈衝 產生單元386之延遲元件是由偶數個串聯連接之反相器實 施。邏輯閘是由-互斥「反或」（ΧΝ⑽）開實施。自驅動 脈衝產生單元386輸出之啟用信號EN具有一反相脈衝形 式。 如上所述，獨立提供驅動器4〇〇以控制數位濾波器3〇〇， 且使用驅動器400之除頻單元384控制輸出滯後狀態信號 LATE及超前狀態信號EARLY之預定週期。因此，在習知 CDR電路中’根據輸出滯後狀態信號late及超前狀態信 號EARLY之預定週期確定數位濾波器1 〇〇中加法器及正反 器之數目。然而，根據本發明之實施例，可根據操作環境 128051.doc -18- 200922139 容易並方便地修改半導體記憶體裝置之設計。此外，消除 用於先前技術中之加法器且減少正反器之數目。因此，根 據本發明之實施例之CDR電路可適用於高度整合之半導體 記憶體裝置及高度整合之系統電路中。此外，可減少半導 體記憶體裝置或系統電路之面積且可減少功率消耗。 圖8Α至圖8C為說明圖3之半導體記憶體裝置之操作的時 序圖。圖8Α至圖8C中說明根據内部時脈fB與參考時脈 REF之相位比較結果的信號波形的各別狀況。在各狀況 下’滯後狀態信號LATE及超前狀態信號EARLY之預定週 期是參考時脈REF之八個週期。 具體言之’圖8A說明内部時脈FB之相位在預定週期期 間超鈾於參考時脈REF之相位的狀況。内部時脈fb之相位 在參考時脈REF之八個週期期間始終超前於參考時脈尺即 之相位。超鈿數位單元遽波器3 〇 〇 B之超前脈衝產生單元 320B根據自相位比較器310輸出之相位超前信號 PD—EARLY產生超前脈衝early一p。啟用信號£]^在參考時 脈REF之每八個週期中經啟動且輸入至超前數位單元濾波 器300B。因此，超前數位單元濾波器3〇〇B啟動超前狀態 #號EARLY。在此等操作期間，内部時脈fb之相位未滯 後於參考時脈REF之相位。因此，滯後數位單元濾波器 3 00A之滯後脈衝產生單元320A不啟動滯後脈衝LATE_P， 且沛後數位單元濾波器300A不啟動滞後狀態信號LATE。 圖8B說明内部時脈FB之相位在預定週期期間滯後於參 考時脈REF之相位的狀況。此狀況與圖8A之狀況相反。内 128051.doc -19- 200922139 部時脈FB之相位在參考時脈REF之八個週期期間始終滞後 於參考時脈REF之相位。滞後數位單元濾波器300A之滯後 脈衝產生單元320A根據自相位比較器3 10輸出之相位滯後 信號PD—LATE產生滯後脈衝LATE_P。因此，滯後數位單 元濾波器300A啟動滯後狀態信號LATE，且超前數位單元 濾波器300B不啟動超前狀態信號EARLY。 圖8C說明内部時脈FB之相位在預定週期期間反覆超前 及滯後於參考時脈REF之相位的狀況。在此狀況下，相位 比較器3 10輸出相位滯後信號PD_LATE及相位超前信號 PD-EARLY，且數位濾波器300之滯後數位單元濾波器 300A及超前數位單元濾波器300B分別啟動滯後狀態信號 LATE與超前狀態信號EARLY。 如上所述，半導體記憶體裝置僅在啟動滯後狀態信號 LATE時延遲CDR操作，且僅在啟動超前狀態信號EARLY 時使CDR操作提前。圖8A及圖8B中所示之波形OUT的參考 符號E及L分別表示此等狀況。此外，參看圖8C中之參考 符號Η，當啟動滯後狀態信號LATE及超前狀態信號EARLY 兩者時，半導體記憶體將CDR操作保持為當前狀態。 該數位濾波器300及該驅動器400可用於其他電子裝置以 及時脈或資料回復裝置中。舉例而言，數位濾波器及驅動 器可對其他輸入信號（而非相位比較結果信號進）行濾波。 根據本發明之實施例，CDR電路可經設計以減少輸出相 位比較結果之濾波器的内部組件。因此，CDR電路可以較 小面積提供在高度整合之半導體記憶體裝置及高度整合之 128051.doc -20- 200922139 電子裝置以及系統中。因此，此可實現半導體記憶體裝置 及電子裝置以及系統之高度整合。 此外’可經由驅動器之設計修改控制濾波器對相位比較 結果進行濾波之操作。因此，可易於根據高度整合之半導 體記憶體裝置及高度整合之電子裝置以及系統之操作環境 修改CDR電路之設計。 此外’具有根據本發明電路之Cdr之半導體記憶體裝置 或電子裝置及系統可高度整合且其功率消耗可減少，此係 因為其内部組件可得以減少。 雖然已關於具體實施例描述了本發明，但熟習此項技術 者將顯而易見，可在不脫離以下申請專利範圍中所界定之 本發明之精神及範嘴的情況下進行多種改變及修改。 【圖式簡單說明】 圖1為習知CDR電路的方塊圖。 圖2A為圖1之相位比較器的電路圖。 圖2B為圖1之滯後加法器的方塊圖。 圖2C為圖1之第一狀態保持單元14〇A的電路圖。 圖3為根據本發明之實施例之半導體記憶體裝置的方塊 圖。 圖4A及圖4B為圖3之滯後脈衝產生單元的電路圖。 圖5為圖3之滞後鎖存單元的電路圖。 圖6為圖3之滯後狀態保持單元的電路圖。 圖7A及圖7B為圖3之驅動器的電路圖。 圖8A至圖8C為說明圖3之半導體記憶體裝置之操作的時 128051.doc -21 · 200922139 序圖。 【主要元件符號說明】 100 數位濾波器 100A 滯後數位濾波器 100B 超前數位濾波器 110 相位比較器 120A 滯後加法器 120B 超前加法器 122 1位元加法器 124 1位元加法器 126 1位元加法器 140A 第一狀態保持單元 140B 第二狀態保持單元 142 正反器 144 正反器 146 正反器 160A 滯後確定單元 160B 超前確定單元 300 數位濾波器 300A 滯後數位單元濾波器 300B 超前數位單元濾波器 310 相位比較器 320A 滯後脈衝產生單元 320B 超前脈衝產生單元 128051.doc -22- 200922139 322 延遲器 324 邏輯閘 340A 滯後鎖存單元 340B 超前鎖存單元 360A 滯後狀態保持單元 360B 超前狀態保持單元 384 除頻單元 386 驅動脈衝產生單元 400 驅動器 CA1 進位 CA2 進位 EARLY 超前狀態信號 EARLY_COM<0:2> 超前資訊信號 EARLY_P 超前脈衝 EN 啟用信號 FB 内部時脈 LATE 滯後狀態信號 LATE_COM<0:2> 滯後資訊信號 LATE_P 滯後脈衝 OUT 波形 PD_EARLY 相位超前信號 PD_LATE 相位滯後信號 REF 參考時脈 REF DIV 輸出信號 -23- 128051.doc 200922139

SR_L SUM_EARLY<0:2> SUM LATE<0:2> 鎖存值 超前和信號 滯後和信號 128051.doc -24-

Claims (1)

1. 200922139 十、申請專利範圍： 1. 一種半導體記憶體裝置，其包含： 一儲存裝置，其經組態以儲存資料，· 一相位比較器’其經組態以比較—參考時脈之 與一内部時脈之-相位，以輸出相位比較結果信號； * -數位濾波^，其經組態以對預定__接收之該 等相位比較結果信號進行濾波以輸出控制信號； " -驅動器’其經組態以藉由調整該等預定週期來控制 該數位濾波器；及 一介面’其經組態以回應於該等控制信號而將對應於 一外部命令之資料及信號傳送至該儲存裝置。 一 2·如請求項！之半導體記憶體裝置’其中該數位渡波器經 、’心以·在忒等預定週期期間發生該參考時脈滯後於該 内部時脈之一狀態時，輸出一滯後狀態信號，且在該等 預疋週期期間發生該參考時脈超前於該内部時脈之一狀 態時’輸出一超前狀態信號。 3.如喷求項2之半導體記憶體裝置，其中該數位濾波器包 括： 印後數位單元濾波器，其經組態以回應於一自該驅 動器輪出之啟用信號而輸出該滯後狀態信號；及 超前數位單元濾波器’其經組態以回應於自該驅動 器輸出之該啟用信號而輸出該超前狀態信號。 4·如清求項3之半導體記憶體裝置，其中該滯後數位單元 濾波器包括： 128051.doc 200922139 —滞後脈衝產生單元，其經組態以接收該等相位比較 結果信號以產生滯後脈衝； 一滞後鎖存單元’其經組態以回應於該啟用信號而鎖 存該等滞後脈衝；及 一滯後狀態保持單元’其經組態以回應於該參考時脈 而輸出該滯後鎖存單元之一輸出值作為該滯後狀態信 號。 ’ 5.如請求項3之半導體記憶體裝置，其中該超前數位單元 濾波器包括： 超别脈衝產生單元，其經組態以接收該等相位比較 結果信號以產生超前脈衝； -超前鎖存單元，其經組態以回應於該啟用信號而鎖 存該等超前脈衝；及 —超前狀態保持單％，其經組態以回應於該參考時脈 „而輸出該超前鎖存單元之-輸出值作為該超前狀“ 號。 s求項1之半導體记憶體裝置’其中該驅動器包括. -除頻單元，其經組態以除該參考時蓉 定週期；及 心送寻預 之一^脈衝產生單元，其經組態以回應於該除頻單元 咕輸“唬而以一脈衝形式輸出一啟用信號。 7·如請求項6之半導體記憶體 態以根據該半導體記憶體裴置:、"除頻單元經組 β ,,,, 裝置之操作環境而以—4>1 .或16:1之除頻比來除該參考 ·、 128051.doc 200922139 8. 一種時脈資料 一數位濾波 位比較結果信 一驅動器， 5亥數位遽波器 回復電路，其包含： 器，其經組態以對預定週期期間接收之相 號進行濾波且輸出控制信號； 其經組態以藉由調整該等預定週期來控制 :及 月】入/輸出電路，其經組態以回 辨識資料及時脈之一輸入及一輸出。 9. 如凊：項8之時脈資料回復電路，其進_步包含一相位 比較益’該相位比較器經組態以比較—參考時脈之一相 位與Θ部時脈之一相位，以輸出該等相位比較結果信 號。 ° 10·如請求項9之時脈資料回復電路，其中該數位渡波器經 組態以.在該等預定週期期間發生該參考時脈滯後於該 内部時脈之-狀態時，輸出—滯後狀態信號，且在該等 預定週期期間發生該參考時脈超前於該内部時脈之一狀 態時，輸出一超前狀態信號。 11·如請求項8之時脈f料回復電路，其中該輸人/輸出電路 僅在啟動該滯後狀態信號時延遲一時脈資料回復操作， 僅在啟動該超前狀態信號時使該時脈資料回復操作提 别，且在啟動該滯後狀態信號與該超前狀態信號兩者時 將該時脈資料回復操作保持為一當前狀態。 12·如請求項10之時脈資料回復電路，其中該數位濾波器包 括： 一沛後數位單元濾波器，其經組態以回應於一自該驅 128051.doc 200922139 動器輸出之啟用信號而鉍山& u而輪出該滯後狀態信號；及 一超前數位單元濾浊哭 w皮益，其經組態以回應於自該驅動 器輸出之該啟用信號而认， 就而輪出該超前狀態信號。 1 3 .如請求項1 2之時脈眘M + 貝枓回设電路，其中該滯後數位單元 滤波器包括： 一滞後脈衝產生單亓，甘y 早凡 其經組態以接收該等相位比較 結果信號以產生滯後脈衝； 一滞後鎖存單元，其麵細能” ^ 丹A組態以回應於該啟用信號而鎖 存該專滯後脈衝；及 一滯後狀態保持單元，Α M ^ 4 其經組‘喊以回應於該參考時脈 而輸出該滯後鎖存單元&k 早之一輸出值作為該滯後狀態信 號。 14 ·如請求項丨2之時脈資料稽 貝W口復電路，其中該超前數位單元 濾波器包括： 社：超前脈衝產生單元，其經組態以接收該等相位比較 、’Ό果彳§號以產生超前脈衝； —超前鎖存單元，其經組熊以 庙 七^味 心以回應於該啟用信號而鎖 存該專超前脈衝；及 二超前狀態保持單元，其經組態以回應於該參考時脈 號。”出該超前鎖存單元之-輸出值作為該超前狀態信 15. 其中該驅動器包括： 參考時脈來確定該等預 如晴求項8之時脈資料回復電路， 除頻單元，其經組態以除一 定週期；及 I28051.doc 200922139 驅動脈衝產生單兀’其經組態以回應於該除頻單元 之一輸出信號而以一脈衝形式輸出一啟用信號。 •如請求項15之時脈資料回復電路，其令該除頻單元經組 態以根據該半導體記憶體装置之操作環境而以一、 8:1或16:1之除頻比來除該參考時脈。 17. —種數位濾波電路，其包含： 、一數位其經組態以藉由使用—鎖存器對預定 週期期間之輸入信號進行濾波且輸出控制信號；及 -驅動器，其經組態以確定該等預定週期且接收一用 於控制該數位濾波器之該鎖存器的時脈，以便以一脈衝 形式輸出一啟用信號。 1 8.如吻求項1 7之數位據波電路，其中該驅動器包括： 除頻單兀，其經組態以除該時脈來確定該 期；及 之一輸出信號而輸出該啟用信號。 19.如β求項17之數幻慮波電路，其巾該數位濾波器進 包括： 7 -脈衝產生單元’其經組態以產生對應於該等輪 號之脈衝；及 :狀態保持單元，其經組態以回應於該參考時脈而轸 “鎖存器之-冑出值作為該控制錢； 5 其中，該鎖存器臨時儲存該等脈衝。 20,㈣於操作—時脈資料回復電路之方法，該方法包 128051.doc 200922139 含： 対預疋週期期間 輸出用於位比較結果信號進行遽波且 控制-時脈資料回復操作之控制信號； J由除-參切脈來㈣料預 於控制該等控制信i輸出用 琥之一輪出的啟用信號；及 回應於該等控制彳^ 制仏號而辨識資料及時脈之一輸入及一 輸出。 21. 22. 如請求項20之方法，其進_步包含： 比較; 一參考時脈之-相位與一内部時脈之一相位；及 根據該比較結果輸出該等相位比較結果信號。 如π求項21之方法，其中該等相位比較結果信號之該濾 波以及該等控制信號之該輪出包括： 根據該等相位比較結果信號輪出脈衝信號； 回應於該啟用信號而鎖存該等脈衝信號；及 回應於該參考時脈而輸出該等經鎖存脈衝信號作為該 等控制信號。 如請求項22之方法’其巾該時脈資料回復操作根據該等 控制信號而延遲、提前及保持為一當前狀態。 一種用於操作一半導體記憶體裝置之方法，其包含： 儲存資料； 比較一參考時脈之一相位與一内部時脈之一相位以輸 出相位比較結果信號； 藉由對預定週期期間輸入之該等相位比較結果信號進 行濾波來產生控制信號； 128051.doc -6- 200922139 經由除該參考時脈來控 用 於控制該等控制信號：預定週期’且輸出 回應於該等控制信號而傳送對應於一外部: 及信號。 π 叩令之育料 25. 如請求項24之方法，其中該等控制信號之該產生包括： 接收该等相位比較結果信號以輸出脈衝信號； 回應於該啟用信號而鎖存該等脈衝信號；及 回應於該參考時脈而輸出該等經鎖存脈衝信號作為該 等控制信號。 I28051.doc