JP3857696B2

JP3857696B2 - 半導体集積回路およびその検査方法

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Publication number: JP3857696B2
Application number: JP2004067206A
Authority: JP
Inventors: 康志津木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-03-10
Filing date: 2004-03-10
Publication date: 2006-12-13
Anticipated expiration: 2024-03-10
Also published as: US20050201500A1; JP2005257376A; US7349506B2

Description

本発明は、半導体集積回路およびその検査方法に関し、特にＧＨｚ級の高速Ｉ／Ｏインターフェースに好適なものに関する。

近年、半導体集積回路の入出力インターフェースが高速化し、ＧＨｚ帯の信号を取り扱う必要がある。

図６に、入力インターフェースに使用される送信機（ＴＸ）５０、受信機（ＲＸ）５１及びＰＬＬ（Phase Locked Loop）５２の配置を示す。

送信機５０は、低速かつパラレルな形態の送信データを与えられて高速かつシリアルな形態に変換し出力する。

受信機５１は、高速かつシリアルな受信データを与えられて低速かつパラレルな形態に変換し図示されていないデータ処理回路に出力する。

送信機５０および受信機５１は、クロック源として共通のＰＬＬ５２を使用している。

同一チップ内に受信機５１、送信機５０、ＰＬＬ５２が内蔵され、チップの外部に、ＰＬＬ５２が用いる参照周波数を発生する参照周波数源５３が配置されている。

図７に、受信機５１に含まれるクロック−データ−リカバリ（Clock Data Recovery、以下、ＣＤＲという）回路の構成を示す。

受信機５１は、位相比較器６１、シリアル−パラレル変換器６２、ディジタルフィルタ６３、制御回路６４、位相分割器６５を備えている。

位相比較器６１では、入力データを復元クロックでリタイム（サンプリング）するのと同時に、復元クロックと入力データの位相関係が最適値から進んでいるか、遅れているかを判断する。最適値より進んでいる場合ダウン信号、遅れている場合アップ信号を、復元データと共に出力する。

シリアル−パラレル変換器６２は、位相比較器６１から出力された復元データと、アップ信号又はダウン信号を与えられて低速化し、かつパラレルな信号に変換する役割を有する。

ディジタルフィルタ６３は、シリアル−パラレル変換器６２が出力したパラレル化されたアップ信号又はダウン信号を平均化し、ある一定の時間間隔において、アップ信号とダウン信号のどちらかが多いかを比較し、制御回路６４にアップ信号またはダウン信号を送る。

制御回路６４は、アップ信号又はダウン信号を与えられ、位相の異なるクロックを混合させる比率を決定するための制御信号を生成して位相分割器６５に与える。

位相分割器６５は、制御回路６４が出力した制御信号を与えられ、またＰＬＬ５２から出力される位相が０度、９０度の基準クロック信号を与えられ、さらに内部で１８０度、２７０度のクロック信号を生成し、制御信号に基づいて異なる位相のクロックを混合させて、特定の位相を有するクロック信号（以下、復元クロックという）を生成し位相比較器６１に出力する。

このように、ＣＤＲ回路は負帰還ループ回路になっており、位相比較器６１に入力されるデータと復元クロックとの位相の関係が最もマージンを有するような復元クロックの位相を生成することができる。

このようなＣＤＲ回路には、入力データのビットレートとＰＬＬ５２から供給される基準クロック信号の周波数の値に差があった場合にも、正常にデータを復元できる能力が求められる。

ところで、図８に示されるように、送信機５０ａ、受信機５１ａ、ＰＬＬ５２ａを有するチップと、送信機５０ｂ、受信機５１ｂ、ＰＬＬ５２ｂを有するチップとが別々に設けられている場合を考える。ここで、それぞれのＰＬＬ５２ａ、５２ｂに対して異なる参照周波数源から異なる周波数ｆref１、ｆref２を有する基準クロックが与えられるものとする。受信機５１ａが受信したデータを送信機５０ａが送信し、受信機５１ｂが受信する。さらに、送信機５０ｂが送信したデータを受信機５１ａが受信し、送信機５０ａが送信する。

このような場合、入力データのビットレートとＰＬＬ５２ａ又は５２ｂから供給されるクロック信号との間で周波数に差が生じる。

そこで、送受信器の出荷前に、このような周波数差を吸収する能力をテストする必要がある。

このテストを行うためには、送信機側のクロック信号と、受信機側のクロック信号との間で周波数差が存在する必要がある。

しかしながら、図６に示された構成を有する送受信器では、同一チップに搭載された送信器５０、受信器５１が同一のＰＬＬ５２を共有するため、周波数差を有するクロック信号を生成することができず、テストを行うことができなかった。

そこで従来は、各々周波数が異なる参照周波数源を有する２つの送受信器を接続して、テストを行う必要があった。

しかしながら、この方法でテストを行うには時間がかかること、また２つの参照周波数源の周波数差を制御することが難しいといった欠点があり、量産時のテストとして不向きであった。

異なるチップ間の接続をせずに行う他の検査方法として、図９に示されたように、同一チップ内の送信器５０からの出力信号を外部信号の切り替えにより受信器５１へ入力できるようにするループ・バック試験方法がある。

しかし、このようなループ・バック試験方法を用いた場合にも、上述したように、同一チップ内の送信機５０、受信機５１のクロック周波数は同じである。よって、送信機５０と受信機５１とが周波数差を有する場合のデータ送受信の試験を行うことは、不可能であった。

以下、従来技術を示す文献名を記載する。
特開２００３−２８３３３２号公報ムネオフカイシ，カズユキナカムラ，ヒデキヘイウチ，ヨシノリヒロタ超高精細デジタル表示のための２０Ｇｂ／ｓＣＭＯＳマルチチャネル送信機及び受信機のチップセット“A 20Gb/s CMOS Multi-Channel Transmitter and Receiver Chip Set for Ultra-High Resolution Digital Display",2000 IEEE Interational Solid-State Circuits Conference,ISSCC 2000/SESSION 15/HIGH-SPEED I/O/PAPER TP 15.7

上述したように、従来は送信機と受信機とが異なる周波数を有するクロック信号を用いる場合におけるデータ送受信の試験を行うことが困難であった。

本発明は上記事情に鑑み、ＰＬＬを共有した同一チップのループ・バック試験を用いて、送信機と受信機が周波数差を有する場合におけるデータ受信の試験を簡易な手法で行うことが可能な半導体集積回路およびその検査方法を提供することを目的とする。

本発明の一態様による半導体集積回路は、
ＰＬＬから供給されたクロック信号に基づき、受信データを与えられて受信処理を行う受信機と、前記クロック信号に基づき、送信データを与えられて送信処理を行う送信機とを備え、前記送信機が出力したデータを試験用に前記受信機に与えるループバック機能を有し、
前記受信機がＣＤＲ回路として、
入力データと復元クロックとを与えられて位相を比較し、復元データと、シリアルな形態で位相比較結果を出力する位相比較器と、
前記位相比較器から前記位相比較結果を与えられ、シリアル／パラレル変換を行ってパラレルな形態で前記位相比較結果を出力するシリアル−パラレル変換回路と、
前記シリアル−パラレル変換回路から前記位相比較結果を与えられ、所定期間内において前記位相比較結果に平均化処理を行って出力するディジタルフィルタと、
前記ディジタルフィルタから前記位相比較結果を与えられ、前記復元クロックの位相を制御するための制御信号を出力する制御回路と、
前記クロック信号を与えられ、前記制御信号に基いて前記復元クロックを生成する位相分割器と、
を有する負帰還ループによって、前記入力データと前記復元クロックの位相が一致するように制御し、
さらに前記ＣＤＲ回路は、
前記負帰還ループにおける前記復元データに位相を所定量強制的にずらせるための信号を前記制御回路又は前記ディジタルフィルタに入力する信号出力回路と、
前記信号出力回路から出力された前記信号の所定期間内のパルス数をカウントして第１のカウント値を出力する第１のカウンタと、
前記ディジタルフィルタから出力された、平均化処理が施された前記位相比較結果のパルス数をカウントして第２のカウント値を出力する第２のカウンタと、
前記第１のカウント値と前記第２のカウント値とを与えられて比較し、前記信号がもたらす位相のずれを吸収する能力の有無を判定する信号処理回路と、
を有することを特徴とする。

また本発明の半導体集積回路の検査方法は、
前記ＣＤＲ回路がロックした状態において、前記信号出力回路を用いて、前記負帰還ループにおける前記復元データに位相を所定量強制的にずらせるための信号を前記制御回路又は前記ディジタルフィルタに入力するステップと、
前記信号処理回路を用いて、前記信号がもたらす位相のずれを前記負帰還ループが吸収する能力の有無を判定するステップと、
を備えることを特徴とする。

本発明の半導体集積回路およびその検査方法によれば、受信器への入力データのビットレートとクロック周波数に差がある場合における受信器の周波数吸収能力特性を、ループ・バック試験のみで容易に検査することが可能である。

以下、本発明の実施の形態について図面を参照して説明する。

（１）実施の形態１
図１に、本発明の実施の形態１による半導体集積回路における受信機に含まれるＣＤＲ回路の構成を示す。尚、送受信機としての構成は図６に示された構成と同様であり、ループバック試験を行う際には図９に示されたように送信機５０から出力されたテスト信号が受信機５１に入力される。

このＣＤＲ回路は、位相比較器１１、シリアル−パラレル変換器１２、ディジタルフィルタ１３、制御回路１４、位相分割器１５の他に、さらに信号処理回路１６、信号出力回路１７、カウンタ１８ａ、１８ｂ、１８ｃを備える。

位相比較器１１、シリアル−パラレル変換器１２、ディジタルフィルタ１３、制御回路１４、位相分割器１５の動作は、図７に示された各回路と同様であり説明を省略する。

信号出力回路１７は、ループバック試験を行う際に必要な所定の周波数差を有する信号を制御回路１４へ入力することで、強制的に周波数差を生じさせようとするものである。

カウンタ１８ａは、信号出力回路１７の出力（ａ）を受信して所定期間内におけるパルス数のカウントを行い、カウントした結果を信号処理回路１６へ出力する。

カウンタ１８ｂ、１８ｃは、ディジタルフィルタ１３の出力（ｂ；アップ信号）、（ｃ；ダウン信号）をそれぞれ受信して所定期間内におけるパルス数のカウントを行い、カウントした結果をそれぞれ信号処理回路１６へ出力する。

信号処理回路１６は、カウンタ１８ａ〜１８ｃからのそれぞれの出力（ａ、ｂ、ｃ）を与えられ、このＣＤＲ回路における負帰還ループの周波数差を吸収する能力の有無を判定する。

図６に示された従来の回路構成と異なり、本実施の形態１ではＣＤＲの負帰還ループがかかった状態においても、信号出力回路１７から出力した信号（ａ）を制御回路１４に設けた信号入力端子へ入力することが可能である。

ＣＤＲ回路の負帰還ループによりロックした状態で、信号出力回路１７から所定の周波数差に相当する信号が入力される。ここで、ＣＤＲ回路の負帰還ループがこの周波数差を吸収する能力を有する場合は、この負帰還ループによって、信号出力回路１７からの出力信号（ａ）によりもたらされるはずの周波数差を打ち消す信号が位相比較器１１から出力される。

図２に、信号（ａ）〜（ｃ）、クロック信号ｃｋ、制御回路１４からの出力信号（ｄ）の動作波形の一例を図２に示す。

例えば、信号出力回路１７からの出力信号（ａ）が、復元クロックの周波数をクロック信号の周波数より低下させるような信号であり、このような信号（ａ）が制御回路１４へ入力された場合には、位相比較器１１からはアップ信号（ｂ）が生成され、ダウン信号（ｃ）は生成されない。

尚、クロック信号ＣＫは位相分割器１５に入力される基準クロック信号であり、信号（ｄ）は制御回路１４から位相分割器１５に入力される信号である。

このＣＤＲ回路において、制御回路１４に新たに入力された信号（ａ）によって生じる周波数差を打ち消すため、信号（ａ）と同じ間隔で、かつ周波数を逆方向に動かす信号（ｂ）が生成される。

この場合、制御回路１４からの出力信号（ｄ）は、図示されたようにせいぜい隣り合う２つの状態「Ａ」、「Ｂ」の間を遷移する程度でしか変化しない。これにより、位相分割器１５から出力される復元クロックの位相は、入力データのビットレートと同じ値となる。ここで、信号（ｄ）が「Ａ」から「Ａ」へ移行している間は状態が維持されていることを意味し、「Ａ」から「Ｂ」へ移行したときは隣り合う状態へ遷移したことを意味する。

このような構成を有するＣＤＲ回路において、入力データのビットレートとクロック周波数差を吸収する能力を判定する際には以下のように動作する。

信号出力回路１７からの出力信号（ａ）を与えられるカウンタ１８ａ、ディジタルフィルタ１３からの出力信号（ｂ）、（ｃ）をそれぞれ与えられるカウンタ１８ｂ、１８ｃにより、各々の信号の変化を一定期間計測する。そして、信号（ａ）を与えられるカウンタ１８ａのカウント数と、信号（ｂ）、信号（ｃ）をそれぞれ与えられるカウンタ１８ｂ、１８ｃのいずれかのカウント数が所定範囲内で一致するか否かを、信号処理回路１６において計測する。所定範囲内で一致した場合は、信号出力回路１７から入力された所定周波数差を吸収する能力があり、一致しない場合は吸収能力がないことなり、これにより能力の有無を判別することができる。

これらの計測は、全てシリアル−パラレル変換後の低速クロック信号に基づいて行われる。よって、消費電力が低減されると共に、簡易な回路構成でループバック試験を用い、ＣＤＲ回路の周波数差吸収能力を検証することができる。

図３のフローチャートに、本実施の形態１によるＣＤＲ回路の周波数差吸収能力を検証する手順を示す。

ステップＳ１０として、ＣＤＲ回路がロックしていることを確認する。例えば、後述するようなデータエラー検出器を有する場合は、このデータエラー検出器がロックしていることを確認してもよい。

ステップＳ１２として、ＣＤＲ回路の帰還ループを保持しておく。

ステップＳ１４として、信号出力回路１７が、所定の周波数差に相当する信号（ａ）を制御回路１４に与える。

ステップＳ１６として、カウンタ１８ａが信号出力回路１７からの出力信号（ａ）のパルス数、カウンタ１８ｂがディジタルフィルタ１３からの出力信号（ｂ）のパルス数、カウンタ１８ｃがディジタルフィルタ１３からの出力信号（ｃ）のパルス数をそれぞれカウントし、カウント値を信号処理回路１６に与える。

そして、信号処理回路１６において、信号（ａ）〜（ｃ）のそれぞれのパルス数が所定範囲内にあるかどうかを判断する。

例えば、信号処理回路１７から周波数が上がる方向にずらす信号（ａ）が与えられた場合、この信号（ａ）の所定期間内のパルス数と、ディジタルフィルタ１３からのダウン信号（ｃ）の所定期間内のパルス数との差が、所定範囲内に収まっていれば、この信号（ａ）がもたらす周波数差を吸収する能力があることになる。

同様に、信号処理回路１７から周波数が下がる方向にずらす信号（ａ）が与えられた場合、この信号（ａ）の所定期間内のパルス数と、ディジタルフィルタ１３からのアップ信号（ｂ）の所定期間内のパルス数との差が、所定範囲内に収まっていれば、この信号（ａ）がもたらす周波数差を吸収する能力があることになる。

信号処理回路１６が、信号（ａ）と信号（ｂ）のパルス数、あるいは信号（ａ）と信号（ｃ）のパルス数が所定範囲内にあると判断した場合は、ステップＳ１８としてＣＤＲ回路が所望の周波数差吸収能力を有するという検査結果が得られ、図示されていない表示装置等により表示する。

信号処理回路１６が所定範囲内にないと判断した場合は、ステップＳ２０としてＣＤＲ回路が所望の周波数差吸収能力を有していないという検査結果が得られ、その旨を表示する。

（２）実施の形態２
図４に、本発明の実施の形態２の回路構成を示す。

上記実施の形態１では、信号出力回路１７が、特定の周波数差に相当する信号（ａ）を制御回路１４に与える。

これに対し本実施の形態２では、信号出力回路１７が発生した信号（ａ）を、ディジタルフィルタ１３へ与える点で相違する。他の上記実施の形態１と同一の要素については、同一の番号を付して説明を省略する。

本実施の形態２においても、上記実施の形態１と同様にループバック試験を行って、ＣＤＲ回路の周波数差吸収能力を容易に検証することが可能である。

（３）実施の形態３
図５に、本発明の実施の形態３の回路構成を示す。

本実施の形態３は、上記実施の形態１の構成に加えて、データエラー検出器１９を付加したものに相当する。

このデータエラー検出器１９は、シリアル−パラレル変換器１２の出力端子と信号処理回路１６の入力端子とに接続されている。データエラー検出器１９は、シリアル−パラレル変換器１２が出力した復元データを与えられ、この復元データと入力データとの比較を行い、その結果を信号処理回路１６へ出力する。

本実施の形態３によれば、上記実施の形態１と同様に信号処理回路１６の判断結果と、データエラー検出器１９から出力される比較結果とを加えることで、より正確なＣＤＲ回路の周波数差吸収能力を検証することが可能である。

上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、技術的範囲内において様々に変形することが可能である。

本発明の第１の実施の形態による半導体集積回路の構成を示す回路図。同半導体集積回路の各信号の波形を示したタイムチャート。本発明の第１の実施の形態による半導体集積回路の検査方法を示すフローチャート。本発明の第２の実施の形態による半導体集積回路の構成を示す回路構成図。本発明の第３の実施の形態による半導体集積回路の構成を示す回路構成図。従来の送受信機の構成を示すブロック図。従来のＣＤＲ（クロック−データ−リカバリ）回路の構成を示す回路図。異なるチップに設けられた送受信機間でデータを送受信する際の構成を示したブロック図。従来のループバックテスト方法を行うときの回路の構成を示す回路図。

符号の説明

１１位相比較器
１２シリアル−パラレル変換器
１３ディジタルフィルタ
１４制御回路
１５位相分割器
１６信号処理回路
１７信号出力回路
１８ａ〜１８ｃカウンタ
１９データエラー検出器
５０送信機（ＴＸ）
５１受信機（ＲＸ）
５２ＰＬＬ
５３参照周波数源
６１位相比較器
６２シリアル−パラレル変換器
６３ディジタルフィルタ
６４制御回路
６５位相分割器

Claims

ＰＬＬから供給されたクロック信号に基づき、受信データを与えられて受信処理を行う受信機と、前記クロック信号に基づき、送信データを与えられて送信処理を行う送信機とを備え、前記送信機が出力したデータを試験用に前記受信機に与えるループバック機能を有し、
前記受信機がクロック−データ−リカバリ（以下、ＣＤＲという）回路として、
入力データと復元クロックとを与えられて位相を比較し、復元データと、シリアルな形態で位相比較結果を出力する位相比較器と、
前記位相比較器から前記位相比較結果を与えられ、シリアル／パラレル変換を行ってパラレルな形態で前記位相比較結果を出力するシリアル−パラレル変換回路と、
前記シリアル−パラレル変換回路から前記位相比較結果を与えられ、所定期間内において前記位相比較結果に平均化処理を行って出力するディジタルフィルタと、
前記ディジタルフィルタから前記位相比較結果を与えられ、前記復元クロックの位相を制御するための制御信号を出力する制御回路と、
前記クロック信号を与えられ、前記制御信号に基いて前記復元クロックを生成する位相分割器と、
を有する負帰還ループによって、前記入力データと前記復元クロックの位相が一致するように制御し、
さらに前記ＣＤＲ回路は、
前記負帰還ループにおける前記復元データに位相を所定量強制的にずらせるための信号を前記制御回路又は前記ディジタルフィルタに入力する信号出力回路と、
前記信号出力回路から出力された前記信号の所定期間内のパルス数をカウントして第１のカウント値を出力する第１のカウンタと、
前記ディジタルフィルタから出力された、平均化処理が施された前記位相比較結果のパルス数をカウントして第２のカウント値を出力する第２のカウンタと、
前記第１のカウント値と前記第２のカウント値とを与えられて比較し、前記信号がもたらす位相のずれを吸収する能力の有無を判定する信号処理回路と、
を有することを特徴とする半導体集積回路。
前記受信機はさらに、
前記シリアル−パラレル変換器から出力された前記復元データを与えられ、前記入力データと比較してその比較結果を出力するデータエラー検出器をさらに備えることを特徴とする請求項１記載の半導体集積回路。
前記信号処理回路は、前記データエラー検出器が出力した前記比較結果を与えられ、この比較結果と、前記第１のカウント値と前記第２のカウント値との差が所定範囲内にあるか否かを判定した結果とに基づいて判定を行うことを特徴とする請求項２記載の半導体集積回路。
ＰＬＬから供給されたクロック信号に基づき、受信データを与えられて受信処理を行う受信機と、前記クロック信号に基づき、送信データを与えられて送信処理を行う送信機とを備え、前記送信機が出力したデータを試験用に前記受信機に与えるループバック機能を有し、
前記受信機がＣＤＲ回路として、
入力データと復元クロックとを与えられて位相を比較し、復元データと、シリアルな形態で位相比較結果を出力する位相比較器と、
前記位相比較器から前記位相比較結果を与えられ、シリアル／パラレル変換を行ってパラレルな形態で前記位相比較結果を出力するシリアル−パラレル変換回路と、
前記シリアル−パラレル変換回路から前記位相比較結果を与えられ、所定期間内において前記位相比較結果に平均化処理を行って出力するディジタルフィルタと、
前記ディジタルフィルタから前記位相比較結果を与えられ、前記復元クロックの位相を制御するための制御信号を出力する制御回路と、
前記クロック信号を与えられ、前記制御信号に基いて前記復元クロックを生成する位相分割器と、
を有する負帰還ループによって、前記入力データと前記復元クロックの位相が一致するように制御し、
さらに前記ＣＤＲ回路が、
前記負帰還ループにおける前記復元データに位相を所定量強制的にずらせるための信号を前記制御回路又は前記ディジタルフィルタに入力する信号出力回路と、
前記信号出力回路から出力された前記信号の所定期間内のパルス数をカウントして第１のカウント値を出力する第１のカウンタと、
前記ディジタルフィルタから出力された、平均化処理が施された前記位相比較結果のパルス数をカウントして第２のカウント値を出力する第２のカウンタと、
前記第１のカウント値と前記第２のカウント値とを与えられて比較し、前記信号がもたらす位相のずれを吸収する能力の有無を判定する信号処理回路と、
を有する半導体集積回路を検査する際に、
前記ＣＤＲ回路がロックした状態において、前記信号出力回路を用いて、前記負帰還ループにおける前記復元データに位相を所定量強制的にずらせるための信号を前記制御回路又は前記ディジタルフィルタに入力するステップと、
前記信号処理回路を用いて、前記信号がもたらす位相のずれを前記負帰還ループが吸収する能力の有無を判定するステップと、
を備えることを特徴とする半導体集積回路の検査方法。
前記受信機がさらに、前記シリアル−パラレル変換器から出力された前記復元データを与えられ、前記入力データと比較してその比較結果を出力するデータエラー検出器を備えており、
前記負帰還ループの能力を判定するステップでは、前記データエラー検出器が出力した前記比較結果を前記信号処理回路に与えて、この比較結果と、前記第１のカウント値と前記第２のカウント値との差が所定範囲内にあるか否かを判定した結果とに基づいて判定を行うことを特徴とする請求項４記載の半導体集積回路の検査方法。