JP2012080343A - 分周器およびそれを有するミキサ回路 - Google Patents
分周器およびそれを有するミキサ回路 Download PDFInfo
- Publication number
- JP2012080343A JP2012080343A JP2010223938A JP2010223938A JP2012080343A JP 2012080343 A JP2012080343 A JP 2012080343A JP 2010223938 A JP2010223938 A JP 2010223938A JP 2010223938 A JP2010223938 A JP 2010223938A JP 2012080343 A JP2012080343 A JP 2012080343A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- circuit
- output
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/161—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division with pulse modulation, e.g. modulation of amplitude, width, frequency, phase or form
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
【解決手段】分周器は,第1の位相差を有する第1および第2のトリガクロックを合成し,前記第1および第2のトリガクロックのパルスエッジに対応するパルスエッジを有する第3のクロックを生成するクロック生成回路と,第3のクロックを1/2周波数に分周して第1の位相差に対応するデューティ比を有する差動の第1および第2の出力クロックを生成する出力分周回路と,第1または第2のトリガクロックのパルスエッジのタイミングで第1または第2の出力クロックの位相を検出し,当該検出した位相が正常位相でない場合に出力分周回路をリセットする位相修正信号を生成する位相修正回路とを有する。
【選択図】 図10
Description
前記第3のクロックを1/2周波数に分周して前記第1の位相差に対応するデューティ比を有する差動の第1および第2の出力クロックを生成する出力分周回路と,
前記第1または第2のトリガクロックの前記パルスエッジのタイミングで前記第1または第2の出力クロックの位相を検出し,当該検出した位相が正常位相でない場合に前記出力分周回路をリセットする位相修正信号を生成する位相修正回路とを有する。
図10は,第1の実施の形態における分周器の構成図である。図6の分周器32と同様に,この分周器は,1/N,1/M分周するサブカウンタB601,B602と,サブカウンタが出力する正相トリガクロックN605と逆相トリガクロックN606を合成するクロック合成回路63,合成されたクロックN609を1/2周波数に分周する出力分周回路64とを有する。つまり,正相側の出力クロックN613は,正相トリガクロックN605の立ち上がりエッジに応答してLからHに立ち上がる場合と,逆相トリガクロックN606の立ち上がりエッジに応答してLからHに立ち上がる場合の2つの状態になりうる。逆相側の出力クロックN614は,上記と逆の動作である。そして,この2つの状態は,リセット信号N615が解除された後に,最初に正相トリガクロックN605が発生するか,逆相トリガクロックN606が発生するかに依存して発生する。
図13は,第1の実施の形態における分周器の変型例1の構成図である。図10の分周器32と同様に,この分周器は,サブカウンタB601,B602,クロック合成回路63,出力分周回路64とを有する。さらに,分周器は,逆相トリガクロックN606のパルスエッジのタイミング後に逆相出力クロックN614がLからHに変化するか(位相0°),HからLに変化するか(位相180°)を検出し,正常でない位相180°の場合に位相修正信号N629を出力する位相修正回路65を有する。
図16は,第1の実施の形態における分周器の変型例2の構成図である。図13の変型例1と異なる構成は,クロック遮断回路67がサブカウンタB601の前段に設けられていることである。動作は,変型例1と同じである。
図21は,第2の実施の形態における分周器の構成図である。また,図22は,第2の実施の形態における分周器の回路図である。
図27は,第2の実施の形態における分周器の変型例1の回路図である。また,図28は,その波形図である。図27の分周器は,図22の分周器とは,遅延バッファB623を有する点で異なっている。それ以外の構成は同じである。
図29は,第2の実施の形態における分周器の変形例2の構成図である。また,図30は,その回路図である。この分周器は,消費電力を節約するために,位相修正停止制御部68を有する。位相修正停止制御部68は,リセット解除後の起動動作時において,位相修正が完了した後は,位相修正のための回路65A,65B,65Cの動作を停止する。それにより,無駄に電力を消費することが回避される。
図31は,第2の実施の形態における分周器の変型例3の構成図である。図32は,その回路図である。図26の遅延H,Fの和が周波数F5のクロックの1周期程度になる場合には,クロック遮断バッファB603がタイミング良く正相トリガクロックを遮断できない場合がある。これは,図19において遅延B,Cの和が周波数F5のクロックの1周期程度になる場合に発生する遮断失敗と同じである。
上記の第1,第2の実施の形態における分周器は,ミキサ回路のローカルクロック生成回路に用いられることで,ローカルクロックの90°の位相ずれを高精度に生成することができる。
第1の位相差を有する第1および第2のトリガクロックを合成し,前記第1および第2のトリガクロックのパルスエッジに対応するパルスエッジを有する第3のクロックを生成するクロック生成回路と,
前記第3のクロックを1/2周波数に分周して前記第1の位相差に対応するデューティ比を有する差動の第1および第2の出力クロックを生成する出力分周回路と,
前記第1または第2のトリガクロックの前記パルスエッジのタイミングで前記第1または第2の出力クロックの位相を検出し,当該検出した位相が正常位相でない場合に前記出力分周回路をリセットする位相修正信号を生成する位相修正回路とを有する分周器。
第1の位相差を有する第1および第2のトリガクロックを合成し,前記第1および第2のトリガクロックのパルスエッジに対応するパルスエッジを有する第3のクロックを生成するクロック生成回路と,
前記第3のクロックを1/2周波数に分周して前記第1の位相差に対応するデューティ比を有する差動の第1および第2の出力クロックを生成する出力分周回路と,
前記第1または第2のトリガクロックの前記パルスエッジのタイミングで前記第1または第2の出力クロックの位相を検出し,当該検出した位相が正常位相でない場合に前記クロック生成回路に入力される前記第1または第2のクロックを遮断する位相修正信号を生成する位相修正回路と,
前記位相修正信号に応答して前記第1または第2のクロックを遮断するクロック遮断回路とを有する分周器。
付記1または2において,
前記クロック生成回路は,第1および第2のトリガクロックを合成して前記第3のクロックを生成するクロック合成回路を有する分周器。
付記1または2において,
前記位相修正回路は,前記第1または第2のトリガクロックのパルスエッジに応答して,前記第1または第2の出力クロックのHレベルまたはLレベルをラッチし,当該ラッチしたHまたはLレベルに対応する前記位相修正信号を生成するフリップフロップ回路を有する分周器。
付記1または2において,
前記位相修正回路は,
前記第3のクロック(N609)を1/2分周するサブ分周回路と,
前記第1または第2のトリガクロックのパルスエッジに応答して前記サブ分周回路のサブ分周クロックの位相を検出する第1の位相検出回路と,
前記第3のクロックに応答して前記サブ分周クロックと前記第1または第2の出力クロックの位相が同相か逆相かを検出する第2の位相検出回路と,
前記第1の位相検出回路の第1の検出クロックを前記第2の位相検出回路の第2の検出クロックに応じて反転または非反転して前記位相修正信号を出力する位相修正信号生成回路とを有する分周器。
付記5において,
前記位相修正回路は,さらに,
前記サブ分周クロックを,前記サブ分周クロックと前記第1または第2の出力クロックとの正相および逆相タイミングが一致するように遅延させる遅延回路を有し,
前記第2の位相検出回路は前記遅延回路を介して前記サブ分周クロックを入力する分周器。
付記1または2において,さらに,
リセット解除後の所定時間経過後に,前記位相修正信号を停止する位相修正停止回路を有する分周器。
付記2において,さらに,
前記位相修正信号を前記第1または第2のトリガクロックのタイミングに修正する位相修正信号タイミング修正回路を有し,
前記クロック遮断回路は,前記タイミング修正された位相修正信号に応答して前記第2または第1のトリガクロックを遮断する分周器。
付記8において,
前記位相修正信号タイミング修正回路は,前記位相修正信号を前記第2のトリガクロックに応答したタイミングのワンショットパルスを前記タイミング修正された位相修正信号として出力する分周器。
付記3において,
前記クロック合成回路は,前記第1および第2のトリガクロックのOR信号,または前記第1,第2のトリガクロックの反転クロックのNAND信号を生成する分周器。
付記3において,
前記クロック合成回路は,前記第1および第2のトリガクロックのパルスを交互に選択する選択回路を有する分周器。
付記2において,
前記前記クロック生成回路は,
逆相の第1および第2の入力クロックをそれぞれ分周して前記第1および第2のトリガクロックを生成する第1,第2のサブカウンタと,
前記第1および第2のトリガクロックを合成して前記第3のクロックを生成するクロック合成回路とを有し,
前記クロック遮断回路は,前記第1または第2のサブカウンタと前記クロック合成回路との間に設けられた分周器。
付記2において,
前記前記クロック生成回路は,
逆相の第1および第2の入力クロックをそれぞれ分周して前記第1および第2のトリガクロックを生成する第1および第2のサブカウンタと,
前記第1および第2のトリガクロックを合成して前記第3のクロックを生成するクロック合成回路とを有し,
前記クロック遮断回路は,前記第1または第2のサブカウンタの前段に設けられた分周器。
付記1または2において,
前記出力分周回路は,前記第3のクロックのパルスエッジのうち第1の変化エッジに応答して入力をラッチする第1のラッチ回路と,前記第3のクロックのパルスエッジのうち第2の変化エッジに応答して,前記第1のラッチ回路の出力をラッチして分周クロックを出力する第2のラッチ回路とを有し,前記第1のラッチ回路の入力には前記第2のラッチ回路の反転出力が入力される分周器。
付記1または2に記載された分周器と,
前記分周器の第1および第2の出力クロックを分周して第2の位相差を有する第1および第2のローカルクロックを生成するローカルクロック生成分周器と,
被乗算信号に前記第1のローカルクロックを乗算する第1のミキサ回路と,
前記被乗算信号に前記第2のローカルクロックを乗算する第2のミキサ回路とを有するミキサ回路。
付記15において,さらに,
前記第1または第2のミキサ回路は,前記第1および第2のローカルクロックの前記第2の位相差を90°に一致させるように前記第1または第2のローカルクロックの位相を調整するローカルクロック位相調整回路を有するミキサ回路。
63:クロック合成回路 64:出力分周回路
N613,N614:出力クロック 65:位相修正回路
N629:位相修正信号
Claims (10)
- 第1の位相差を有する第1および第2のトリガクロックを合成し,前記第1および第2のトリガクロックのパルスエッジに対応するパルスエッジを有する第3のクロックを生成するクロック生成回路と,
前記第3のクロックを1/2周波数に分周して前記第1の位相差に対応するデューティ比を有する差動の第1および第2の出力クロックを生成する出力分周回路と,
前記第1または第2のトリガクロックの前記パルスエッジのタイミングで前記第1または第2の出力クロックの位相を検出し,当該検出した位相が正常位相でない場合に前記出力分周回路をリセットする位相修正信号を生成する位相修正回路とを有する分周器。 - 第1の位相差を有する第1および第2のトリガクロックを合成し,前記第1および第2のトリガクロックのパルスエッジに対応するパルスエッジを有する第3のクロックを生成するクロック生成回路と,
前記第3のクロックを1/2周波数に分周して前記第1の位相差に対応するデューティ比を有する差動の第1および第2の出力クロックを生成する出力分周回路と,
前記第1または第2のトリガクロックの前記パルスエッジのタイミングで前記第1または第2の出力クロックの位相を検出し,当該検出した位相が正常位相でない場合に前記クロック生成回路に入力される前記第1または第2のクロックを遮断する位相修正信号を生成する位相修正回路と,
前記位相修正信号に応答して前記第1または第2のクロックを遮断するクロック遮断回路とを有する分周器。 - 請求項1または2において,
前記クロック生成回路は,第1および第2のトリガクロックを合成して前記第3のクロックを生成するクロック合成回路を有する分周器。 - 請求項1または2において,
前記位相修正回路は,前記第1または第2のトリガクロックのパルスエッジに応答して,前記第1または第2の出力クロックのHレベルまたはLレベルをラッチし,当該ラッチしたHまたはLレベルに対応する前記位相修正信号を生成するフリップフロップ回路を有する分周器。 - 請求項1または2において,
前記位相修正回路は,
前記第3のクロック(N609)を1/2分周するサブ分周回路と,
前記第1または第2のトリガクロックのパルスエッジに応答して前記サブ分周回路のサブ分周クロックの位相を検出する第1の位相検出回路と,
前記第3のクロックに応答して前記サブ分周クロックと前記第1または第2の出力クロックの位相が同相か逆相かを検出する第2の位相検出回路と,
前記第1の位相検出回路の第1の検出クロックを前記第2の位相検出回路の第2の検出クロックに応じて反転または非反転して前記位相修正信号を出力する位相修正信号生成回路とを有する分周器。 - 請求項5において,
前記位相修正回路は,さらに,
前記サブ分周クロックを,前記サブ分周クロックと前記第1または第2の出力クロックとの正相および逆相タイミングが一致するように遅延させる遅延回路を有し,
前記第2の位相検出回路は前記遅延回路を介して前記サブ分周クロックを入力する分周器。 - 請求項1または2において,さらに,
リセット解除後の所定時間経過後に,前記位相修正信号を停止する位相修正停止回路を有する分周器。 - 請求項2において,さらに,
前記位相修正信号を前記第1または第2のトリガクロックのタイミングに修正する位相修正信号タイミング修正回路を有し,
前記クロック遮断回路は,前記タイミング修正された位相修正信号に応答して前記第2または第1のトリガクロックを遮断する分周器。 - 請求項1または2に記載された分周器と,
前記分周器の第1および第2の出力クロックを分周して第2の位相差を有する第1および第2のローカルクロックを生成するローカルクロック生成分周器と,
被乗算信号に前記第1のローカルクロックを乗算する第1のミキサ回路と,
前記被乗算信号に前記第2のローカルクロックを乗算する第2のミキサ回路とを有するミキサ回路。 - 請求項15において,さらに,
前記第1または第2のミキサ回路は,前記第1および第2のローカルクロックの前記第2の位相差を90°に一致させるように前記第1または第2のローカルクロックの位相を調整するローカルクロック位相調整回路を有するミキサ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010223938A JP5516299B2 (ja) | 2010-10-01 | 2010-10-01 | 分周器およびそれを有するミキサ回路 |
US13/189,256 US8432193B2 (en) | 2010-10-01 | 2011-07-22 | Divider and mixer circuit having the same |
CN201110234039.6A CN102447471B (zh) | 2010-10-01 | 2011-08-12 | 分频器和具有该分频器的混合器电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010223938A JP5516299B2 (ja) | 2010-10-01 | 2010-10-01 | 分周器およびそれを有するミキサ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012080343A true JP2012080343A (ja) | 2012-04-19 |
JP5516299B2 JP5516299B2 (ja) | 2014-06-11 |
Family
ID=45889280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010223938A Active JP5516299B2 (ja) | 2010-10-01 | 2010-10-01 | 分周器およびそれを有するミキサ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8432193B2 (ja) |
JP (1) | JP5516299B2 (ja) |
CN (1) | CN102447471B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9633743B2 (en) | 2014-04-14 | 2017-04-25 | Samsung Electronics Co., Ltd. | Method of shaping a strobe signal, a data storage system and strobe signal shaping device |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2761757A4 (en) * | 2011-10-01 | 2015-04-15 | Intel Corp | FREQUENCY PARTS WITH BROKEN PARTIAL RATIO |
JP6985579B2 (ja) * | 2016-07-27 | 2021-12-22 | 株式会社ソシオネクスト | 分周補正回路、受信回路及び集積回路 |
KR20200019379A (ko) | 2018-08-14 | 2020-02-24 | 삼성전자주식회사 | 반도체 메모리 장치의 지연 고정 루프 회로, 반도체 메모리 장치 및 지연 고정 루프 회로의 동작 방법 |
CN113364449A (zh) * | 2020-03-04 | 2021-09-07 | 川土微电子(深圳)有限公司 | 一种自校准分频器 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5376731A (en) | 1976-12-20 | 1978-07-07 | Nec Corp | Frequency divider |
JPH04113718A (ja) * | 1990-09-04 | 1992-04-15 | Fujitsu Ltd | ヒットレス・クロック切替装置 |
JP2817676B2 (ja) * | 1995-07-31 | 1998-10-30 | 日本電気株式会社 | Pll周波数シンセサイザ |
JP3262219B2 (ja) * | 1998-05-27 | 2002-03-04 | エヌイーシーアクセステクニカ株式会社 | 無線通信装置及びその同期引き込み方法 |
US6157694A (en) * | 1998-12-09 | 2000-12-05 | Lucent Technologies, Inc. | Fractional frequency divider |
US6973155B2 (en) * | 2004-03-25 | 2005-12-06 | International Business Machines Corporation | Highly scalable glitch-free frequency divider |
JP4111932B2 (ja) | 2004-05-21 | 2008-07-02 | 富士通株式会社 | クロック分周器とそのトリガ信号発生回路 |
JP4579108B2 (ja) * | 2004-09-07 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 同期装置及び半導体装置 |
US7342430B1 (en) * | 2004-10-05 | 2008-03-11 | Kevin Chiang | Write strategy with multi-stage delay cell for providing stable delays on EFM clock |
US7417474B1 (en) * | 2005-12-23 | 2008-08-26 | Marvell International Ltd. | Clock frequency division methods and circuits |
CN101098220B (zh) * | 2006-06-29 | 2010-08-18 | 中兴通讯股份有限公司 | 一种基于数字锁相环的时钟同步方法及其系统 |
US20090243668A1 (en) * | 2008-03-28 | 2009-10-01 | Omnivision Technologies, Inc. | Frequency divider speed booster |
JP5018757B2 (ja) * | 2008-12-09 | 2012-09-05 | 富士通株式会社 | パラレル−シリアル変換器及びデータ受信システム |
-
2010
- 2010-10-01 JP JP2010223938A patent/JP5516299B2/ja active Active
-
2011
- 2011-07-22 US US13/189,256 patent/US8432193B2/en active Active
- 2011-08-12 CN CN201110234039.6A patent/CN102447471B/zh not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9633743B2 (en) | 2014-04-14 | 2017-04-25 | Samsung Electronics Co., Ltd. | Method of shaping a strobe signal, a data storage system and strobe signal shaping device |
US9881679B2 (en) | 2014-04-14 | 2018-01-30 | Samsung Electronics Co., Ltd. | Method of shaping a strobe signal, a data storage system and strobe signal shaping device |
Also Published As
Publication number | Publication date |
---|---|
JP5516299B2 (ja) | 2014-06-11 |
US20120081170A1 (en) | 2012-04-05 |
CN102447471A (zh) | 2012-05-09 |
CN102447471B (zh) | 2015-03-18 |
US8432193B2 (en) | 2013-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9520867B2 (en) | Duty cycle detection and correction circuit in an integrated circuit | |
US7298193B2 (en) | Methods and arrangements to adjust a duty cycle | |
JP5516299B2 (ja) | 分周器およびそれを有するミキサ回路 | |
US7282978B2 (en) | Duty cycle correction device | |
US7176734B2 (en) | Clock signal generation circuits and methods using phase mixing of even and odd phased clock signals | |
US20080001643A1 (en) | Duty cycle correction device | |
US20090135885A1 (en) | Non-linear feedback control loops as spread spectrum clock generator | |
US7839193B2 (en) | Duty cycle correction circuits including a transition generator circuit for generating transitions in a duty cycle corrected signal responsive to an input signal and a delayed version of the input signal and methods of operating the same | |
GB2373384A (en) | A duty cycle correction circuit using a delay-locked-loop | |
JP2006217563A (ja) | ラッチ回路、4相クロック発生器および受信回路 | |
CN108023578B (zh) | 正交时钟发生装置和通信系统发送器 | |
US20110128059A1 (en) | Duty correction circuit | |
US7936857B2 (en) | Phase selector for data transmitting device | |
US11106237B2 (en) | Shift registers | |
US9264020B2 (en) | Systems and methods for improving the time alignment of non-overlapping waveforms | |
US8466720B2 (en) | Frequency division of an input clock signal | |
US10756723B2 (en) | Semiconductor apparatus for detecting an edge of a signal | |
JP2017228894A (ja) | プログラマブル分周器,pllシンセサイザおよびレーダ装置 | |
JP4589253B2 (ja) | 差動出力分周回路 | |
US8378720B2 (en) | Signal processing arrangement | |
JP2009290775A (ja) | リタイミング回路及び分周システム | |
KR100639229B1 (ko) | 메모리 장치의 듀티 사이클 보정회로 | |
TWI517581B (zh) | 正反器電路 | |
CN113206663B (zh) | 一种时钟产生电路以及芯片 | |
US10680595B2 (en) | Duty cycle converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130627 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131210 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140304 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140317 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5516299 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |