KR100639229B1 - 메모리 장치의 듀티 사이클 보정회로 - Google Patents

메모리 장치의 듀티 사이클 보정회로 Download PDF

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Abstract

본 발명은 디지털 지연 고정 루프회로(DLL:Delay Locked Loop)에 적용되며, 입력되는 두 클럭신호의 듀티비를 설계자가 원하는 소정의 비율로 보정해 주는 듀티 사이클 보정회로(DCC:Duty Cycle Correction Circuit)에 관한 것이다. 이 회로는, 위상차를 갖는 제 1 및 제 2 입력 클럭신호를 수신하고, 상기 제 1 및 제 2 입력 클럭 신호의 위상을 혼합하여 제 3 클럭신호로 출력하는 주 위상 혼합기; 및 상기 제 1 및 제 2 입력 클럭신호를 수신하고, 상기 제 1 및 제 2 입력 클럭 신호의 위상을 혼합하여 제 4 클럭신호로 출력하는 보조 위상 혼합기를 구비하며, 상기 주 위상 혼합기 및 보조 위상 혼합기의 제 1 공통 출력 노드를 통해, 상기 제 3 및 제 4 클럭신호의 중간위상에 대응되는 출력 클럭신호를 출력하는 것을 특징으로 한다.

Description

메모리 장치의 듀티 사이클 보정회로{Duty cycle correction circuit for memory device}
도 1은 종래 기술의 일예에 따른 듀티 사이클 보정회로의 회로도.
도 2는 도 1에 도시된 듀티 사이클 보정회로의 입출력 클럭신호의 상승 에지 부분을 도시한 파형도.
도 3은 종래 기술의 다른 일예에 따른 듀티 사이클 보정회로의 회로도.
도 4는 도 3에 도시된 듀티 사이클 보정회로의 입출력 클럭신호의 상승 에지 부분을 도시한 파형도.
도 5는 본 발명에 따른 듀티 사이클 보정회로의 회로도.
도 6은 도 3 및 도 5에 도시된 각각의 듀티 사이클 보정회로의 출력 클럭신호를 비교한 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 110 : 위상 혼합부
101, 102, 103, 111, 112, 113, 114, 115 : 위상 혼합기
200, 300 : 주 위상 혼합기
210, 220, 310, 320 : 병렬 인버터 수단
230, 330 : 반전 인버터 수단
400 : 보조 위상 혼합기
410, 420 : 인버터 수단
211, 212, 213, 221, 222, 223, 311, 312, 313, 321, 322, 323, 411, 412 : 인버터
본 발명은 반도체 메모리 장치의 듀티 사이클 보정회로(DCC Circuit:Duty Cycle Correction Circuit)에 관한 것으로, 특히 디지털 지연 고정 루프회로(DLL Circuit:Delay Locked Loop Circuit)에 적용되며, 입력되는 클럭신호의 듀티를 소정 비율로 보정해 주는 듀티 사이클 보정회로에 관한 것이다.
일반적으로, 지연 고정 루프 회로는 반도체 메모리의 출력 데이터의 유효 데이터 영역을 최대로 보장하기 위해서 지연 고정 루프에서 출력되는 내부 클럭의 듀티비를 대략 50:50으로 설정한다. 그러나, 입력되는 외부 클럭이 비대칭적(Asymmetric)이거나, 혹은 반도체 메모리 자체의 내부특성에 의해 듀티 비율(Duty Ratio)이 왜곡되어 내부 클럭이 비대칭적이 될 수 있다. 주지된 바와 같이, 이러한 비대칭적인 내부 클럭의 듀티를 설계자가 원하는 소정의 듀티 비율로 보정하기 위하여 디지털 지연 고정 루프회로 내부에는 듀티 사이클 보정회로가 설치되어 있다.
이와 관련하여 도 1에는 종래 기술에 따른 듀티 사이클 보정회로의 일예를 도시한다. 도 1에 도시된 듀티 사이클 보정회로는 다수의 CMOS 인버터의 출력을 이용하여 중간지연량을 갖는 다수의 출력신호를 생성하는 방식을 취한다. 도 1을 상세히 설명하면 다음과 같다.
종래 기술에 따른 듀티 사이클 보정회로는, 지연 고정 루프(미도시)를 통과하여 생성된 두 개의 입력 클럭신호(RCLK, FCLK)를 수신하여 세 개의 출력 클럭신호(RCLK100, RCLKA50, FCLK100)를 출력하는 제 1 위상 혼합부(100), 및 제 1 위상 혼합부(100)에서 출력된 세 개의 클럭신호(RCLK100, RCLK50, FCLK100)를 수신하여 다섯 개의 출력 클럭신호(RCLKA100, RCLKA75, RCLKA50, RCLKA25, FCLKA100)를 출력하는 제 2 위상 혼합부(110)를 구비한다.
제 1 위상 혼합부(100)는 세 개의 위상 지연부(101, 102, 103)를 구비한다. 두 개의 위상 지연부(101, 103)는 두 개의 입력 클럭신호(RCLK, FCLK)를 수신하여 각각의 위상에 대응되는 위상을 갖는 클럭신호(RCLK100, FCLK100)를 출력한다. 위상 지연부(102)는 입력 클럭신호(RCLK, FCLK)를 수신하여 입력 클럭신호(RCLK)와 입력 클럭신호(FCLK)의 중간위상에 대응되는 위상을 갖는 클럭신호(RCLK50)를 출력한다.
제 2 위상 혼합부(110)는 다섯 개의 위상 지연부(111, 112, 113, 114, 115)를 구비한다. 각각의 위상 지연부(111, 112, 113, 114, 115)는 제 1 위상 혼합부(100)에서 출력된 세 개의 클럭신호(RCLK100, RCLK50, FCLK100)를 수신하여 서로 다른 위상차를 갖는 다섯 개의 출력 클럭신호(RCLKA100, RCLKA75, RCLKA50, RCLKA25, FCLKA100)를 출력한다. 여기서, 출력 클럭신호(RCLKA100, RCLKA50, FCLKA100)는 클럭신호(RCLK100, RCLK50, FCLK100) 각각의 위상에 대응되는 위상을 갖고, 출력 클럭신호(RCLKA75)는 클럭신호(RCLK100)와 클럭신호(RCLK50)의 중간위상에 대응되는 위상을 갖으며, 출력 클럭신호(RCLKA25)는 클럭신호(RCLK50)와 클럭신호(FCLK100)의 중간위상에 대응되는 위상을 갖는다.
도 2는 도 1에 도시된 듀티 사이클 보정회로의 입출력 클럭신호의 상승 에지 부분을 도시한 파형도로서, 도시한 바와 같이 클럭신호(RCLK100, RCLK50 및 RCLK50, FCLK100)의 상승 에지의 기울기가 완만하므로 중간위상을 갖는 출력 클럭신호(RCLKA75 및 RCLKA25)를 출력하는 것이 양호하다.
그러나, 입력 클럭신호(RCLK, FCLK)는 제 1 및 제 2 위상 혼합부(100, 110)에 구비된 네단의 인버터를 통하여 출력되므로, 외부 파워의 흔들림에 따라 민감하게 움직이며 팬아웃(Fan-out)값이 커져서 고주파에서 듀티의 왜곡이 일어나는 문제점이 있다.
도 3은 종래 기술에 따른 듀티 사이클 보정회로의 다른 일예를 도시한다.
이는, 도 1에 도시한 듀티 사이클 보정회로의 단점을 보완한 회로로서, 제 1 및 제 2 인버터 수단(210, 220)과 반전 인버터 수단(230)으로 구성된 주 위상 혼합기(200)를 구비한다.
제 1 병렬 인버터 수단(210)은 입력 클럭신호(RCLK)를 공통으로 수신하는 세 개의 인버터(211, 212, 213)로 구성되며, 세 개의 인버터(211, 212, 213) 각각에 제공되는 제어신호(EN1, EN2, EN3)의 인에이블 여부에 따라 공통 출력 노드로 클럭신호(RCLKb)를 전달한다.
제 2 병렬 인버터 수단(220)은 입력 클럭신호(FCLK)를 공통으로 수신하는 세 개의 인버터(221, 222, 223)로 구성되며, 세 개의 인버터(221, 222, 223) 각각에 제공되는 제어신호(EN1b, EN2b, EN3b)의 인에이블 여부에 따라 공통 출력 노드로 클럭신호(FCLKb)를 전달한다. 여기서, 제어신호(EN1b, EN2b, EN3b)는 각각의 제어신호(EN1, EN2, EN3)의 반전신호이다.
반전 인버터 수단(230)은 제 1 병렬 인버터 수단(210)에서 출력된 클럭신호(RCLKb)와 제 2 병렬 인버터 수단(220)에서 출력된 클럭신호(FCLKb)를 수신하여 출력 클럭신호(CLKOUT)를 출력한다. 여기서, 출력 클럭신호(CLKOUT)는 클럭신호(RCLKb)와 클럭신호(FCLKb)의 중간위상에 대응되는 위상을 갖는다.
도 4는 도 3에 도시된 듀티 사이클 보정회로의 입출력 클럭신호의 상승 에지 부분을 도시한 파형도로서, 이에 도시한 바와 같이 듀티 사이클 보정회로의 내부에 구비된 다수의 인버터 각각을 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터의 사이즈에 의해 클럭신호(RCLKb, FCLKb)의 상승 에지의 기울기가 급격하게 나타나므로, 출력 클럭신호(CLKOUT)는 클럭신호(RCLKb)와 클럭신호(FCLKb)의 중간위상보다 한쪽으로 치우쳐 나타나는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 반도체 메모리 장치의 디지털 지연 고정 루프회로에서 내부 클럭 신호의 듀티비를 설계자가 원하는 비율로 보정하며, 고주파에서 듀티의 왜곡이 없이 정상동작을 하는 듀티 사이클 보정회로를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 메모리 장치의 듀티 사이클 보정회로가 제공되며: 이 회로는, 위상차를 갖는 제 1 및 제 2 입력 클럭신호를 수신하고, 상기 제 1 및 제 2 입력 클럭 신호의 위상을 혼합하여 제 3 클럭신호로 출력하는 주 위상 혼합기; 및 상기 제 1 및 제 2 입력 클럭신호를 수신하고, 상기 제 1 및 제 2 입력 클럭 신호의 위상을 혼합하여 제 4 클럭신호로 출력하는 보조 위상 혼합기를 구비하며, 상기 주 위상 혼합기 및 보조 위상 혼합기의 제 1 공통 출력 노드를 통해, 상기 제 3 및 제 4 클럭신호의 중간위상에 대응되는 출력 클럭신호를 출력하는 것을 특징으로 한다.
상기 구성에서, 상기 보조 위상 혼합기는, 상기 제 1 입력 클럭신호를 수신하는 제 1 인버터; 상기 제 2 입력 클럭신호를 수신하는 제 2 인버터; 및 상기 제 1 인버터 및 제 2 인버터의 제2 공통 출력 노드를 통해 출력되는 클럭신호를 수신하여, 상기 제 4 클럭신호로 출력하는 제 3 인버터;를 구비하며, 상기 제 1 및 제 2 인버터의 동작 여부에 따라, 상기 제 2 공통 출력 노드에 출력되는 클럭신호의 위상이 변하는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 및 제 2 인버터의 동작 여부에 따라 상기 제 4 클럭신호는 상기 제 1 클럭신호, 제 2 클럭신호, 및 제 1 및 제 2 클럭신호의 혼합신호 중 하나인 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한 다.
도 5는 본 발명의 듀티 사이클 보정 회로의 회로도이다.
도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 듀티 사이클 보정 회로는 제 1 및 제 2 병렬 인버터 수단(310, 320)과 반전 인버터 수단(330)으로 구성된 주 위상 혼합기(300), 및 제 1 및 제 2 인버터 수단(410, 420)으로 구성된 보조 위상 혼합기(400)를 구비한다.
주 위상 혼합기(300)는 입력 클럭신호(RCLK, FCLK)를 수신하며, 내부에 구비된 제 1 및 제 2 병렬 인버터 수단(310, 320)과 반전 인버터 수단(330)을 통하여 입력 클럭신호(RCLK, FCLK)의 위상을 소정의 비율로 혼합한 출력 클럭신호(CLKOUT1)를 출력한다.
제 1 병렬 인버터 수단(310)은 입력 클럭신호(RCLK)를 공통으로 수신하는 세 개의 인버터(311, 312, 313)로 구성되며, 세 개의 인버터(311, 312, 313) 각각에 제공되는 제어신호(EN1, EN2, EN3)의 인에이블 여부에 따라 공통 출력 노드로 클럭신호(RCLKb1)를 전달한다.
제 2 병렬 인버터 수단(320)은 입력 클럭신호(FCLK)를 공통으로 수신하는 세 개의 인버터(321, 322, 323)로 구성되며, 세 개의 인버터(321, 322, 323) 각각에 제공되는 제어신호(EN1b, EN2b, EN3b)의 인에이블 여부에 따라 공통 출력 노드로 클럭신호(FCLKb1)를 전달한다. 여기서, 각각의 제어신호(EN1b, EN2b, EN3b)는 각각의 제어신호(EN1, EN2, EN3)의 반전신호이다.
제어신호(EN1, EN2, EN3) 및 반전된 제어신호(EN1b, EN2b, EN3b)는 외부의 제어 수단을 통하여 제 1 및 제 2 병렬 인버터 수단(310, 320) 각각에 제공되어, 병렬 인버터 수단(310, 320) 내부에 구비된 각각의 인버터(311, 312, 313 및 321, 322, 323)를 온/오프 제어한다. 예를 들어, 제어신호(EN1, EN2)가 인에이블되고 제어신호(EN3)가 디스에이블 되면 클럭신호(RCLKb1)와 클럭신호(FCLKb1)의 중간위상보다 클럭신호(RCLKb1)으로 치우친 위상을 가진 클럭신호를 출력한다. 또한, 제어신호(EN1)가 인에이블되고 제어신호(EN2, EN3)가 디스에이블 되면 클럭신호(RCLKb1)와 클럭신호(FCLKb1)의 중간위상보다 클럭신호(FCLKb1)으로 치우친 위상을 가진 클럭신호를 출력한다.
반전 인버터 수단(360)은 클럭신호(CLKOUTb1)를 수신하여 클럭신호(CLKOUTb1)의 반전된 위상을 가진 출력 클럭신호(CLKOUT1)를 출력한다.
보조 위상 혼합기(400)는 입력 클럭신호(RCLK, FCLK)를 수신하며, 내부에 구비된 제 1 및 제 2 인버터 수단(410, 420)을 통하여 출력 클럭 신호(CLKOUT2)를 출력한다.
제 1 인버터 수단(410)은 내부에 입력 클럭신호(RCLK)를 수신하는 인버터(411)와 입력 클럭신호(FCLK)를 수신하는 인버터(412)를 구비하며, 인버터(411, 412)는 각각에 제어신호(EN4, EN5)를 인가받아 공통 출력 노드로 클럭신호(CLKOUTb2)를 출력한다. 여기서, 제어신호(EN4)가 인에이블되고 제어신호(EN5)가 디스에이블되면 입력 클럭신호(RCLK)에 대응되는 위상을 가진 클럭신호를 출력하며, 제어신호(EN5)가 인에이블되고 제어신호(EN4)가 디스에이블되면 입력 클럭신호(FCLK)에 대응되는 위상을 가진 클럭신호를 출력한다. 또한, 제어신호(EN4, EN5) 가 둘 다 인에이블되면 입력 클럭신호(RCLK)와 입력 클럭신호(FCLK)의 중간 위상에 대응하는 클럭신호를 출력한다.
제 2 인버터 수단(420)은 제 1 인버터 수단(410)에서 출력된 클럭신호(CLKOUTb2)를 수신하여 클럭신호(CLKOUTb2)의 반전된 위상을 가진 출력 클럭신호(CLKOUT2)를 출력한다.
이상에서와 같이, 본 발명의 바람직한 실시예에 따른 듀티 사이클 보정 회로는 주 위상 혼합기(300)에서 출력된 출력 클럭신호(CLKOUT1)와 보조 위상 혼합기(400)에서 출력된 출력 클럭신호(CLKOUT2)의 중간 위상에 대응되는 출력 클럭신호(CLKOUT)를 출력한다.
구체적으로, 주 위상 혼합기(300)에서 출력된 출력 클럭신호(CLKOUT1)의 위상이 중간위상보다 한쪽으로 치우치기 때문에 보조 위상 혼합기(400)에 인가되는 제어신호(EN4, EN5)를 조절하여 출력 클럭신호(CLKOUT2)를 출력하여, 출력 클럭신호(CLKOUT1) 및 출력 클럭신호(CLKOUT2)를 혼합함으로써 출력 클럭신호(CLKOUT)의 위상을 설계자가 원하는 비율(예컨데, 50:50)로 보정한다.
또한, 입력 클럭신호(RCLK, FCLK)는 주 위상 혼합기(300) 및 보조 위상 혼합기(400)를 통하여 두 단의 인버터만 거쳐서 출력되므로 외부에서 들어오는 노이즈의 영향도 적게 받는다.
나아가, 도면에서는 설명하지 않았지만, 구동 능력을 향상시키기 위하여 보조 위상 혼합기(400)에 구비된 제 2 인버터 수단(420)에 다수의 인버터를 병렬로 연결할 수도 있다.
본 발명의 효과는 도 6의 파형도를 통해 더욱 명확히 뒷받침될 수 있다.
도 6은 본 발명 및 종래 기술에 따른 듀티 사이클 보정회로의 동작 파형을 비교한 것으로서, 도시한 바와 같이 본 발명의 바람직한 실시예에 따른 듀티 사이클 보정회로는 고주파에서도 듀티의 왜곡이 없는 우수한 신호 파형을 출력한다.
본 발명의 상기한 바와 같은 구성에 따라, 상기 주 위상 혼합기와 보조 위상 혼합기가 병렬로 연결된 듀티 사이클 회로에서, 상기 주 위상 혼합기와 보조 위상 혼합기를 통하여 팬아웃 값을 줄이며, 위상을 설계자가 원하는 비율로 보정하는 동시에 듀티의 왜곡이 없는 출력 클럭 신호를 출력함으로써, 고주파 동작시 정상적인 출력파가 나오는 효과가 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (3)

  1. 메모리 장치의 듀티 사이클 보정회로에 있어서,
    위상차를 갖는 제 1 및 제 2 입력 클럭신호를 수신하고, 상기 제 1 및 제 2 입력 클럭 신호의 위상을 혼합하여 제 3 클럭신호로 출력하는 주 위상 혼합기; 및
    상기 제 1 및 제 2 입력 클럭신호를 수신하고, 상기 제 1 및 제 2 입력 클럭 신호의 위상을 혼합하여 제 4 클럭신호로 출력하는 보조 위상 혼합기를 구비하며,
    상기 주 위상 혼합기 및 보조 위상 혼합기의 제 1 공통 출력 노드를 통해, 상기 제 3 및 제 4 클럭신호의 중간위상에 대응되는 출력 클럭신호를 출력하는 것을 특징으로 하는 메모리 장치의 듀티 사이클 보정회로.
  2. 제 1 항에 있어서,
    상기 보조 위상 혼합기는,
    상기 제 1 입력 클럭신호를 수신하는 제 1 인버터;
    상기 제 2 입력 클럭신호를 수신하는 제 2 인버터; 및
    상기 제 1 인버터 및 제 2 인버터의 제 2 공통 출력 노드를 통해 출력되는 클럭신호를 수신하여, 상기 제 4 클럭신호로 출력하는 제 3 인버터;를 구비하며,
    상기 제 1 및 제 2 인버터의 동작 여부에 따라, 상기 제 2 공통 출력 노드에 출력되는 클럭신호의 위상이 변하는 것을 특징으로 하는 메모리 장치의 듀티 사이클 보정회로.
  3. 제 2 항에 있어서,
    제 1 및 제 2 인버터의 동작 여부에 따라 상기 제 4 클럭신호는 상기 제 1 클럭신호, 제 2 클럭신호, 및 상기 제 1 및 제 2 클럭신호의 혼합신호 중 하나인 것을 특징으로 하는 메모리 장치의 듀티 사이클 보정회로.
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