CN102447471A - 分频器和具有该分频器的混合器电路 - Google Patents

Abstract

本发明提供了分频器和具有该分频器的混合器电路。一种分频器具有：时钟生成电路，该时钟生成电路组合具有第一相位差的第一触发时钟和第二触发时钟，以生成具有与第一触发时钟和第二触发时钟的脉冲边沿相对应的脉冲边沿的第三时钟；输出分频电路，该输出分频电路对第三时钟的频率进行1/2分频，以生成具有与第一相位差相对应的占空比的第一差动输出时钟和第二差动输出时钟；以及相位校正电路，该相位校正电路在第一触发时钟或第二触发时钟的脉冲边沿的定时检测第一输出时钟或第二输出时钟的相位，以在检测到的相位不是正常相位时生成用于复位输出分频电路的相位校正信号。

Description

分频器和具有该分频器的混合器电路

技术领域

实施例涉及分频器(divider)和具有该分频器的混合器(mixer)电路。

背景技术

分频器对具有第一频率的输入时钟进行分频以生成具有与分频比相应的第二频率的输出时钟。关于分频器，例如已知以下技术。

在1/2分频器的情况下，例如，输入由振荡器生成的差动时钟，并且生成具有差动时钟的一半频率的输出时钟。因此，已被1/2分频的输出时钟具有与差动时钟的相位差180°相对应的相位偏移，并且此相位差是已被1/2分频的输出时钟的90°。具有90°相位差的输出时钟被用作诸如数字TV广播和便携式电话之类的无线电通信中的发送装置的混合器电路或接收装置的混合器电路的本地时钟。此混合器电路例如是正交调制电路、镜像去除电路和正交解调电路。

用于发送装置或接收装置的混合器电路的本地时钟的相位精确度对于发送信号或接收信号的质量有重大影响。因此，分频器需要生成作为分频器的输出的本地时钟的非常精确的相位差90°。

发明内容

如上所述，分频器输入差动输入时钟，并利用输入时钟的相位差180°生成相位偏移了90°的输出时钟。因此，如果输入时钟的相位差相对于180°有偏移，则输出时钟的相位差也相对于90°有偏移。另外，分频器在差动输入时钟的上升沿(或下降沿)的定时使输出时钟反相。因此，如果差动输入时钟的相位差相对于180°有偏移，则取决于差动输入时钟中的哪个输入时钟首先被输入到分频器，输出时钟的占空比进入两个状态之一。占空比的这种离差是难以预测的，并且这导致难以通过相位调整来调整占空比。

本发明的一个目的是提供一种抑制输出时钟的占空比的随机变化的分频器和具有该分频器的混合器电路。

根据实施例的一个方面，一种分频器具有以下部件：时钟生成电路，该时钟生成电路组合具有第一相位差的第一触发时钟和第二触发时钟，以生成具有与第一触发时钟和第二触发时钟的脉冲边沿相对应的脉冲边沿的第三时钟；输出分频电路，该输出分频电路对第三时钟的频率进行1/2分频，以生成具有与第一相位差相对应的占空比的第一差动输出时钟和第二差动输出时钟；以及相位校正电路，该相位校正电路在第一触发时钟或第二触发时钟的脉冲边沿的定时检测第一输出时钟或第二输出时钟的相位，以在检测到的相位不是正常相位时生成用于复位输出分频电路的相位校正信号。

根据该方面，抑制了输出时钟的占空比的随机变化。

附图说明

图1A和图1B示出了根据本实施例的混合器的示例。

图2示出了频率被1/2分频的信号的关系。

图3示出了用于生成相位差是90°的本地时钟的本地信号生成电路。

图4示出了用于生成相位差相对于90°有偏移的本地信号的本地信号生成电路。

图5示出了相位调整电路。

图6示出了图3和图4中的前级分频器32的配置。

图7A、图7B和图7C描绘了示出图6中的分频器32的操作的波形图。

图8示出了分频器32的输出分频电路64的电路示例。

图9示出了输出分频电路64的波形图。

图10是根据第一实施例的分频器的框图。

图11是根据第一实施例的分频器的电路图。

图12A和图12B是根据第一实施例的分频器的波形图。

图13是根据第一实施例的分频器的变形例1的框图。

图14是根据第一实施例的分频器的变形例1的电路图。

图15A和图15B是根据第一实施例的分频器的变形例1的波形图。

图16是根据第一实施例的分频器的变形例2的框图。

图17是根据第一实施例的分频器的变形例2的电路图。

图18A和图18B是根据第一实施例的分频器的变形例2的波形图。

图19示出了分频器32中的延迟路径。

图20A和图20B是示出分频器32的延迟路径的延迟时间问题的波形图。

图21是根据第二实施例的分频器的框图。

图22是根据第二实施例的分频器的电路图。

图23A1和图23A2是根据第二实施例的分频器的波形图。

图24B1和图24B2是根据第二实施例的分频器的波形图。

图25是总结图23和图24中示出的四个操作的表格。

图26示出了图22中的根据第二实施例的分频器中的延迟路径。

图27是根据第二实施例的分频器的变形例1的电路图。

图28是根据第二实施例的分频器的变形例1的波形图。

图29是根据第二实施例的分频器的变形例2的框图。

图30是根据第二实施例的分频器的变形例2的电路图。

图31是根据第二实施例的分频器的变形例3的框图。

图32是根据第二实施例的分频器的变形例3的电路图。

图33是示出此分频器的操作的波形图。

图34A和图34B示出了具有本实施例的分频器的混合器电路的示例。

具体实施方式

图1A和图1B示出了根据本实施例的混合器的示例。图1A是将来自信号源10的信号乘以本地时钟生成电路LO的输出信号的混合器MIX1。信号源10的信号包括频率F3的期望信号波和频率F4的干扰波，并且干扰波的频率F4相对于本地频率F2位于信号波的频率F3的相反侧。

在此情况下，混合器MIX1的频率F1的输出信号包括频率(F3-F2)的信号和频率(F2-F4)的信号，并且混合器的输出信号F1除了信号成分(F3-F2)以外还包括噪声成分(F2-F4)。图1B示出了镜像去除混合器。镜像去除混合器具有第一混合器MIX2和第二混合器MIX3，该第一混合器MIX2将信号源10的信号A乘以由本地时钟生成电路LO生成的频率F2的信号B，该第二混合器MIX3将信号源10的信号A乘以通过使由本地时钟生成电路LO生成的频率F2的信号B的相位偏移90°而生成的信号C。镜像去除混合器具有相位偏移器12和减法器14，该相位偏移器12使通过将信号A乘以信号B而生成的乘法信号D的相位偏移90°，该减法器14从第二混合器MIX3的输出F中减去相位偏移器12的输出E。

在减法器14中，乘法信号D＝A*B和F＝A*C中分别包括的频率F2至F4的信号成分和镜像信号F4的成分被从输出信号F1中去除。

发送装置具有正交调制电路，该正交调制电路具有一对混合器，用于将基带发送信号乘以相位相差90°的本地时钟信号。以相同的方式，接收装置具有正交解调电路，该正交解调电路具有一对混合器，用于将高频接收信号乘以相位相差90°的本地时钟信号。

在镜像去除混合器、正交调制电路和正交解调电路中，本地时钟的相位精确度对于通信质量产生重大影响，因此要求本地时钟的相位差以较高的精度匹配90°。

图2示出了频率被1/2分频的信号的关系。相位相差90°的本地时钟是由分频电路生成的。该分频电路对一定频率F5的时钟进行1/2分频以生成频率F2的时钟。频率F2是频率F5的一半，并且具有两倍的周期。因此频率F5的相位360°和180°对应于频率F2的相位180°和90°。

因此，通过对相位为0°、频率为F5的时钟F5(0)进行1/2分频而生成的时钟F2(0)是相位为0°、频率为F2＝F5/2的时钟，并且通过对相位为180°、频率为F5的时钟F5(180)进行1/2分频而生成的时钟F2(90)是相位为90°、频率为F2＝F5/2的时钟。通过像这样对差动时钟F5(0)和F5(180)的频率进行1/2分频，可以生成相位偏移90°的时钟F2(0)和F2(90)。这些时钟F2(0)和F2(90)可用作图1B中的两组本地时钟B和C。

图3示出了用于生成相位差是90°的本地时钟的本地信号生成电路。在这个本地信号生成电路中，诸如用于台站的振荡器之类的信号源30生成频率F7的时钟，并且前级分频器32对此时钟进行分频以生成频率F5的时钟。此时钟F5是相位偏移180°的差动时钟，并且差动时钟CK和CKB被输入到分频器34。在图3中，也示出了差动时钟CK和CKB的信号波形。

分频器34具有两级的锁存器38和39，它们响应于差动时钟CK和CKB对输入D和DB进行锁存，并将锁存的输入D和DB输出到输出Q和QB。更准确地说，当CK变成H(高)电平时，输入D和DB被锁存，并且锁存的输入D和DB同时被输出到输出Q和QB，而当CK变成L(低)电平时，先前CK为H电平时的输出Q和QB被保持，无论输入D和DB的值如何。两级的锁存器38和39构成一个D触发器，并且锁存器39的输出Q和输出QB分别连接到锁存器38的输入DB和输入D以构成环形计数器。因此，两级的锁存器38和39的输出响应于时钟F5的下降沿和上升沿而变化。因此，相位是0°和180°的输出时钟N0和N180从后级中的锁存器39输出，并且相位是90°和270°的输出时钟N90和N270从前级中的锁存器38输出，并且这些输出时钟的频率是输入时钟F5的一半。换言之，差动输出时钟(N0和N180)和(N90和N270)分别具有90°的相位差，并且被用作要被输入到混合器的本地时钟。

这样，分频器34的输出时钟(N0和N180)和(N90和N270)的相位差对应于输入时钟CK和CKB的上升沿和下降沿之间的时间。因此，如果输入时钟CK和CKB的H电平时段相对于时钟周期的占空比是0.5，换言之，如果H电平时段和L电平时段相等，则输出时钟(N0和N180)和(N90和N270)的相位差可以准确地成为90°。如果输入时钟CK和CKB的占空比相对于0.5有偏移，则输出时钟(N0和N180)和(N90和N270)的相位差相对于90°有偏移。

图4示出了用于生成相位差相对于90°有偏移的本地信号的本地信号生成电路。该本地信号生成电路的配置与图3的相同。与图3的不同在于，由前级的分频器32生成的差动输入时钟CK和CKB的占空比是0.56，并且输入时钟CK的H电平时段长于L电平时段。相应地，输出时钟(N0和N180)和(N90和N270)的相位差是100.8，相对于90°有偏移。这样，由于输入时钟CK和CKB的占空比相对于0.5的微小偏移0.06，输出时钟的相位差相对于90°偏移了10.8°。

由于信号源30和前级分频器32的电路元件的特性离差以及这些电路中的延迟特性，输入到分频器34的频率F5的输入时钟CK和CKB的占空比很少会正好是0.5。

然而，如果在分频器34的输出时钟(N0和N180)和(N90和N270)之间生成大于或小于理想的90°的相位差，则在混合器36中部署用于调整这些输出时钟的相位的相位调整电路，于是实现理想的90°相位差。

图5示出了相位调整电路。相位调整电路具有第一相位调整电路和第二相位调整电路，该第一相位调整电路具有晶体管Q1、Q2和Q3、电阻器R1和R2以及偏置电压BV_0，该第二相位调整电路具有晶体管Q4、Q5和Q6、电阻器R4和R5以及偏置电压BV_90，并且偏置电压生成单元50向第一和第二相位调整电路的输入端提供与从外部写入到存储器52的偏量调整信号相对应的偏置电压。

如图5所示，对于第一相位调整电路的Q1、Q2和Q3构成的差动电路的阈值电压Vth，在偏置电压A的情况下输入时钟N0的信号波形高于在偏置电压B的情况下输入时钟N0的信号波形，其中偏置电压B低于偏置电压A。相应地，由于晶体管Q1从导通到截止的变化而引起的输出时钟NOX的上升沿在偏置电压A的情况下与在偏置电压B的情况下相比有所延迟。换言之，输出时钟的相位根据偏置电压的电平而有所不同。这意味着通过调整偏置电压来精微地调整输出时钟(NOX和N180X)和(N90X和N270X)的相位差。

从而，根据图5中所示的相位调整电路，通过利用存储器设定值调整偏置电压BV_0和BV_90，来精微地调整相位调整电路的输出时钟(NOX和N180X)和(N90和N270X)的相位差。结果，通过在图3和图4的混合器36的输入级中部署此相位调整电路，以较高的精度将本地时钟的相位差调整到90°。

然而，如果图3和图4中的前级分频器32的输出信号F5(0)和F5(180)的占空比也就是时钟CK和CKB的占空比随机地变化，则由于占空比的偏移，很难将输出时钟(N0和N180)和(N90和N270)之间的相位差维持在理想的90°，即使使用了上述相位调整电路也是如此。例如，时钟CK和CKB的H电平时段长于L电平时段的情况和时钟CK和CKB的H电平时段短于L电平时段的情况可随机地发生。占空比随机变化的这种现象对于如图5所示的通过从外部在存储器中设定偏置电压来进行的固定相位调整方法来说是不期望的。

图6示出了图3和图4中的前级分频器32的配置。分频器32从频率F7的差动时钟N601和N602生成频率F5的差动时钟N613和N614。输入时钟N601是正相位(0°)时钟，而输入时钟N602是负相位(180°)时钟。同样地，输出时钟N613是正相位(0°)时钟，而输出时钟N614是负相位(180°)时钟。

分频器32具有对输入时钟N601的频率进行1/N分频的分频电路B601，以及对输入时钟N602的频率进行1/M分频的分频电路B602。这些分频电路B601和B602例如是计数器。计数器的分频比N和M最好相同。然而，计数器的分频比N和M不是必须要相同。在此情况下，应用以上提及的日本专利申请早期公布No.2005-333567中公开的控制，使得当一个计数器完成计数时，另一计数器的复位被解除，并且开始计数操作。从而，对输入时钟进行1/N分频的一个计数器B601生成时钟脉冲N605的生成操作和对输入时钟进行1/M分频的另一计数器B602生成时钟脉冲N606的生成操作是交替进行的。

分频器32还具有时钟组合电路63，用于对分频电路B601和B602输出的时钟N605和N606进行组合。时钟组合电路63是确定时钟N605和N606的OR(或)的OR电路，使时钟N605和N606反相并确定NAND(与非)的NAND电路，或者交替选择时钟N605的脉冲和时钟N606的脉冲的选择电路。输出级中的分频电路64是对组合时钟N609的频率进行1/2分频的输出分频电路，并且输出差动输出时钟N613和N614。复位信号N615可被提供到分频电路B601、B602和64，并且当复位信号N615变成H电平时，每个分频电路的操作被复位。

图7A、图7B和图7C描绘了示出图6中的分频器32的操作的波形图。在图7A、图7B和图7C中，考虑了分频器32的分频电路B601和B602的分频比N和M是N＝M＝3的情况。图7A是当频率F7的输入差动时钟N601和N602的相位差是理想的180°并且分频器中的电路元件达到平衡时的波形图。如图7A所示，在N＝M＝3的情况下，频率F7的差动时钟的相位差是理想的(180°)，并且分频器中的元件是平衡的。分频电路N601和N602生成时钟N605和N606，时钟N605和N606具有与输入时钟N601和N602的上升沿同步的上升沿，并且具有是输入时钟的三倍周期的时钟周期。时钟组合电路63组合这些时钟N605和N606，并且生成时钟N609，时钟N609具有时钟N605和N606的上升沿和下降沿的双重脉冲边沿。

然后，输出分频电路64与时钟N609的上升沿同步地生成交替重复上升和下降的1/2分频的输出时钟N613和N614。换言之，如图7A所示，响应于时钟N605的上升沿生成输出时钟N613的上升沿，并且响应于时钟N606的上升沿生成输出时钟N613的下降沿。这意味着时钟N605和N606是作为输出时钟N613的脉冲边沿的触发的时钟。因此，时钟N605和N606在下文中也被称为触发时钟。JP 2005-333567公开的内容现在被结合在本说明书中。

在图7A中的示例中，输入时钟N601和N602的相位差是理想的180°，因此具有与N601和N602的这些上升沿相对应的脉冲边沿的输出脉冲N613的占空比是理想的0.5。

图7B是在频率F7的输入差动时钟N601和N602的相位差相对于180°有偏移并且在复位被解除后具有正相位的触发脉冲N605首先被输入的情况下的波形图。如图7B所示，频率F7的差动时钟的相位差偏移了(正相位侧的触发N605首先输入)。输入时钟N602的相位相对于N601的相位延迟了不止180°。因此，触发时钟N605和N606的相位差在N605-N606中比在N606-N605中长。由于具有正相位的触发脉冲N605在复位信号N615被解除之后首先被输入，所以输出时钟N613的H电平时段(N605-N606的时段)变得长于L电平时段(N606-N605的时段)。在图7B中的示例的情况下，占空比是0.56。

另一方面，图7C是在频率F7的输入差动时钟N601和N602的相位差相对于180°有偏移并且在复位被解除后具有负相位的触发脉冲N606首先被输入的情况下的波形图。如图7C所示，频率F7的差动时钟的相位差偏移了(负相位侧的触发N606首先输入)。与图7B中一样，输入时钟N602的相位相对于N601的相位延迟了不止180°。因此，触发时钟N605和N606的相位差是N605-N606长于N606-N605。由于具有负相位的触发脉冲N606在复位信号N615被解除之后首先被输入，所以输出时钟N613的H电平时段(N606-N605的时段)变得短于其L电平时段(N605-N606的时段)。在图7C中的示例的情况下，占空比是0.44。

如图7B和图7C所示，如果在图6中的分频器32中输入差动时钟N601和N602的相位差相对于180°有偏移，则启动后输出时钟N613和N614的占空比依据复位信号N615被解除的定时而变成0.56或0.44。此复位信号解除定时是从通电复位电路经由信号线提供来的复位解除信号，并且其定时是不确定的。

图8示出了分频器32的输出分频电路64的电路示例。输出分频电路64具有用于对差动时钟N609和xN609的频率进行1/2分频的电路，并且差动输出时钟Q和QB对应于N613和N614。输出分频电路64具有由输入电路81和保持电路82构成的前级锁存器，以及由输入电路83和保持电路84构成的后级锁存器。由这两级锁存器构成的D触发器与图4中所示的分频器34相同。

图8中的虚线椭圆所包围的电路分别是反相器，并且用于使能或禁止这些反相器的诸如M3301和M3305之类的一对控制晶体管分别被部署在反相器的电源侧和地侧。输入电路81和83的控制晶体管M3301、M3305等等由输入时钟N609和xN609控制，用于保持电路82和84的复位的输出控制晶体管M3317、M3318等等由复位时钟N615控制，并且保持电路82和84的保持单元的控制晶体管M3307、M3303等等由输入时钟N609和xN609控制。

图9示出了输出分频电路64的波形图。在复位状态中，复位信号N615处于H电平并且晶体管M3337和M3338都导通，因此连接到这些晶体管的漏极端的输出时钟N613和N614分别是L电平和H电平。前级中的保持电路82的输出N3301和N3302分别是H电平和L电平。当复位状态被解除时，复位信号N615变成L电平，并且输入电路81和83以及保持电路82和84被输入时钟N609和xN609交替控制，并且作为1/2分频电路工作。在复位被解除后的第一输入时钟N609的上升沿，后级输入电路83输入前级保持电路82的输出N3301和N3302的H电平和L电平，从而输出时钟N613和N614分别从L电平变到H电平和从H电平变到L电平。这样，响应于第一输入时钟N609的上升沿，输出时钟N613从L电平上升到H电平。

通过对图8和图9的描述可以更清楚看出，输出时钟N613的占空比依据在图7B和图7C中复位被解除后的第一触发时钟是N605还是N606而变成两种状态。

图4中的分频器34也具有与图8和图9相同的电路配置和操作波形。

如上所述，对于相位调整电路来说，不希望图3和图4中的前级分频器32的输出时钟F5的占空比偶然具有两种状态。因此，在以下根据本实施例的分频器32中，输出时钟的占空比可被校正到两种状态中的任一种。

[第一实施例]

图10是根据第一实施例的分频器的框图。与图6中的分频器32一样，此分频器具有进行1/N分频和1/M分频的子计数器B601和B602、用于对由子计数器输出的正相位触发时钟N605和负相位触发时钟N606进行组合的时钟组合电路63、以及对组合时钟N609的频率进行1/2分频的输出分频电路64。换言之，正相位侧的输出时钟N613可具有两种状态，即响应于正相位触发时钟N605的上升沿而从L上升到H的情况，和响应于负相位触发时钟N606的上升沿而从L上升到H的情况。负相位侧的输出时钟N614执行与此操作相反的操作。这两种状态是依据在复位信号N615被解除之后是先生成正相位触发时钟N605还是先生成负相位触发时钟N606而发生的。

因此，图10中的分频器具有相位校正电路65，该相位校正电路65检测在正相位触发时钟N605的脉冲边沿的定时之后正相位时钟N613从L变到H(相位0°)还是从H变到L(相位180°)，并且如果相位不正常则输出相位校正信号N629。此相位校正信号N629被输入到由OR门66构成的相位校正单元，以复位输出分频电路64。由于输出时钟N613的变化是在正相位触发时钟N605的脉冲边沿的定时之后发生的，所以相位校正电路65通过相位是0°还是180°来检测在正相位触发时钟N605的脉冲边沿的定时处输出时钟N613是处于L电平还是H电平。根据此检测结果，相位校正电路65输出相位校正信号N629。

图11是根据第一实施例的分频器的电路图。时钟组合电路63具有缓冲器B607和缓冲器B608以及确定缓冲器的输出N607和N608的OR的OR门B609，其中触发时钟N605和触发时钟N606分别被输入到缓冲器B607和缓冲器B608中。OR门B609输出组合时钟N609。输出分频电路64具有：生成时钟N609的正相位时钟N611和负相位时钟N612的缓冲器B610、B611和B613和反相器B612；以及分频电路B614。分频电路B614例如具有图8中的电路。

相位校正电路65具有D触发器B620，该D触发器B620响应于正相位触发时钟N605的上升沿而锁存正相位输出时钟N613。从D触发器B620的数据输出端Q输出的信号是相位校正信号N629，其经由相位校正单元66复位分频器B614。

图12A和图12B是根据第一实施例的分频器的波形图。图12A示出了正常操作的情况，图12B示出了当检测到异常操作并执行相位校正时的情况。图12A示出了期望的启动的情况(N605使N613从L变到H)。图12B示出了不期望的启动的情况(N605使N613从H变到L)，相位偏移被检测和校正。

在此分频器中，正相位输出时钟N613由于正相位触发时钟N605的上升沿而从L上升到H电平的操作被认为是正常操作。因此，如图12A所示，如果响应于正相位触发时钟N605的上升沿检测到的正相位输出时钟N613处于L电平，则D触发器B620认为这是正常相位(OK)，并且将相位校正信号N629保持在L电平中。

另一方面，如图12B中所示，如果响应于正相位触发时钟N605的上升沿检测到的正相位输出时钟N613处于H电平，则D触发器B620认为这是异常相位(NG)，将相位校正信号N629设定到H电平，并且复位输出分频器B614。通过相位校正信号N629＝H电平，输出分频器B614被维持在复位状态中，并且正相位输出时钟N613被保持在L电平中。这是像图8和图9中所述那样的。由于即使当输出分频器B614被维持在复位状态中时子计数器B601和B602也不被复位，所以正相位触发脉冲N605和负相位触发脉冲N606被相继生成。结果，响应于下一个正相位触发脉冲N605的上升沿而检测到的正相位输出时钟N613变成L电平并被认为是正常相位(OK)，并且相位校正信号N629被变到L电平以解除复位状态。然后，分频器32继续在期望的正常状态中的分频操作。

即使在正常分频操作期间由于噪声等等而发生异常分频操作，相位校正电路65的D触发器B620也可检测到异常状态，并且复位输出分频器B614以返回到正常状态，如上所述。

在图11中，相位校正电路的D触发器B620可响应于负相位触发时钟N606而检测负相位输出时钟B614的电平，并将检测信号用于相位校正信号B620。相位校正电路的D触发器B620可响应于正相位触发时钟N605而检测负相位输出时钟B614的电平，使输出端Q反相，并将结果用于相位校正信号B620。相位校正电路的D触发器B620还可响应于负相位触发时钟N606而检测正相位输出时钟B613的电平，使输出端Q反相，并将结果用于相位校正信号B620。

可以颠倒正常分频操作和异常分频操作。关键是分频器32不会随机地进入两种分频操作状态。

[第一实施例的变形例1]

图13是根据第一实施例的分频器的变形例1的框图。与图10中的分频器32一样，此分频器具有子计数器B601和B602、时钟组合电路63以及输出分频电路64。该分频器还具有相位校正电路65，该相位校正电路65检测在负相位触发时钟N606的脉冲边沿的定时之后负相位时钟N614从L变到H(相位0°)还是从H变到L(相位180°)，并且在不正常的相位180°的情况下输出相位校正信号N629。

在此分频器中，与图10中的分频器不同，相位校正信号N629被提供到时钟阻断电路67，时钟阻断电路67阻断正相位触发时钟N605的通过。时钟阻断电路67在相位校正信号N629处于H电平时禁止正相位触发时钟N605的通过。通过正相位触发时钟的阻断，输出分频器由负相位触发时钟N606激活并且输出时钟的相位被反相。换言之，校正了相位。

图14是根据第一实施例的分频器的变形例1的电路图。与图11中的电路图的不同在于，构成相位校正电路65的该D触发器B620向应于负相位触发时钟N606的上升沿而检测负相位输出时钟N614的相位(L电平或H电平)，并且如果检测到L电平，则D触发器B620认为这是正常状态并将相位校正信号N629设定到L电平，而如果检测到H电平，则D触发器B620认为这是异常状态并将相位校正信号N629设定到H电平。分频器还具有缓冲器B603，该缓冲器B603作为时钟阻断电路67响应于控制信号而阻断或不阻断正相位触发时钟N605的通过。分频器还具有缓冲器B604，该缓冲器B604在负相位触发时钟N606则始终让时钟通过，即不阻断时钟，以便维持延迟平衡。缓冲器B603在控制信号为L的情况下允许时钟通过，或者在控制信号为H的情况下阻断时钟通过并将输出强制设定到L电平。

图15A和图15B是根据第一实施例的分频器的变形例1的波形图。图15A示出了正常操作的情况，并且图15B示出了当检测到异常操作并且执行相位校正时的情况。图15A示出了期望的启动的情况(N605使N613从L变到H)(＝N604使N614从L变到H)。图15B示出了不期望的启动的情况(N605使N613从H变到L)(＝N604使N614从H变到L)，相位偏移被检测和校正。

在此分频器中，同样，当负相位输出时钟N614由于负相位触发时钟N606的上升沿而从L上升到H电平时的操作被认为是正常操作。因此，如图15A所示，如果响应于负相位触发时钟N606的上升沿而检测到的负相位输出时钟N614处于L电平，则D触发器B620认为这是正常操作(OK)，并且将相位校正信号N629保持在L电平中。

另一方面，如图15B中所示，如果响应于负相位触发时钟N606的上升沿检测到的负相位输出时钟N614处于H电平，则D触发器B620认为这是异常相位(NG)，将相位校正信号N629设定到H电平，并将时钟阻断电路67设定到阻断状态。由此，正相位触发时钟N605的脉冲被暂时阻断，因为相位校正信号N629处于H电平。换言之，根据响应于负相位触发时钟N606而检测到的负相位输出时钟N614的相位，时钟阻断电路67阻断或不阻断之后到达的正相位触发时钟N605的脉冲。

然后，当相位校正电路65的D触发器B620响应于下一个负相位触发脉冲N606而检测到负相位输出时钟N614的L电平时，相位校正信号N629被返回到L电平。然后，分频器32继续在期望的正常状态中的分频操作。

即使在正常分频操作期间由于噪声等等而发生异常分频操作，相位校正电路65的D触发器B620也可检测到异常状态，并且将相位校正信号N629设定到H电平以将时钟阻断电路67设定到阻断状态以便返回到正常状态。

在图14中，相位校正电路的D触发器B620可响应于正相位触发时钟N605而检测正相位输出时钟N613的电平，并将检测到的信号用于相位校正信号B629。在此情况下，在负相位触发时钟N606侧部署时钟阻断电路。相位校正电路的D触发器B620可响应于正相位触发时钟N605而检测负相位输出时钟N614的电平，使输出端Q反相，并将结果用于相位校正信号B629。在此情况下，同样，在负相位触发时钟N606侧部署时钟阻断电路。相位校正电路的D触发器B620还可响应于负相位触发时钟N606而检测正相位输出时钟B613的电平，使输出端Q反相，并将结果用于相位校正信号B628。在此情况下，在正相位触发时钟N605侧部署时钟阻断电路。

可以颠倒正常分频操作和异常分频操作。关键是分频器32不会随机地进入两种分频操作状态。

[第一实施例的变形例2]

图16是根据第一实施例的分频器的变形例2的框图。与图13中的变形例1的配置的不同在于，时钟阻断电路67被部署在子计数器B601的前级。操作与变形例1相同。

图17是根据第一实施例的分频器的变形例2的电路图。与图14中的变形例1的配置的不同在于，时钟阻断电路67的具有阻断功能的缓冲器B603被部署在子计数器B601的前级。

图18A和图18B是根据第一实施例的分频器的变形例2的波形图。图18A示出了期望的启动的情况(N605使N613从L变到H)(＝N606使N614从L变到H)。图18B示出了不期望的启动的情况(N605使N613从H变到L)(＝N606使N614从H变到L)，相位偏移被检测和校正。在此示例中，时钟阻断电路67阻断正相位输入时钟N603。因此，负相位时钟N614在相位校正信号N629处于H电平时维持L电平，并且相位校正电路65的D触发器B620在下一个负相位触发时钟N606检测负相位输出时钟N614的L电平，并将相位校正信号N629设定到L电平。然后，在正常状态中执行分频操作。

在变形例2中，与变形例1类似，要输入到相位校正电路65的时钟端的触发时钟、要输入到输入数据端D的输出时钟以及部署时钟阻断电路的位置可以被改变。

在上述根据第一实施例的分频器32的情况下，如果电路的操作频率较慢，则不发生延迟问题。然而，如果操作速度变高，例如变到10GHz，则相位校正电路进行的相位检测中的延迟时间和相位校正中的延迟时间变得太大以至于不能忽略，这可导致操作差错。

图19示出了分频器32中的延迟路径。此分频器是具有图14中的电路图的示例。首先，考虑从负相位触发时钟N606经由输出分频器B614到用于检测相位的D触发器B620的延迟A、从负相位触发时钟N606到D触发器B620的延迟B以及从D触发器B620到时钟阻断电路的缓冲器B603的延迟C。

第一个问题在于，当延迟A和延迟B的差异变得长于大约频率F5的输出时钟的一半周期时，用于检测相位的D触发器B620把通过负相位触发时钟N606生成的输出分频器的输出时钟N614的逻辑错误地判定为与实际逻辑相反。

图20A和图20B是示出分频器32的延迟路径的延迟时间问题的波形图。图20A示出了期望的启动的情况(N605使N613从L变到H)(＝N604使N614从L变到H)。图20B示出了不期望的启动的情况(N605使N613从H变到L)(＝N604使N614从H变到L)，相位偏移被检测和校正。图20A和图20B示出了图15中的波形图上的延迟路径问题。如果延迟A在图20B中的异常操作状态中增大，则负相位输出时钟N614变得如虚线所示。换言之，由紧挨负相位触发时钟N606之前的正相位触发时钟N605引起的负相位输出时钟N614的变化尚未完成。因此，D触发器B620可检测到负相位输出时钟N614的L电平，并且错误地认为该状态是正常的。

第二个问题在于，当延迟B和延迟C的总和变得更长以接近频率F5的输出时钟的一个周期时，用于控制时钟的阻断的相位校正信号N629可在正相位触发时钟N605的传送期间到达时钟阻断缓冲器B603。换言之，如果相位校正信号N629如图20B中的虚线所示那样延迟，则相位校正信号N629在正相位触发时钟N605的传送期间到达时钟阻断缓冲器B603，并且阻断失败。输出分频器B614在所传送的正相位触发时钟N605的上升沿不暂时停止分频操作，因此相位校正不被执行。

延迟A和延迟B的差异以及延迟B和延迟C的总和依据集成电路的操作环境(温度和电源电压)而变化，因此在一些情况下相位校正将不被执行。下面将描述的根据第二实施例的分频器抑制了这种由于延迟引起的检测差错和相位校正差错。

[第二实施例]

图21是根据第二实施例的分频器的框图。图22是根据第二实施例的分频器的电路图。

在第二实施例的分频器中，相位校正电路65具有第一相位检测单元65A、第二相位检测单元65B和相位校正信号生成单元65C。对于相位检测，与第一实施例不同，不直接通过负相位触发时钟N606来检测输出分频电路B614的负相位输出时钟N614的相位。

根据第二实施例，在第一相位检测单元65A中包括子分频器B618(除以2)。第一相位检测单元65A具有：EOR门B619，该EOR门B619检测响应于组合时钟N609执行分频操作的子分频器B618的输出时钟N618的相位和输出分频器N614的负相位输出时钟N614的相位是相同还是相反；以及D触发器B621，该D触发器B621锁存EOR门的输出。换言之，第一相位检测单元65A检测子分频器B618的输出时钟N618和输出分频器B614的输出时钟N614的相位关系。

第二相位检测单元65B具有D触发器B620，用于响应于负相位触发时钟N606而检测子分频器B618的输出时钟N618的相位。

相位校正信号生成单元65C根据第一相位检测单元65A的D触发器B621的检测输出N622和第二相位检测单元65B的D触发器B620的检测输出N621来输出相位校正信号N629。取决于第一相位检测单元65A的D触发器B621的检测输出N622(即，子分频器B618的输出时钟N618的相位和输出分频器B614的输出时钟N614的相位是相同还是相反)，EOR门B622将相位校正信号N629设定到通过时钟阻断执行相位校正的H电平(N629＝H)或者不阻断时钟并且不执行相位校正的L电平(N629＝L)。

子分频器B618对应于输出分频器B614，但是与B614不同的是在前级不具有缓冲器电路。并且N609是由N605或N606生成的。因此，N618对应于没有延迟A的N613或N614。换言之，EOR门B619确认不具有延迟A的问题的子分频器B618的输出时钟N618的相位和输出分频器B614的负相位输出时钟N614的相位是相同还是相反。然后，D触发器B620以与第一实施例中相同的方式利用负相位触发时钟N606来检查子分频器B618的输出时钟N618(对应于N613或N614)的相位。并且EOR门B622根据EOR门B619的检测结果(即是相同(N619，N622＝L)还是相反(N619，N622＝H))，将此相位检查结果B621改变成正确的检查结果B629。因为N618对应于N613或N614。正常的相位检测结果被直接用作相位校正信号N629。

如上所述，根据第二实施例，第一相位检测单元65A的子分频器B618不需要驱动外部的大负载，因此省略了像B614那样的前级中的缓冲器电路，并且缓解了上述的在第二相位检测单元的D触发器B620中的延迟A和延迟B之间生成大差异的问题。取决于子分频器B618的输出信号N618的相位和输出分频器B614的输出时钟N614的相位是相同还是相反，EOR门622将第二相位检测单元65B的D触发器B620的检测信号N621转换成更适当的相位校正信号。

图23A1和图23A2以及图24B1和图24B2是根据第二实施例的分频器的波形图。图23A1和图23A2各自示出了正常启动的情况，其中图23A1示出了子分频器B618的输出时钟N618的相位和输出分频器B614的负相位输出时钟N614的相位相反的情况(N613和N618的相位相同，或者N614和N618的相位相反)，并且图23A2示出了这些相位相同的情况(N613和N618的相位相反，或者N614和N618的相位相同)。图23A1示出了期望的启动的情况(N605使N613从L变到H)(＝N606使N614从L变到H)(N613和N618的相位相同，N614和N618的相位相反)。图23A2示出了期望的启动的情况(N605使N613从L变到H)(＝N606使N614从L变到H)(N613和N618的相位相反，N614和N618的相位相同)。图24B 1和图24B2各自示出了异常启动的情况，其中图24B1示出了子分频器B618的输出时钟N618的相位和输出分频器B614的负相位输出时钟N614的相位相反的情况(N613和N618的相位相同，或者N614和N618的相位相反)，并且图24B2示出了这些相位相同的情况(N613和N618的相位相反，或者N614和N618的相位相同)。图24B 1示出了不期望的启动的情况(N605使N613从H变到L)(＝N606使N614从H变到L)，相位偏移被检测和校正(N613和N618的相位相同，N614和N618的相位相反)。图24B2示出了不期望的启动的情况(N605使N613从H变到L)(＝N606使N614从H变到L)，相位偏移被检测和校正(N613和N618的相位相反，N614和N618的相位相同)。

图25是总结图23和图24中示出的四个操作的表格。现在将参考这些附图和表格描述这四个操作。

图23中的A1是当输出时钟N613和N618的相位相同并且N614和N618的相位相反的情况(同相位/负相位检测信号N622＝H电平)。在此情况下，第二相位检测单元的B620检测N618＝H，并且将检测信号N621从L变成H。换言之，这是正常状态。由于同相位/负相位检测信号N622处于H电平，所以校正信号生成电路的B622将校正信号N629设定或转换到L电平并且不阻断时钟N605。

在图23中的A1中，在启动之后立即首先暂时阻断同相位触发时钟N605，但是在检测到上述正常状态的下一个负相位触发时钟N606中解除该阻断。

图23中的A2是当输出时钟N613和N618的相位相反并且N614和N618的相位相同的情况(同相位/负相位检测信号N622＝L电平)，这是与A1相反的状态。在此情况下，第二相位检测单元的B620检测N618＝L，并且将检测信号N621处于L。换言之，这是正常状态。由于同相位/负相位检测信号N622处于L电平，所以校正信号生成电路的B622将校正信号N629设定或维持在L电平并且不阻断时钟N605。

图24中的B 1是当输出时钟N613和N618的相位相同并且N614和N618的相位相反的情况(同相位/负相位检测信号N622＝H电平)。在此情况下，第二相位检测单元的B620检测N618＝L，并且检测信号N621设定到L。换言之，这是异常启动状态。由于同相位/负相位检测信号N622处于H电平，所以校正信号生成电路的B622将校正信号N629设定或转换到H电平并且阻断时钟N605。通过对时钟N605的这种暂时阻断，在相位校正信号N629被设定到L电平的下一定时检测到正常状态，并且解除时钟阻断。

图24中的B2是当输出时钟N613和N618的相位相反并且N614和N618的相位相同的情况(同相位/负相位检测信号N622＝L电平)，这是与B1相反的状态。在此情况下，第二相位检测单元的B620检测N618＝H，并且检测信号N621处于H。换言之，这是异常状态。由于同相位/负相位检测信号N622处于L电平，所以校正信号生成电路的B622将校正信号N629设定或维持在H电平并且阻断时钟N605。通过对时钟N605的这种暂时阻断，在相位校正信号N629被设定到L电平的下一定时检测到正常状态，并且解除时钟阻断。

在图23和图24中，在输出N619中生成短脉冲(毛刺)，因为EOR门B619的输入N618和N614的定时偏移了。为了消除这些毛刺的影响，部署了D触发器B621，并且将其输出用作同相位/负相位检测结果。

现在将就延迟时间描述将相位检测电路分成两个相位检测单元的根据第二实施例的分频器优点。

图26示出了图22中的根据第二实施例的分频器中的延迟路径。延迟D采取从负相位触发脉冲N606的节点经由子分频器B618到第二相位检测单元的D触发器B620的数据输入端的延迟路径。延迟E采取从负相位触发脉冲N606到第二相位检测单元的D触发器B620的时钟输入端的延迟路径。延迟F采取从第一相位检测单元的D触发器B621的输出端Q到时钟阻断缓冲器B603的延迟路径。

对于去除第一相位检测单元中的毛刺的D触发器B621，延迟G采取从时钟N609的节点经由输出分频电路B614到D触发器B621的数据输入端的延迟路径。延迟H采取从时钟N609的节点到D触发器B621的时钟输入端的延迟路径。

当延迟D和延迟E的差异变得更长以接近频率F5的时钟的一半周期时，D触发器B620如上所述判定不正确的逻辑。然后，当延迟G和延迟H之间的差异变得更长以接近频率F5的时钟的一半周期时，图23和图24中所示的毛刺被采样到，并且检测结果指示出相反的相位。

然而，因为相位检测单元被分成2个，所以延迟D和延迟E的差异以及延迟G和延迟H的差异可小于图19中所示的延迟A和延迟B的差异。这是因为在延迟路径G和延迟路径D中电路块的数目较少。结果，可以减小导致上述操作差错的可能性。

第二实施例中的相位校正电路组65A、65B和65C也可被应用到第一实施例的分频器。在此情况下，相位校正信号N629经由OR门被输入到输出分频电路B614的复位端。

[第二实施例的变形例1]

图27是根据第二实施例的分频器的变形例1的电路图。图28是其波形图。图27中的分频器与图22中的分频器的不同在于包括延迟缓冲器B623。图28示出了期望的启动的情况(N605使N613从L变到H)(＝N606使N614从L变到H)(N613和N618的相位相同)。其他配置是相同的。

在图23和图24中，描述了由于EOR门B619的两个输入N618和N614的定时的偏移而在输出N619中生成毛刺。在图27中的分频器的情况下，部署了延迟缓冲器B623，因此减小了EOR门B619的两个输入N618和N614的定时的偏移，并且减小了输出N619的毛刺大小。如果在图28中的N619与图23和图24中的N619之间比较毛刺大小，则可以很清楚看出这一点。此延迟缓冲器B623最好具有与输出分频电路64的前级中的电路组B610至B613的延迟相对应的延迟时间。

[第二实施例的变形例2]

图29是根据第二实施例的分频器的变形例2的框图。图30是其电路图。为了节省功率消耗，此分频器具有相位校正停止控制单元68。相位校正停止控制单元68在复位被解除后的启动操作中的相位校正完成之后停止用于相位校正的电路65A、65B和65C的操作。从而，可以防止不必要的功率消耗。

根据图30中的电路图，相位校正停止控制单元68具有定时器B623、AND(与)门B624以及缓冲器组B605、B615、B616和B617，该定时器B623在复位被解除后对输出时钟B614计数，该AND门B624根据定时器B623的到时输出N625而停止用于阻断时钟的相位校正信号N623，并且缓冲器组B605、B615、B616和B617根据到时输出N625而阻断脉冲的通过。缓冲器B606是用于使节点电容均一的假缓冲器。通过确定定时器B623的到时的适当定时，在相位校正后停止用于相位校正的电路组的操作，以便节省功率消耗。

变形例2也可被应用到第一实施例的分频器。

[第二实施例的变形例3]

图31是根据第二实施例的分频器的变形例3的框图。图32是其电路图。图26的延迟H和延迟F的总和变成大约为频率F5的时钟的一个周期的情况是时钟阻断缓冲器B603不能在正确的定时阻断正相位触发时钟的情况。这与如图19中所示的当延迟B和延迟C的总和变成大约为频率F5的时钟的一个周期时发生的阻断失败相同。

因此，图31和图32中的分频器具有相位校正信号定时调整单元70。相位校正信号定时调整单元70在负相位触发脉冲N606的定时锁存由相位校正信号生成单元65C和相位校正停止控制单元68生成的用于时钟阻断的相位校正信号N626，根据此定时生成具有负相位触发脉冲N606的一个周期的脉冲宽度的一次(one-shot)脉冲，并且将这个一次脉冲输出到时钟阻断电路67作为经定时调整的相位校正信号N629。

如图32中的电路图所示，相位校正信号定时调整单元70具有D触发器B625、D触发器B626和AND门B627，该D触发器B625在负相位触发脉冲N606的上升沿锁存相位校正信号N626，并且该D触发器B626和AND门B627从输出N627生成所具有的脉冲宽度为负相位触发脉冲N606的一个周期的一次脉冲N629。

图33是示出此分频器的操作的波形图。图33是对应于图24B2的波形图。图33示出了不期望的启动的情况(N605使N613从H变到L)(＝N606使N614从H变到L)，相位偏移被检测和校正(N613和N618的相位相同相反)。根据图33，在时间t1在负相位触发脉冲N606的上升沿检测到负相位输出脉冲N614处于H电平，这不是期望的启动操作，并且相位校正信号生成单元65C生成相位校正信号N623和N626。在时间t2，相位校正信号定时调整单元70在下一个负相位触发脉冲N606和N616的上升沿锁存相位校正信号N626＝H电平，并且输出具有脉冲宽度的相位校正信号N629，直到下一时间t3为止。经定时调整相位校正信号N629根据其通过应当被阻断的正相位触发脉冲N605的定时而处于H电平。从而，时钟阻断电路67的时钟阻断缓冲器B603可以完全干扰正相位触发脉冲N605。

变形例3的相位校正信号定时校正单元70也可被应用到根据第一实施例的分频器的变形例1和2的具有时钟干扰单元的分频器。

[混合器电路的示例]

第一和第二实施例的分频器在用于混合器电路的本地时钟生成电路时以较高的精度生成本地时钟的90°相位偏移。

图34A和图34B示出了具有本实施例的分频器的混合器电路的示例。图34A是其中分频器32被应用到镜像去除混合器的混合器电路。以与图1B中相同的方式，混合器MIX2和MIX3将来自信号源10的信号乘以相位偏移90°的本地时钟，相位偏移器12使一个混合器MIX2的乘法输出的相位偏移90°，并且减法器14从相位偏移的信号中减去另一混合器MIX3的输出信号。从而，从频率F1的输出信号中去除了干扰的F4成分。

用于生成本地时钟F2(0°)和F2(90°)的本地时钟生成电路具有信号源30、本实施例的分频器32、以及从分频器32的输出时钟F5生成本地时钟F2(0°)和F2(90°)的分频器34。图5中所示的相位调整电路被部署在混合器MIX2和MIX3的输入级中，并且用于设定相位调整电路的偏置电压的设定值被设定在存储器52中。

分频器32的输出时钟的占空比只具有一定方向上的偏移，因此对于相位调整电路也可以设定一固定设定值。结果，输出时钟的占空比是理想的0.5，并且后级中的分频器34以较高的精度生成具有90°相位差的本地时钟。

图34B是其中分频器32被应用到接收装置的正交解调电路的混合器电路。混合器MIX4和MIX5将来自诸如接收天线之类的信号源10的信号F3乘以相位偏移90°的本地时钟，低通滤波器LFP从每个混合器输出中去除高频成分，可变增益放大器VGA将输出的增益控制为恒定，并且AD转换器将结果转换成数字信号。来自I通道和Q通道的数字信号在未示出的数字处理电路中被解调和解码。

在此情况下，同样，用于生成本地时钟F2(0°)和F2(90°)的本地时钟生成电路具有信号源30、实施例的分频器32、以及从分频器32的输出时钟F5生成本地时钟F2(0°)和F2(90°)的分频器34。图5中所示的相位调整电路被部署在混合器MIX4和MIX5的输入级，并且用于设定相位调整电路的偏置电压的设定值被设定在存储器52中。

此混合器电路作为发送装置的正交调制电路也是已知的。在发送装置中，两个混合器将I和Q通道的经编码的发送信号乘以正交调制电路中的本地时钟，并且经过乘法的信号经由功率放大器被从天线发送。本实施例的分频器32被应用到此混合器电路的本地时钟生成电路。

如上所述，本实施例的分频器防止了输出时钟的占空比随机进入两个状态，并且将占空比控制为一个特定的状态，因此该分频器作为生成要求高精度的相位差的本地时钟生成电路的输入时钟的分频器是有效的。

这里记载的所有示例和条件性语言都意欲用于教导目的，以帮助读者理解本发明和发明人为了推进现有技术而贡献的构思，并且应被解释为不限于这种具体记载的示例和条件，说明书中对这种示例的组织也不涉及对本发明的上位和下位的描述。虽然已经详细描述了本发明的实施例，但应当理解，在不脱离本发明的精神和范围的情况下可对其进行各种变化、替换和更改。

Claims (16)

1.一种分频器，包括：

时钟生成电路，该时钟生成电路组合具有第一相位差的第一触发时钟和第二触发时钟，以生成第三时钟，该第三时钟所具有的脉冲边沿与所述第一触发时钟和所述第二触发时钟的脉冲边沿相对应；

输出分频电路，该输出分频电路对所述第三时钟的频率进行1/2分频，以生成第一差动输出时钟和第二差动输出时钟，所述第一差动输出时钟和第二差动输出时钟所具有的占空比与所述第一相位差相对应；以及

相位校正电路，该相位校正电路在所述第一触发时钟或所述第二触发时钟的脉冲边沿的定时检测所述第一输出时钟或所述第二输出时钟的相位，以在检测到的相位不是正常相位时生成用于复位所述输出分频电路的相位校正信号。

2.一种分频器，包括：

时钟生成电路，该时钟生成电路组合具有第一相位差的第一触发时钟和第二触发时钟，以生成第三时钟，该第三时钟所具有的脉冲边沿与所述第一触发时钟和所述第二触发时钟的脉冲边沿相对应；

输出分频电路，该输出分频电路对所述第三时钟的频率进行1/2分频，以生成第一差动输出时钟和第二差动输出时钟，所述第一差动输出时钟和第二差动输出时钟所具有的占空比与所述第一相位差相对应；

相位校正电路，该相位校正电路在所述第一触发时钟或所述第二触发时钟的脉冲边沿的定时检测所述第一输出时钟或所述第二输出时钟的相位，以在检测到的相位不是正常相位时生成用于阻断要输入到所述时钟生成电路的所述第一触发时钟或所述第二触发时钟的相位校正信号；以及

时钟阻断电路，该时钟阻断电路响应于所述相位校正信号而阻断所述第一触发时钟或所述第二触发时钟。

3.根据权利要求1或2所述的分频器，其中

所述时钟生成电路具有时钟组合电路，该时钟组合电路组合所述第一触发时钟和所述第二触发时钟，以生成所述第三时钟。

4.根据权利要求1或2所述的分频器，其中

所述相位校正电路具有触发器电路，该触发器电路响应于所述第一触发时钟或所述第二触发时钟的脉冲边沿而锁存所述第一输出时钟或所述第二输出时钟的H电平或L电平，以生成与锁存的H电平或L电平相对应的相位校正信号。

5.根据权利要求1或2所述的分频器，其中

所述相位校正电路具有：

子分频电路，该子分频电路对所述第三时钟进行1/2分频以生成经子分频的时钟；

第一相位检测电路，该第一相位检测电路响应于所述第一触发时钟或所述第二触发时钟的脉冲边沿而检测所述经子分频的时钟的相位以输出第一检测时钟；

第二相位检测电路，该第二相位检测电路响应于所述第三时钟而检测所述经子分频的时钟的相位和所述第一输出时钟或所述第二输出时钟的相位是相同还是相反，以输出第二检测时钟；以及

相位校正信号生成电路，该相位校正信号生成电路通过根据所述第二检测时钟使所述第一检测时钟反相或不反相来输出所述相位校正信号。

6.根据权利要求5所述的分频器，其中

所述相位校正电路还具有延迟电路，该延迟电路对所述经子分频的时钟进行延迟，以使得所述经子分频的时钟的正相位定时和负相位定时与所述第一输出时钟或所述第二输出时钟的正相位定时和负相位定时相匹配，并且

所述第二相位检测电路经由所述延迟电路输入所述经子分频的时钟。

7.根据权利要求1或2所述的分频器，还包括相位校正停止电路，该相位校正停止电路在复位被解除后经过了一定时间时停止所述相位校正信号。

8.根据权利要求2所述的分频器，还包括：

相位校正信号定时校正电路，该相位校正信号定时校正电路将所述相位校正信号的定时校正到所述第一触发时钟或所述第二触发时钟的定时，其中

所述时钟阻断电路响应于定时已被校正的相位校正信号来阻断所述第二触发时钟或所述第一触发时钟。

9.根据权利要求8所述的分频器，其中

所述相位校正信号定时校正电路输出在与所述第二触发时钟或所述第一触发时钟相对应的定时生成的所述相位校正信号的一次脉冲，来作为所述定时已被校正的相位校正信号。

10.根据权利要求3所述的分频器，其中

所述时钟组合电路生成所述第一触发时钟和所述第二触发时钟的OR信号，或者所述第一触发时钟的反相时钟和所述第二触发时钟的反相时钟的NAND信号。

11.根据权利要求3所述的分频器，其中

所述时钟组合电路具有选择电路，该选择电路交替选择所述第一触发时钟的脉冲和所述第二触发时钟的脉冲。

12.根据权利要求2所述的分频器，其中

所述时钟生成电路具有：

第一子计数器和第二子计数器，该第一子计数器和第二子计数器分别对具有相反相位的第一输入时钟和第二输入时钟进行分频以生成所述第一触发时钟和所述第二触发时钟；以及

时钟组合电路，该时钟组合电路组合所述第一触发时钟和所述第二触发时钟以生成所述第三时钟，并且

所述时钟阻断电路被部署在所述第一子计数器或所述第二子计数器与所述时钟组合电路之间。

13.根据权利要求2所述的分频器，其中

所述时钟生成电路具有：

第一子计数器和第二子计数器，该第一子计数器和第二子计数器分别对具有相反相位的第一输入时钟和第二输入时钟进行分频以生成所述第一触发时钟和所述第二触发时钟；以及

时钟组合电路，该时钟组合电路组合所述第一触发时钟和所述第二触发时钟以生成所述第三时钟，并且

所述时钟阻断电路被部署在所述第一子计数器或所述第二子计数器的前级中。

14.根据权利要求1或2所述的分频器，其中

所述输出分频电路具有：

第一锁存电路，该第一锁存电路响应于所述第三时钟的脉冲边沿之中的第一变化边沿而锁存输入；以及

第二锁存电路，该第二锁存电路响应于所述第三时钟的脉冲边沿之中的第二变化边沿而锁存所述第一锁存电路的输出并且输出经分频的时钟，并且

所述第二锁存电路的反相输出被输入到所述第一锁存电路。

15.一种混合器电路，包括：

根据权利要求1或2所述的分频器；

本地时钟生成分频器，该本地时钟生成分频器对所述分频器的第一输出时钟和第二输出时钟进行分频以生成具有第二相位差的第一本地时钟和第二本地时钟；

第一混合器电路，该第一混合器电路将乘法目标信号乘以所述第一本地时钟；以及

第二混合器电路，该第二混合器电路将所述乘法目标信号乘以所述第二本地时钟。

16.根据权利要求15所述的混合器电路，其中

所述第一混合器电路或所述第二混合器电路具有本地时钟相位调整电路，该本地时钟相位调整电路调整所述第一本地时钟或所述第二本地时钟的相位，使得所述第一本地时钟和所述第二本地时钟的所述第二相位差变成90°。

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