CN104283556A - 时钟延迟检测电路及利用时钟延迟检测电路的半导体装置 - Google Patents

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Abstract

提供了一种时钟延迟检测电路以及利用时钟延迟检测电路的半导体装置，时钟延迟检测电路能产生周期是时钟的延迟时间的周期信号、划分周期信号以及对划分的周期信号计数。时钟延迟检测电路包括：周期信号发生单元，被配置成产生计数控制信号；周期信号划分单元，被配置成通过划分计数控制信号来产生计数使能信号；以及计数单元，被配置成通过用时钟对计数使能信号计数来产生延迟信息信号，其中，计数控制信号具有预定时间的周期。

Description

时钟延迟检测电路及利用时钟延迟检测电路的半导体装置
相关申请的交叉引用
本申请要求2013年7月11日向韩国知识产权局提交的申请号为10-2013-0081562的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及一种半导体装置，更具体而言，涉及一种与时钟同步操作的半导体装置。
背景技术
半导体装置与时钟同步工作。例如，存储器件从主机或控制器接收时钟用于与主机或控制器通信。存储器件接收或输出与时钟同步的数据和信号。
存储器件具有补偿延迟的电路，延迟是由于器件的内部电路而使得由主机或控制器接收的时钟在器件中经历的时间。延迟锁定环和锁相环是补偿电路的实例。
图1是不同于本发明的半导体装置10的框图。如图1所示，半导体装置10包括延迟锁定环电路11和时钟延迟检测电路12。延迟锁定环电路11接收输入时钟ICLK来产生延迟时钟CLKDLL。延迟锁定环电路11执行延迟锁定操作来补偿在半导体装置10中的输入时钟ICLK的延迟。当延迟锁定操作完成时，延迟锁定环电路11产生延迟锁定完成信号DLLLOCK。
时钟延迟检测电路12接收延迟锁定完成信号DLLLOCK和延迟时钟CLKDLL。在延迟锁定完成信号DLLLOCK被使能时，时钟延迟检测电路12检测通过半导体装置10的内部电路和延迟锁定环电路11所造成的延迟量，并且输出检测结果N。检测结果N可以用于来自半导体装置10的预定信号与外部时钟同步。预定信号从半导体装置10输出至与半导体装置10通信的外部设备。
发明内容
本文描述了根据本发明的实施例的时钟延迟检测电路以及利用时钟延迟检测电路的半导体装置。时钟延迟检测电路能产生周期是时钟的延迟时间的周期信号、划分周期信号以及对划分的周期信号计数。
在本发明的实施例中，时钟延迟检测电路包括：周期信号发生单元，被配置成产生计数控制信号；周期信号划分单元，被配置成通过划分计数控制信号来产生计数使能信号；以及计数单元，被配置成通过用时钟对计数使能信号计数来产生延迟信息信号，其中，计数控制信号具有预定时间的周期。
在本发明的实施例中，一种时钟延迟检测电路包括：计数控制单元，被配置成产生计数控制信号、和基于计数控制信号的计数使能信号；第一延迟单元，被配置成延迟计数控制信号并且产生第一延迟信号；以及计数单元，被配置成通过用时钟对计数使能信号计数来产生延迟信息信号，其中，计数控制信号具有预定时间的周期。
在本发明的实施例中，一种半导体装置包括：延迟锁定环单元，被配置成延迟输入时钟并且产生延迟时钟；计数控制单元，被配置成产生计数控制信号、和基于计数控制信号的计数使能信号，计数使能信号被使能比预定时间更长的持续时间；命令延迟线，被配置成延迟计数控制信号并且产生延迟命令信号；计数单元，被配置成通过用延迟时钟对计数使能信号计数来产生延迟信息信号；以及输出控制单元，被配置成基于延迟信息信号和等待时间（latency），通过将延迟命令信号延迟来产生输出控制信号。
在本发明的实施例中，一种时钟延迟检测电路包括：周期信号发生单元，被配置成产生振荡信号；周期信号划分单元，被配置成接收振荡信号并且产生计数使能信号；以及计数单元，被配置成接收计数使能信号和时钟，并且产生延迟信息信号。
附图说明
结合附图描述本发明的特点、方面和实施例，其中：
图1是说明不同于本发明的半导体装置10的框图；
图2是说明根据本发明的实施例的时钟延迟检测电路1的框图；
图3是说明图2的时钟延迟检测电路1的详细框图；
图4是说明根据本发明的实施例的时钟延迟检测电路1的操作的时序图；
图5是说明根据本发明的实施例的时钟延迟检测电路2的框图；
图6是说明根据本发明的实施例的半导体装置3的框图；
图7是说明图6中所示的计数控制单元410的触发单元413的框图；以及
图8是说明根据本发明的实施例的半导体装置的操作的时序图。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
如图2中所示，时钟延迟检测电路1可以包括：周期信号发生单元110、周期信号划分单元120以及计数单元130。
周期信号发生单元110可以响应于计数开始信号DLLLOCK而产生计数控制信号OSC。计数控制信号OSC可以具有周期，周期的一半是预定时间。周期信号发生单元110可以产生振荡信号，振荡信号的周期的一半是预定时间。如下所述，优选的是预定时间是时钟的周期的n倍，其中n是大于1的整数。
周期信号划分单元120可以接收计数控制信号OSC。周期信号划分单元120可以通过划分计数控制信号OSC来产生计数使能信号CNTEN。周期信号划分单元120可以通过将计数控制信号OSC除以m来产生计数使能信号CNTEN，其中m是大于2的整数。因此，计数使能信号CNTEN可以被使能预定时间的两倍的持续时间。
计数单元130可以接收计数使能信号CNTEN和时钟CLK。计数单元130可以通过用时钟CLK对计数使能信号CNTEN计数来产生延迟信息信号N。计数单元130可以利用时钟CLK来对计数使能信号CNTEN的使能持续时间计数，并且将延迟信息信号N作为计数结果输出。延迟信息信号N可以是具有关于计数数目信息的码信号。
时钟延迟检测电路1还可以包括时钟划分单元140。时钟划分单元140可以划分时钟CLK，以便产生划分时钟CLK/m。时钟划分单元140可以通过将时钟CLK除以m而产生划分时钟CLK/m，其中m是大于2的整数。用于计数控制信号OSC的周期信号划分单元120的划分比（division ratio）可以与用于时钟CLK的时钟划分单元140的划分比相同。
当时钟CLK延迟预定时间时，上述的时钟延迟检测电路1可以精确地检测与预定时间相对应的时钟CLK重复多少次。时钟延迟检测电路1可以用周期信号划分单元120和时钟划分单元140精确地检测时钟CLK的延迟量。
图3是说明图2中的时钟延迟检测电路1的详细框图。如图3中所示，周期信号发生单元110可以包括第一延迟单元111和第二延迟单元112。第一延迟单元111可以将计数控制信号OSC延迟第一延迟时间的量，以产生第一延迟信号CMDDLL。
第二延迟单元112可以将第一延迟信号CMDDLL延迟第二延迟时间的量，以产生第二延迟信号ORST。第一延迟时间和第二延迟时间之和可以与预定时间相同，且因而与时钟CLK的n倍相对应。
周期信号发生单元110可以用第一延迟单元111和第二延迟单元112产生计数控制信号OSC，计数控制信号OSC以与预定时间的两倍相对应的周期来振荡。
周期信号发生单元110还可以包括触发单元113。触发单元113可以接收计数开始信号DLLLOCK和第二延迟信号ORST，并且产生计数控制信号OSC。因为第二延迟信号ORST是计数控制信号OSC的反相信号，所以第二延迟信号ORST可以是触发控制信号。
触发单元113可以包括：第一反相器IV1、第一与非门ND1以及第二反相器IV2。第一反相器IV1可以将第二延迟信号ORST或触发控制信号反相。第一与非门ND1可以接收第一反相器IV1的输出、和计数开始信号DLLLOCK。第二反相器IV2可以将第一与非门ND1的输出反相，并且产生计数控制信号OSC。当计数开始信号DLLLOCK被使能成逻辑高电平时，触发单元113可以以逻辑高电平输出计数控制信号OSC。在逻辑高电平的计数控制信号OSC由于第一延迟单元111和第二延迟单元112而经历延迟之后，当第二延迟信号ORST处于逻辑高电平时，触发单元113可以输出逻辑低电平的计数控制信号OSC。
周期信号划分单元120可以通过将计数控制信号OSC除以m来产生计数使能信号CNTEN，并且可以响应于复位信号RST而复位。周期信号划分单元120和时钟划分单元140可以利用已知的划分电路。计数单元130可以利用已知的计数电路。
图4是说明根据实施例的时钟延迟检测电路1的操作的时序图。如图2至图4中所示，当计数开始信号DLLLOCK被使能成逻辑高电平时，周期信号发生单元110可以产生以与预定时间（n*tCK）的两倍相对应的周期振荡的计数控制信号OSC。
当计数开始信号DLLLOCK使能成逻辑高电平时，触发单元113可以输出逻辑高电平的计数控制信号OSC。在计数控制信号OSC由于第一延迟单元111和第二延迟单元112而经历延迟之后，当第二延迟信号ORST处于逻辑高电平时，触发单元113可以响应于第二延迟信号ORST而输出逻辑低电平的计数控制信号OSC。
周期信号划分单元120可以接收计数控制信号OSC，将计数控制信号OSC除以2，以及产生计数使能信号CNTEN。图4说明周期信号划分单元120和时钟划分单元140将每个计数控制信号OSC和时钟CLK除以2的一个实例。因此，计数使能信号CNTEN可以被使能两倍的预定时间（n*tCK）的持续时间（2n*tCK）。此外，计数使能信号CNTEN可以被使能时钟CLK的2n倍的持续时间，因为预定时间可以是时钟CLK的n倍。计数使能信号CNTEN的禁止可以导致计数控制信号OSC的振荡停止，且因而导致第二延迟信号ORST的振荡停止。
时钟划分单元140可以将时钟CLK除以2来产生划分时钟CLK/2。计数单元130可以利用划分时钟CLK/2来对计数使能信号CNTEN的使能持续时间计数，并且将延迟信息信号N作为计数结果输出。
例如，计数单元130可以在划分时钟CLK/2的上升沿对计数使能信号CNTEN的电平计数。例如如图4中所示，因为在计数使能信号CNTEN的使能持续时间中有划分时钟CLK/2的3个上升沿，所以计数单元130可以将延迟信息信号N输出为码信号，所述码信号包括数目3或是计数数目信息。
图5是说明根据本发明的实施例的时钟延迟检测电路2的框图。如图5所示，时钟延迟检测电路2可以包括：计数控制单元210、第一延迟单元220以及计数单元230。
计数控制单元210可以响应于计数开始信号DLLLOCK和第一延迟信号CMDDLL而产生计数控制信号OSC。计数控制信号OSC可以具有周期，周期的一半是预定时间。计数控制单元210可以基于计数控制信号OSC来产生计数使能信号CNTEN。第一延迟单元220可以延迟计数控制信号OSC以产生第一延迟信号CMDDLL。计数单元230可以通过用时钟CLK对计数使能信号CNTEN进行计数来产生延迟信息信号N。
时钟延迟检测电路2还可以包括时钟划分单元240。时钟划分单元240可以将时钟CLK除以m来产生划分时钟CLK/m。
计数单元230可以利用划分时钟CLK/m来对计数使能信号CNTEN的使能持续时间计数，并且将延迟信息信号N作为计数结果输出。
时钟延迟检测电路2可以与时钟延迟检测电路1相同。计数控制单元210可以包括：触发单元113、周期信号划分单元120以及第二延迟单元112。时钟延迟检测电路2的操作可以与图4中所示的时钟延迟检测电路1的操作相同。
图6是说明根据实施例的半导体装置3的框图。如图6中所示，半导体装置3可以包括：延迟锁定环电路300、时钟延迟检测电路400以及输出控制电路500。
延迟锁定环电路300可以延迟输入时钟ICLK并且产生延迟时钟CLKDLL。延迟锁定环电路300可以延迟输入时钟ICLK，以补偿外部时钟在半导体装置3的内部电路（未示出）中的延迟。输入时钟ICLK可以是缓冲的外部时钟。
延迟锁定环电路300可以包括：时钟延迟线310、复制延迟单元320、相位检测单元330以及延迟线控制单元340。时钟延迟线310可以将输入时钟ICLK延迟第一延迟时间的量，以产生延迟时钟CLKDLL。复制延迟单元320可以将延迟时钟CLKDLL延迟延迟的预定量，以产生反馈时钟FCLK。复制延迟单元320的延迟的预定量可以表示外部时钟在半导体装置3的内部电路中的延迟。相位检测单元330可以比较输入时钟ICLK的相位与反馈时钟FCLK的相位。延迟线控制单元340可以基于输入时钟ICLK与反馈时钟FCLK的相位比较结果来产生延迟线控制信号DLCRT，并且将延迟线控制信号DLCRT输出至时钟延迟线310。时钟延迟线310的延迟量可以根据延迟线控制信号DLCRT来变化。
当输入时钟ICLK的相位和反馈时钟FCLK的相位彼此相同时，延迟线控制单元340可以产生延迟锁定完成信号DLLLOCK。延迟锁定环电路300可以将输入时钟ICLK延迟第一延迟时间的量，以产生延迟时钟CLKDLL。第一延迟时间可以对应于：输入时钟ICLK的倍数减去与复制延迟单元320的延迟时间的时间。
复制延迟单元320的延迟可以是第二延迟时间。延迟锁定环电路300可以产生延迟时钟CLKDLL，延迟时间CLKDLL是输入时钟ICLK被延迟第一延迟时间的量的延迟版本。延迟时钟CLKDLL可以通过半导体装置3的内部电路延迟第二延迟时间的量来与外部时钟同步。
时钟延迟检测电路400可以包括：计数控制单元410、命令延迟线420以及计数单元430。时钟延迟检测电路400可以与图5所示的时钟延迟检测电路2相同。
计数控制单元410可以响应于延迟锁定完成信号DLLLOCK和延迟命令信号CMDDLL而产生计数控制信号OSC。计数控制单元410可以基于计数控制信号OSC来产生计数使能信号CNTEN。计数使能信号CNTEN可以被使能预定时间的两倍的持续时间。
计数控制单元410可以接收延迟锁定完成信号DLLLOCK作为计数开始信号。此外，计数控制单元410可以接收数据输出命令信号CMDRD。计数控制单元410可以响应于延迟锁定完成信号DLLLOCK（表示时钟延迟的检测完成），而将数据输出命令信号CMDRD作为计数控制信号OSC输出。
命令延迟线420可以延迟计数控制信号OSC以产生延迟命令信号CMDDLL。命令延迟线420可以接收通过延迟线控制单元340产生的延迟线控制信号DLCRT。延迟线控制单元340也可以将延迟线控制信号DLCRT输出至时钟延迟线310。
命令延迟线420可以与时钟延迟线310相同。命令延迟线420可以将计数控制信号OSC延迟第一延迟时间的量，以产生延迟命令信号CMDDLL。命令延迟线420可以与图5中所示的第一延迟单元220相同。
计数单元430可以通过用延迟时钟CLKDLL对计数使能信号CNTEN进行计数来产生延迟信息信号N。
时钟延迟检测电路400还可以包括时钟划分单元440。时钟划分单元440可以将延迟时钟CLKDLL除以m，以产生划分时钟CLKDLL/m。计数单元430可以利用划分时钟CLKDLL/m对计数使能信号CNTEN的使能持续时间计数，并且将延迟信息信号N作为计数结果输出。
输出控制电路500可以包括等待时间控制单元510和移位单元520。等待时间控制单元510可以接收等待时间CL和延迟信息信号N。等待时间CL可以被提供为码信号。等待时间控制单元510可以基于等待时间CL和延迟信息信号N来产生校正的等待时间CL-N。等待时间控制单元510可以通过将等待时间CL减去与延迟信息信号N相对应的码值来产生校正的等待时间CL-N。当读取命令从与半导体装置3通信的主机或控制器输入至半导体装置3时，等待时间CL可以被限定为从输入时刻至输出时刻的时间；其中，输入时刻是读取命令输入至半导体装置3的时刻，而输出时刻是从半导体装置3输出数据的时刻。半导体装置3和主机或控制器之间的通信需要等待时间。
移位单元520可以接收校正的等待时间CL-N和延迟命令信号CMDDLL，以产生输出控制信号OLAT。移位单元520可以接收延迟时钟CLKDLL，将延迟时钟CLKDLL延迟延迟时钟CLKDLL的倍数，其中，倍数与校正的等待时间CL-N相对应，以及产生输出控制信号OLAT。移位单元520的延迟量可以取决于校正的等待时间CL-N。
半导体装置3还可以包括数据输出电路600。数据输出电路600可以接收延迟时钟CLKDLL、输出控制信号OLAT以及内部数据DQ，以输出数据DQ_OUT。数据输出电路600可以是半导体装置3的内部电路。数据输出电路600可以基于延迟时钟CLKDLL和输出控制信号OLAT来将内部数据DQ作为数据DQ_OUT输出。在数据输出电路600中，延迟时钟CLKDLL和输出控制信号OLAT可以被延迟第二延迟时间的量。数据DQ_OUT可以与外部时钟同步。
图7是说明图6中所示的计数控制单元410的触发单元413的框图。如图7中所示，触发单元413可以与图3的触发单元113相同，包括第一反相器IV1、第一与非门ND1以及第二反相器IV2。
触发单元413还可以包括多路复用器MUX。多路复用器MUX可以输出数据输出命令信号CMDRD和第二反相器IV2的输出中的一个。多路复用器MUX可以首先输出计数开始信号DLLLOCK作为用于产生延迟信息信号N的计数控制信号OSC。
此后，一旦完成时钟延迟的检测，多路复用器MUX可以将数据输出命令信号CMDRD作为用于半导体装置3的数据输出操作的计数控制信号OSC输出。
图8是说明根据实施例的半导体装置3的操作的时序图。如图6至图8中所示，延迟锁定环电路300可以通过将输入时钟ICLK延迟第一延迟时间T1的量来产生延迟时钟CLKDLL。一旦完成延迟锁定操作，延迟锁定完成信号DLLLOCK可以被使能成高电平，并且时钟延迟检测电路400可以检测与预定时间（T1+T2）相对应的输入时钟ICLK的重复次数。
图8示出与预定时间（T1+T2）相对应的输入时钟ICLK重复3次的实例。因此，延迟信息信号N可以用与数目3相对应的码值来输出。此后，一旦半导体装置3从与半导体装置3通信的主机或控制器接收数据输出命令信号CMDRD，触发单元413的多路复用器MUX可以输出数据输出命令信号CMDRD。
数据输出命令信号CMDRD可以通过命令延迟线420被延迟第一延迟时间T1的量，并且作为延迟命令信号CMDDLL输出。等待时间控制单元510可以基于等待时间CL和延迟信息信号N来产生校正的等待时间CL-N。由于图8示出等待时间CL具有6的码值，并且延迟信息信号N具有3的码值的实例，所以校正的等待时间CL-N可以是3的码值。
移位单元520可以将延迟命令信号CMDDL延迟校正的等待时间CL-N的量，并且产生输出控制信号OLAT。
数据输出电路600可以将输出控制信号OLAT延迟第二延迟时间T2的量，以将输出控制信号OLAT改变成输出使能信号OE。数据DQ_OUT可以与输入时钟ICLK同步，并且可以通过使能的输出使能信号OE来输出至主机或控制器。
尽管以上已经描述了某些实施例，但是对于本领域的技术人员将会理解的是描述的实施例仅仅是实例。因此，不应基于所描述的实施例来限定本文描述的器件和方法。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限定本文描述的系统和方法。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种时钟延迟检测电路，包括：
周期信号发生单元，所述周期信号发生单元被配置成产生计数控制信号；
周期信号划分单元，所述周期信号划分单元被配置成通过划分所述计数控制信号来产生计数使能信号；以及
计数单元，所述计数单元被配置成通过用时钟对所述计数使能信号计数来产生延迟信息信号，其中，
所述计数控制信号具有预定时间的周期。
技术方案2.如技术方案1所述的时钟延迟检测电路，其中，所述预定时间是所述时钟的周期的n倍，n是大于1的整数。
技术方案3.如技术方案1所述的时钟延迟检测电路，其中，所述周期信号发生单元包括：
第一延迟单元，所述第一延迟单元被配置成将所述计数控制信号延迟第一延迟时间，并且产生第一延迟信号；以及
第二延迟单元，所述第二延迟单元被配置成将所述第一延迟信号延迟第二延迟时间，并且产生第二延迟信号。
技术方案4.如技术方案3所述的时钟延迟检测电路，其中，所述第一延迟时间和所述第二延迟时间之和是所述时钟的周期的n倍，n是大于1的整数。
技术方案5.如技术方案3所述的时钟延迟检测电路，其中，所述周期信号发生单元还包括触发单元，所述触发单元被配置成接收所述第二延迟信号并且产生所述计数控制信号。
技术方案6.如技术方案1所述的时钟延迟检测电路，其中，所述周期信号划分单元通过将所述计数控制信号除以m来产生所述计数使能信号，m是大于或等于2的整数。
技术方案7.如技术方案1所述的时钟延迟检测电路，还包括时钟划分单元，所述时钟划分单元被配置成将所述时钟除以m来产生划分时钟，m是大于或等于2的整数，其中，
所述计数单元用所述划分时钟对计数使能信号计数。
技术方案8.一种时钟延迟检测电路，包括：
计数控制单元，所述计数控制单元被配置成产生计数控制信号、和基于所述计数控制信号的计数使能信号；
第一延迟单元，所述第一延迟单元被配置成延迟所述计数控制信号并且产生第一延迟信号；以及
计数单元，所述计数单元被配置成通过用时钟对所述计数使能信号计数来产生延迟信息信号，其中，
所述计数控制信号具有预定时间的周期。
技术方案9.如技术方案8所述的时钟延迟检测电路，其中，所述计数控制单元包括第二延迟单元，所述第二延迟单元被配置成延迟所述第一延迟信号并且产生第二延迟信号，以及
其中，所述第一延迟单元和所述第二延迟单元的延迟量之和是所述预定时间。
技术方案10.如技术方案8所述的时钟延迟检测电路，其中，所述预定时间是所述时钟的周期的n倍，n是大于1的整数。
技术方案11.如技术方案9所述的时钟延迟检测电路，其中，所述计数控制单元还包括：
触发单元，所述触发单元被配置成响应于所述计数开始信号和所述第二延迟信号而产生所述计数控制信号；以及
周期信号划分单元，所述周期信号划分单元被配置成通过划分所述计数控制信号而产生所述计数使能信号。
技术方案12.如技术方案8所述的时钟延迟检测电路，还包括时钟划分单元，所述时钟划分单元被配置成将所述时钟除以m来产生划分时钟，m是大于2的整数，其中，
所述计数单元用所述划分时钟对所述计数使能信号计数。
技术方案13.一种半导体装置，包括：
延迟锁定环单元，所述延迟锁定环单元被配置成延迟输入时钟并且产生延迟时钟；
计数控制单元，所述计数控制单元被配置成产生计数控制信号、和基于所述计数控制信号的计数使能信号，所述计数使能信号被使能比预定时间更长的持续时间；
命令延迟线，所述命令延迟线被配置成延迟所述计数控制信号并且产生延迟命令信号；
计数单元，所述计数单元被配置成通过用所述延迟时钟对所述计数使能信号计数来产生延迟信息信号；以及
输出控制单元，所述输出控制单元被配置成基于所述延迟信息信号和等待时间，通过延迟所述延迟命令信号来产生输出控制信号。
技术方案14.如技术方案13所述的半导体装置，其中，所述延迟锁定环单元包括时钟延迟线，所述时钟延迟线被配置成将所述输入时钟延迟所述第一延迟时间。
技术方案15.如技术方案13所述的半导体装置，其中，所述命令延迟线包括被配置成将所述计数控制信号延迟所述第一延迟时间，并且产生所述延迟命令信号的命令延迟线。
技术方案16.如技术方案15所述的半导体装置，其中，所述第一延迟时间与所述输入时钟的n倍减去外部时钟在所述器件中经历的延迟的时间间隔相对应，n大于1。
技术方案17.如技术方案15所述的半导体装置，其中，所述计数控制单元包括：
复制延迟单元，所述复制延迟单元被配置成将所述延迟命令信号延迟第二延迟时间，并且产生触发信号；
触发单元，所述触发单元被配置成响应于所述计数开始信号和所述触发控制信号而产生所述计数控制信号；以及
周期信号划分单元，所述周期信号划分单元被配置成通过划分所述计数控制信号来产生所述计数使能信号。
技术方案18.如技术方案17所述的半导体装置，其中，所述预定时间是所述第一延迟时间和所述第二延迟时间之和。
技术方案19.如技术方案13所述的半导体装置，其中，所述输出控制单元包括：
等待时间控制单元，所述等待时间控制单元被配置成通过将所述等待时间减去与所述延迟信息信号相对应的码值来产生校正的等待时间；以及
移位单元，所述移位单元被配置成通过将所述命令延迟信号延迟与所述校正的等待时间相对应的时钟的倍数来产生所述输出使能信号。
技术方案20.一种时钟延迟检测电路，包括：
周期信号发生单元，所述周期信号发生单元被配置成产生振荡信号；
周期信号划分单元，所述周期信号划分单元被配置成接收所述振荡信号，以产生所述计数使能信号；以及
计数单元，所述计数单元被配置成接收所述计数使能信号和时钟，并且产生延迟信息信号。
技术方案21.如技术方案20所述的时钟延迟检测电路，其中，所述振荡信号具有预定时间的周期。
技术方案22.如技术方案21所述的时钟延迟检测电路，其中，所述计数使能信号具有比所述预定时间更长的持续时间。
技术方案23.如技术方案20所述的时钟延迟检测电路，其中，所述计数单元通过利用所述时钟来对所述计数使能信号的使能持续时间计数，并且将所述延迟信息信号作为所述计数的结果输出。
技术方案24.如技术方案23所述的时钟延迟检测电路，其中，所述延迟信息信号是具有关于计数数目的信息的码信号。
技术方案25.如技术方案20所述的时钟延迟检测电路，还包括：
时钟划分单元，所述时钟划分单元被配置成通过划分由所述计数单元接收的所述时钟来产生划分时钟。

Claims (10)

1.一种时钟延迟检测电路，包括：
周期信号发生单元，所述周期信号发生单元被配置成产生计数控制信号；
周期信号划分单元，所述周期信号划分单元被配置成通过划分所述计数控制信号来产生计数使能信号；以及
计数单元，所述计数单元被配置成通过用时钟对所述计数使能信号计数来产生延迟信息信号，其中，
所述计数控制信号具有预定时间的周期。
2.如权利要求1所述的时钟延迟检测电路，其中，所述预定时间是所述时钟的周期的n倍，n是大于1的整数。
3.如权利要求1所述的时钟延迟检测电路，其中，所述周期信号发生单元包括：
第一延迟单元，所述第一延迟单元被配置成将所述计数控制信号延迟第一延迟时间，并且产生第一延迟信号；以及
第二延迟单元，所述第二延迟单元被配置成将所述第一延迟信号延迟第二延迟时间，并且产生第二延迟信号。
4.如权利要求3所述的时钟延迟检测电路，其中，所述第一延迟时间和所述第二延迟时间之和是所述时钟的周期的n倍，n是大于1的整数。
5.如权利要求3所述的时钟延迟检测电路，其中，所述周期信号发生单元还包括触发单元，所述触发单元被配置成接收所述第二延迟信号并且产生所述计数控制信号。
6.如权利要求1所述的时钟延迟检测电路，其中，所述周期信号划分单元通过将所述计数控制信号除以m来产生所述计数使能信号，m是大于或等于2的整数。
7.如权利要求1所述的时钟延迟检测电路，还包括时钟划分单元，所述时钟划分单元被配置成将所述时钟除以m来产生划分时钟，m是大于或等于2的整数，其中，
所述计数单元用所述划分时钟对计数使能信号计数。
8.一种时钟延迟检测电路，包括：
计数控制单元，所述计数控制单元被配置成产生计数控制信号、和基于所述计数控制信号的计数使能信号；
第一延迟单元，所述第一延迟单元被配置成延迟所述计数控制信号并且产生第一延迟信号；以及
计数单元，所述计数单元被配置成通过用时钟对所述计数使能信号计数来产生延迟信息信号，其中，
所述计数控制信号具有预定时间的周期。
9.如权利要求8所述的时钟延迟检测电路，其中，所述计数控制单元包括第二延迟单元，所述第二延迟单元被配置成延迟所述第一延迟信号并且产生第二延迟信号，以及
其中，所述第一延迟单元和所述第二延迟单元的延迟量之和是所述预定时间。
10.如权利要求8所述的时钟延迟检测电路，其中，所述预定时间是所述时钟的周期的n倍，n是大于1的整数。
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