CN108091357A - 半导体存储器装置及其操作方法 - Google Patents

Abstract

本发明提供一种半导体存储器装置以及其操作方法。半导体存储器装置可包括：延迟码确定单元，其被配置成使用在参考时间内生成的内部时钟，输出反映半导体存储器装置的工艺、电压和温度(PVT)条件的最终延迟调整码；以及延迟电路，其被配置成响应于最终延迟调整码将数据线的延迟反映在时钟信号上。

Description

半导体存储器装置及其操作方法

相关申请的交叉引用

本申请要求于2016年11月21日向韩国知识产权局提交的申请号为10-2016-0154976的韩国专利申请的优先权，其全部公开内容通过引用并入本文。

技术领域

本公开的各个实施例总体涉及电子装置，且更特别地，涉及半导体存储器装置以及其操作方法。

背景技术

半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体实施的存储器装置。半导体存储器装置被分为易失性存储器装置和非易失性存储器装置。

易失性存储器装置是在电源被中断时存储在其中的数据丢失的存储器装置。易失性存储器装置的代表示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置是即使在电源被切断时仍保留存储在其中的数据的存储器装置。非易失性存储器装置的代表示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪速存储器被分为NOR型存储器和NAND型存储器。

发明内容

本公开的各个实施例涉及能够更稳定操作的半导体存储器装置以及其操作方法。

本公开的实施例可提供半导体存储器装置，其包括：延迟码确定单元，其被配置成使用在参考时间内生成的内部时钟输出反映半导体存储器装置的工艺(process)、电压和温度(PVT)条件的最终延迟调整码(trim code)；以及延迟电路，其被配置成响应于最终延迟调整码将数据线的延迟反映在时钟信号上。

本公开的实施例可提供半导体存储器装置的操作方法，其包括：在电源被供应时从内容可寻址存储(CAM)块读取调整码并根据调整码生成参考时钟；在参考时间内生成内部时钟，并基于内部时钟确定反映半导体存储器装置的工艺、电压和温度(PVT)条件的最终延迟调整码；以及生成延迟的时钟信号，其通过基于最终延迟调整码将外部时钟延迟数据线的延迟而获得。

附图说明

图1是说明半导体存储器装置的框图。

图2是说明输入到半导体存储器装置的数据以及时钟信号的框图。

图3是说明根据半导体存储器装置的PVT条件的变化的内部时钟的设置/保持时间的框图。

图4是说明根据本公开的实施例的内部时钟发生器的框图。

图5是说明图4的环形振荡器启动信号的启动时序(enable timing)的视图。

图6是说明图4的延迟码确定单元的框图。

图7是说明图6的状态值根据PVT条件变化的曲线图。

图8是说明图4的PVT角计算单元中计算PVT角值的实施例的曲线图。

图9是说明在图6的匹配延迟上反映最终延迟调整码的方法的框图。

图10是说明根据本公开的实施例的半导体存储器装置的操作方法的流程图。

图11是说明根据本公开的实施例的存储器系统的框图。

图12是说明根据本公开的实施例的存储器系统的框图。

图13是说明根据本公开的实施例的包括图12存储器系统的计算系统的框图。

具体实施方式

现在将参照附图在下文中更全面地描述示例实施例；然而，它们可以不同的形式实施，并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完整的，并且将向本领域技术人员充分传达示例实施例的范围。

在附图中，为了说明的清楚起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。

在下文中，将参照附图描述实施例。本文参照为实施例和中间结构的示意图的横截面示意图描述实施例。同样地，作为例如制造技术和/或公差的结果，所示形状的变化是预期的。因此，实施例不应被解释为限于本文所示部位的特定形状，而是可以包括例如由制造导致的形状上的偏差。在附图中，为了清楚起见，层和部位的长度和尺寸可能被夸大。相同的附图标记在附图中表示相同的元件。

诸如“第一”和“第二”的术语可以用于描述各个部件，但是它们不应限制各个部件。这些术语仅用于将部件与其它部件区分开来。例如，在不脱离本公开的精神和范围的情况下，第一部件可以被称为第二部件，且第二部件可以被称为第一部件等等。此外，“和/或”可以包括所提及的部件中的任何一种或组合。

此外，只要在句子中没有具体提及单数形式，则它可以包括复数形式。此外，本说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加了一个或多个部件、步骤、操作和元件。

此外，除非另有定义，否则本说明书中使用的包括技术术语和科学术语的所有术语具有与相关领域技术人员通常理解的含义相同的含义。在通常使用的字典中定义的术语应被解释为具有与在相关领域的上下文中所解释的含义相同的含义，并且除非在本说明书中另有明确定义，否则不应被解释为具有理想主义或过度正式的含义。

还应注意的是，在本说明书中，“连接/联接”不仅指一个部件与另一个部件直接联接，而且指通过中间部件与另一个部件间接联接。另一方面，“直接连接/联接”是指一个部件在没有中间部件的情况下直接与另一个部件联接。

图1是说明半导体存储器装置100的框图。

参照图1，半导体存储器装置100可采用许多可选形式，例如NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器装置、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或旋转移力矩随机存取存储器(STT-RAM)。另外，根据本公开的半导体存储器装置100可被实施为三维阵列结构。本公开不仅可应用于其中电荷存储层由导电浮栅(FG)形成的闪速存储器，也可应用于其中电荷存储层由绝缘层形成的电荷撷取闪存(CTF)存储器。

半导体存储器装置100可包括存储器单元阵列110和驱动存储器单元阵列110的外围电路120。存储器单元阵列110可包括多个非易失性存储器单元。

存储器单元阵列110可包括多个存储块。每个存储块可包括多个存储器单元。每个存储块中包括的存储器单元可被定义为多个页面。单个页面可被定义为联接到相同字线的多个存储器单元。

外围电路120可在外部控制器(未示出)的控制下操作。外围电路120可在外部控制器的控制下将数据编程至存储器单元阵列110。可以操作外围电路120以从存储器单元阵列110读取数据或从存储器单元阵列110擦除数据。

图2是说明输入到半导体存储器装置的数据以及时钟信号的框图。

参照图2，半导体存储器装置可接收来自外部装置(未示出)的外部时钟CK以及数据DATA。在实施例中，当半导体存储器装置将从内部存储器单元读取的数据输出到外部控制器时，还可以使用图2所示的数据DATA和外部时钟CK。

详细地，因为输入到半导体存储器装置或待输入到其的数据DATA通过若干逻辑和传输线，因此可产生延迟。在半导体存储器装置中，用于接收从外部装置输入的数据DATA的内部时钟ICK可以通过将外部时钟CK延迟匹配的延迟以便补偿在数据DATA的传输中产生的延迟来生成。例如，半导体存储器装置可将具有与在数据DATA的传输期间组合逻辑和线中产生的延迟的量相同的量的匹配延迟反映在外部时钟CK上，并随后生成内部时钟ICK。

此外，在组合逻辑和线中产生的延迟可施加到外部时钟CK，且具有与延迟的量相同的量的匹配延迟可被反映在数据DATA上。

匹配延迟仅作为与组合逻辑和线的延迟相等的延迟施加，但不会反映半导体存储器装置的工艺、电压和温度(PVT)条件的变化，在下文中被称为“PVT变化”。因此，施加到数据DATA和外部时钟CK的两个延迟之间的时序差可能因半导体存储器装置的PVT变化而迅速增加。

图2的锁存器可表示用于接收与内部时钟ICK同步的数据DATA的数据输入电路。

图3是说明根据半导体存储器装置的PVT条件的内部时钟ICK的设置/保持时间的框图。

例如，半导体存储器装置的PVT条件可根据在晶片加工期间掺杂的不平衡、在供电期间电流通过若干装置时的电压降或信号通过的路径的温度条件而变化。半导体存储器装置的输出端子的阻抗可根据PVT条件而变化。慢角(SS)是指输出端子的阻抗处于最小值时的PVT条件。快角(FF)是指输出端子的阻抗处于最大值时的PVT条件。

在工作频率低的低通信速度下，1tCK具有较长的周期。因此，即便在延迟间出现失配，但内部时钟ICK的设置/保持时间仍可在1tCK之内。

然而，在工作频率高的高通信速度下，1tCK具有较短的周期。因此，因为内部时钟ICK的设置/保持时间可在1tCK之外，所以即使小的PVT变化也可导致半导体存储器装置不正常操作。

参照图3，在快角的情况下，内部时钟ICK的设置/保持时间可在1tCK之内。然而，在慢角的情况下，因为延迟被偏置至设置时间，所以可导致保持时间违约。

图4是说明根据本公开的实施例的内部时钟发生器的框图。

参照图4，在根据本公开的实施例的半导体存储器装置中，当可以生成内部时钟ICK时，反映PVT条件的最终延迟调整码FINAL_DELAY_TRIM_CODE可以被施加到接收外部时钟CK的匹配延迟500。图4的锁存器可表示用于接收与内部时钟ICK同步的数据DATA的数据输入电路。

根据本公开，为了解决图3所示的问题，可以提供一种用于自动调整半导体存储器装置中的时序的电路。在实施例中，半导体存储器装置可包括延迟码确定单元400。

为了根据PVT条件生成内部时钟ICK，延迟码确定单元400可将根据PVT条件的最终延迟调整码FINAL_DELAY_TRIM_CODE提供至匹配延迟500。

延迟码确定单元400可响应于环形振荡器控制信号ROD_EN操作。作为参考，延迟码确定单元400可包括具有取决于PVT变化的特性的环形振荡器延迟(ROD)电路，且环形振荡器控制信号ROD_EN可用于启动ROD电路。在已经执行半导体存储器装置的初始操作之后，环形振荡器控制信号ROD_EN可被启动。将参照图5更详细地描述环形振荡器控制信号ROD_EN的启动时序。

图5是说明图4的环形振荡器启动信号ROD_EN的启动时序的视图。

参照图5，当电力被供应例如加电时，半导体存储器装置可执行初始操作。可以响应于从外部控制器输入的初始操作命令FFh执行初始操作。响应于初始操作命令FFh，指示其处于准备状态还是繁忙状态的准备/繁忙信号R/B#可转变成逻辑低电平以告知外部控制器半导体存储器装置处于繁忙状态。当初始操作被执行时，半导体存储器装置可读取存储器单元阵列中包括的多个存储块中的内容可寻址存储(CAM)块。在实施例中，初始操作命令FFh可包括CAM自动读取命令，且初始操作可以是CAM自动读取操作。

半导体存储器装置的各种设置信息可被存储在CAM块中。例如，与数据输入/输出操作有关的设置条件或其它信息可被存储在CAM块中。在实施例中，关于读取/写入操作次数(编程/擦除(P/E)循环)、坏列地址以及坏块地址的信息可被存储在CAM块中。在实施例中，半导体存储器装置的操作所需的选项信息，例如编程电压信息、读取电压信息、擦除电压信息或关于单元栅极的氧化物层的厚度的信息可被存储在CAM块中。

半导体存储器装置可包括通常用于提供参考的参考时钟。由于参考时钟的周期必须非常精确，所以控制器直接对半导体存储器装置的每个管芯执行调整操作。在实施例中，用于调整操作的调整码可被存储在CAM块中。

在初始操作期间，半导体存储器装置可读取来自CAM块的调整码并基于调整码执行用于更新参考时钟的调整操作。因此，在已经执行初始操作后，参考时钟变成不管PVT条件如何都具有恒定周期的时钟信号。

根据本公开的实施例，在初始操作之后，半导体存储器装置可响应于环形振荡器控制信号ROD_EN操作图4的延迟码确定单元400中包括的环形振荡器延迟(ROD)电路。此外，在电力已经被供应且已经执行初始操作之后，半导体存储器装置可将环形振荡器控制信号ROD_EN启动参考时间tref。在实施例中，参考时间tref可以具有对应于在初始操作期间调整的参考时钟的周期的n倍的长度。在各个实施例中，参考时间tref可以是对应于参考时钟的周期的十倍的时间。例如，当调整的参考时钟的周期指100ns时，半导体存储器装置可以将环形振荡器控制信号ROD_EN启动为参考时钟的周期的十倍的1us。

图6是说明图4的延迟码确定单元400的框图。

图7是说明图6的状态值ROD_VALUE根据PVT条件变化的曲线图。

参照图6，延迟码确定单元400可包括环形振荡器410、时钟计数单元420、PVT角计算单元430以及延迟调整码输出单元(MUX)440。

环形振荡器410可接收环形振荡器控制信号ROD_EN。可以响应于在向半导体存储器装置供电后执行的初始操作输入环形振荡器控制信号ROD_EN。

当环形振荡器控制信号ROD_EN被输入时，环形振荡器410可以生成具有恒定频率的振荡器时钟信号ROD_Clock。环形振荡器410可将振荡器时钟信号ROD_Clock输出到时钟计数单元420。在实施例中，环形振荡器410可包括环形振荡器延迟(ROD)电路。

时钟计数单元420可接收来自环形振荡器410的振荡器时钟信号ROD_Clock。时钟计数单元420可以对振荡器时钟信号ROD_Clock的上升沿或下降沿计数以生成状态值ROD_VALUE。

参照图7，状态值ROD_VALUE可根据半导体存储器装置的PVT条件而改变。例如，在环形振荡器410中生成的振荡器时钟信号ROD_Clock的周期从①到④朝慢角SS延长，从而可降低计数的状态值ROD_VALUE。另外，当半导体存储器装置的PVT条件从④到①变得靠近快角FF时，在环形振荡器410中生成的振荡器时钟信号ROD_Clock的周期缩短，从而可增加计数的状态值ROD_VALUE。

时钟计数单元420可将生成的状态值ROD_VALUE输出到PVT角计算单元430。

PVT角计算单元430可接收来自时钟计数单元420的状态值ROD_VALUE。

PVT角计算单元430可基于状态值ROD_VALUE计算反映半导体存储器装置的PVT条件的角状态，并且生成表示角状态的PVT角值PVT_CORNER。PVT角计算单元430可向延迟调整码输出单元440提供PVT角值PVT_CORNER。

例如，参照图7，PVT角计算单元430可根据状态值ROD_VALUE输出第一角状态CORNER_STATUS1、第二角状态CORNER_STATUS2、第三角状态CORNER_STATUS3和第四角状态CORNER_STATUS4中的任何一个作为PVT角值PVT_CORNER。

在图7的实施例中，根据PVT条件的PVT角被分为N个部分(N＝4)，以确定PVT角值PVT_CORNER。

图8是说明图4的PVT角计算单元430中计算PVT角值PVT_CORNER的实施例的曲线图。

参照图8，当被确定时，PVT角值PVT_CORNER可以在邻接慢角SS或快角FF的区域中被细分以增强边缘侧的特性。例如，当状态值ROD_VALUE小于ROD_VAL1时，PVT角计算单元430输出第一角状态CORNER_STATUS1作为PVT角值PVT_CORNER。此外，当状态值ROD_VALUE在ROD_VAL1和ROD_VAL2之间时，PVT角计算单元430输出第二角状态CORNER_STATUS2作为PVT角值PVT_CORNER。当状态值ROD_VALUE在ROD_VAL2和ROD_VAL3之间时，PVT角计算单元430输出第三角状态CORNER_STATUS3作为PVT角值PVT_CORNER。当状态值ROD_VALUE大于ROD_VAL3时，PVT角计算单元430输出第四角状态CORNER_STATUS4作为PVT角值PVT_CORNER。

再次参照图6，延迟调整码输出单元440可基于从PVT角计算单元430提供的PVT角值PVT_CORNER输出最终延迟调整码FINAL_DELAY_TRIM_CODE。此外，延迟调整码输出单元440可以选择多个延迟调整码DELAY_TRIM_CODE00、DELAY_TRIM_CODE01、DELAY_TRIM_CODE10和DELAY_TRIM_CODE11中的一个，并输出所选择的延迟调整码作为最终延迟调整码FINAL_DELAY_TRIM_CODE。多个延迟调整码DELAY_TRIM_CODE00、DELAY_TRIM_CODE01、DELAY_TRIM_CODE10和DELAY_TRIM_CODE11可以是与PVT角值PVT_CORNER对应的2位预设代码。延迟调整码中的每一个是设置为确保对应PVT角中足够的设置/保持余量的代码。

图9是说明在图6的匹配延迟500上反映最终延迟调整码FINAL_DELAY_TRIM_CODE的方法的框图。

参照图9，匹配延迟500可接收作为S1和S0的2位代码的最终延迟调整码FINAL_DELAY_TRIM_CODE、外部时钟CK并输出内部时钟ICK。匹配延迟500可包括多个单位延迟。例如，匹配延迟500可包括三个单位延迟。匹配延迟500可根据最终延迟调整码FINAL_DELAY_TRIM_CODE和外部时钟CK改变延迟量，并输出内部时钟ICK。

图10是说明根据本公开的实施例的半导体存储器装置的操作方法的流程图。

参照图10，在步骤1001处，半导体存储器装置接收初始操作命令FFh。初始操作命令FFh可以是在向半导体存储器装置供应电力后执行的CAM自动读取命令。

在步骤1003处，半导体存储器装置响应于初始操作命令FFh开始初始操作。

在步骤1005处，半导体存储器装置可基于从CAM块读取的调整码更新其中包括的参考时钟。之后，参考时钟变成不管PVT条件如何都具有恒定周期的时钟信号。

在步骤1007处，半导体存储器装置执行ROD电路。即，半导体存储器装置可以启动环形振荡器控制信号ROD_EN。在实施例中，在已经供应电力并且已经执行初始操作之后，半导体存储器装置可将环形振荡器控制信号ROD_EN启动参考时间tref。在实施例中，参考时间tref可以具有对应于在初始操作期间调整的参考时钟的周期的n倍的长度。在各个实施例中，参考时间tref可以是对应于参考时钟的周期的十倍的时间。例如，当调整的参考时钟的周期指100ns时，半导体存储器装置可以将环形振荡器控制信号ROD_EN启动为参考时钟的周期的十倍的1us。

当环形振荡器控制信号ROD_EN处于启动状态时，半导体存储器装置中包括的ROD电路可生成具有恒定频率的振荡器时钟信号ROD_Clock。

在步骤1009处，半导体存储器装置可以对生成的振荡器时钟信号ROD_Clock的上升沿或下降沿计数以生成状态值ROD_VALUE。

在步骤1011处，半导体存储器装置基于状态值ROD_VALUE计算反映半导体存储器装置的PVT条件的角状态，并生成表示角状态的PVT角值PVT_CORNER。

在步骤1013处，半导体存储器装置可基于PVT角值PVT_CORNER将延迟调整码中的任一个确定为待被施加到匹配延迟的最终延迟调整码。

根据本公开的实施例，在半导体存储器装置的初始操作期间，包括在其中的ROD电路在预设时间内生成时钟。根据PVT条件的PVT角可通过对生成的时钟计数来确定，从而可获得延迟调整码。反映PVT条件的稳定的电路操作可通过将延迟调整码输入到匹配延迟来实施。

图11是说明根据本公开的实施例的存储器系统1500的框图。

参照图11，存储器系统1500包括半导体存储器装置1300和控制器1200。

半导体存储器装置1300可具有与参照图1所描述的半导体存储器装置100的配置和操作相同的配置和操作。在下文中，将省略重复的描述。

控制器1200可联接到主机和半导体存储器装置1300。控制器1200被配置成响应于来自主机的请求访问半导体存储器装置1300。例如，控制器1200可控制半导体存储器装置1300的读取操作、写入操作、擦除操作和后台操作。控制器1200可提供主机和半导体存储器装置1300之间的接口。控制器1200被配置成驱动用于控制半导体存储器装置1300的固件。

控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和错误校正块1250。

RAM 1210用作处理单元1220的操作存储器、半导体存储器装置1300和主机之间的高速缓冲存储器以及半导体存储器装置1300和主机之间的缓冲存储器中的至少一个。

处理单元1220控制控制器1200的整体操作。

处理单元1220可执行闪存转换层(FTL)的功能。处理单元1220可以通过FTL将通过主机提供的逻辑块地址(LBA)转换成物理块地址(PBA)。FTL可以使用映射表接收LBA，并将LBA转换成PBA。通过FTL执行的地址映射方法包括根据映射单元的各种方法。代表地址映射方法包括页面映射方法、块映射方法和混合映射方法。

处理单元1220被配置成随机化从主机接收的数据。例如，处理单元1220可使用随机化种子将从主机接收的数据随机化。随机化的数据作为待被存储的数据被提供到半导体存储器装置1300且随后被编程在存储器单元阵列中。

处理单元1220被配置成在读取操作期间将从半导体存储器装置1300接收的数据去随机化。例如，处理单元1220可以使用去随机化种子将从半导体存储器装置1300接收的数据去随机化。去随机化的数据可以被输出到主机。

在实施例中，处理单元1220可以驱动软件或固件以执行随机化或去随机化操作。

主机接口1230可包括用于在主机和控制器1200之间执行数据交换的协议。在实施例的示例中，控制器1200可通过诸如以下的各种接口协议中的至少一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电路(IDE)协议、专用协议等等。

存储器接口1240与半导体存储器装置1300接口连接。例如，存储器接口包括NAND接口或NOR接口。

错误校正块1250使用错误校正码(ECC)来检测并校正从半导体存储器装置1300接收的数据中的错误。

错误校正块1250生成奇偶校验，其是用于待被编程的数据的错误校正码(ECC)。此外，在读取操作期间，错误校正块1250可利用用于读取的页面数据的奇偶校验来校正错误。错误校正块1250可使用低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)或诸如网格编码调制(TCM)、块编码调制(BCM)或汉明码的编码调制来校正错误。

在读取操作期间，错误校正块1250可校正来自读取的页面数据的错误。当读取的页面数据中包括超过可校正位数量的错误位数量时，解码失败。当页面数据中包括少于或等于可校正位数量的错误位数量时，解码成功。

解码成功表明对应的读取命令已经通过。解码失败表明对应的读取命令已经失败。当解码成功时，控制器1200向主机输出校正错误的页面数据。

控制器1200和半导体存储器装置1300可被集成到单个半导体装置中。在实施例的示例中，控制器1200和半导体存储器装置1300可被集成到单个半导体装置中以形成存储卡。例如，控制器1200和半导体存储器装置1300可被集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(PCMCIA)、标准闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC或微型MMC)、SD卡(例如，SD、迷你SD、微型SD或SDHC)、通用闪存(UFS)等的存储卡。

控制器1200和半导体存储器装置1300可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD包括被形成以将数据存储在半导体存储器中的存储装置。当存储器系统用作SSD时，联接到存储器系统的主机的操作速度可得到显著提高。

在实施例中，存储器系统可被提供为诸如以下的电子装置的各种元件中的一个：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各个电子装置之一、用于形成远程信息处理网络的各个电子装置之一、RFID装置、用于形成计算系统的各个元件之一等。

在实施例中，半导体存储器装置1300或存储器系统可被嵌入在各种类型的封装中。例如，半导体存储器装置1300或存储器系统可以诸如以下的类型被封装：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件管芯(Die in Waffle Pack)、晶圆型管芯(Die in Wafer Form)、片上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形(SOIC)、收缩小外形封装(SSOP)、薄型小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。

图12是示出根据本公开的实施例的存储器系统2000的框图。

参照图12，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个存储器芯片。半导体存储器芯片被划分为多个组。

参照图12，示出多个组中的每一个通过第一至第k通道CH1至CHk与控制器2200通信。每个半导体存储器芯片可具有与参照图1所描述的半导体存储器装置100的实施例的配置和操作相同的配置和操作。

每个组通过一个公共通道与控制器2200通信。控制器2200具有与参照图11所描述的控制器1200的配置相同的配置，且被配置成通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。

在图12中，多个半导体存储器芯片被示出为联接到每个通道。然而，将理解的是，可以修改存储器系统2000使得单个存储器芯片连接到每个通道。

图13为示出根据本公开的实施例的包括图12的存储器系统2000的计算系统3000的框图。

参照图13，计算系统3000可包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500以及存储器系统2000。

存储器系统2000通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300以及电源3400。通过用户接口3300提供或通过CPU 3100处理的数据被存储在存储器系统2000中。

参照图13，半导体存储器装置2100被示出为通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可通过CPU 3100和RAM 3200执行。

参照图13，可提供参照图12描述的存储器系统。然而，存储器系统2000可利用参照图11描述的存储器系统1500替换。在实施例中，计算系统3000可包括参照图11和图12描述的存储器系统1500和2000的全部。

根据本公开的实施例，提供能够更稳定操作的半导体存储器装置以及其操作方法。

虽然已经公开了本公开的实施例，但是本领域技术人员将理解，在不脱离本发明的范围和精神的情况下，各种修改、添加和替换是可能的。

因此，本公开的范围必须由所附权利要求和权利要求的等同物而不是由前面的描述限定。

在上述实施例中，可以选择性地执行或跳过所有步骤。另外，每个实施例中的步骤可以不总是按照正常顺序执行。此外，本说明书和附图中公开的实施例的目的是帮助本领域普通技术人员更清楚地理解本公开，而不是限制本公开的范围。也就是说，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围的各种修改是可能的。

本文已经公开了实施例的示例，并且虽然采用了特定术语，但术语仅以通用和描述性意义被使用和解释，而不是为了限制的目的。在一些情况下，除非另有明确说明，否则如随着本申请的提交本领域普通技术人员将明白的是，结合特定实施例描述的特征、特性和/或元件可以单独使用，或与结合其它实施例描述的特征、特性和/或元件结合使用。因此，本领域普通技术人员将理解，在不脱离如权利要求所阐述的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (16)

1.一种半导体存储器装置，其包括：

延迟码确定单元，其被配置成使用在参考时间内生成的内部时钟输出反映所述半导体存储器装置的工艺、电压和温度条件即PVT条件的最终延迟调整码；以及

延迟电路，其被配置成响应于所述最终延迟调整码将数据线的延迟反映在时钟信号上。

2.根据权利要求1所述的半导体存储器装置，其中所述延迟码确定单元包括：

振荡器，其被配置成响应于控制信号输出所述内部时钟；

时钟计数单元，其被配置成对所述内部时钟的上升沿或下降沿计数并输出状态值；

PVT角计算单元，其被配置成使用所述状态值输出反映所述半导体存储器装置的PVT条件的PVT角值；以及

延迟码输出单元，其被配置成响应于所述PVT角值将多个延迟调整码中的一个输出作为所述最终延迟调整码。

3.根据权利要求2所述的半导体存储器装置，其中在电力被供应至所述半导体存储器装置并且执行初始操作后，在所述参考时间内输入所述控制信号。

4.根据权利要求2所述的半导体存储器装置，其中随着所述半导体存储器装置的PVT角靠近慢角，所述状态值减小。

5.根据权利要求2所述的半导体存储器装置，其中所述PVT角计算单元基于所述状态值根据所述半导体存储器装置的PVT条件的变化，计算所述PVT角值。

6.根据权利要求1所述的半导体存储器装置，其中所述参考时间被确定为具有对应于参考时钟的周期的n倍的长度，n为正整数。

7.根据权利要求6所述的半导体存储器装置，其中当电力被供应时，响应于从内容可寻址存储块即CAM块读取的调整码生成所述参考时钟。

8.根据权利要求1所述的半导体存储器装置，其中所述参考时间是对应于所述半导体存储器装置中包括的参考时钟的周期的十倍的时间。

9.一种半导体存储器装置的操作方法，其包括：

当电力被供应时，从内容可寻址存储块即CAM块读取调整码，并根据所述调整码生成参考时钟；

在参考时间内生成内部时钟，并基于所述内部时钟确定反映所述半导体存储器装置的工艺、电压以及温度条件即PVT条件的最终延迟调整码；以及

生成延迟的时钟信号，其通过基于所述最终延迟调整码将外部时钟延迟数据线的延迟而获得。

10.根据权利要求9所述的方法，其中所述最终延迟调整码的确定包括：

响应于控制信号生成所述内部时钟；

生成通过对所述内部时钟的上升沿或下降沿计数而获得的状态值；以及

基于所述状态值确定所述最终延迟调整码。

11.根据权利要求10所述的方法，其中基于所述状态值确定所述最终延迟调整码包括：

使用所述状态值计算反映所述半导体存储器装置的PVT条件的PVT角值；以及

响应于所述PVT角值将多个延迟调整码中的一个输出作为所述最终延迟调整码。

12.根据权利要求11所述的方法，其中所述计算包括：基于所述状态值根据所述半导体存储器装置的PVT条件的变化，计算所述PVT角值。

13.根据权利要求10所述的方法，其中随着所述半导体存储器装置的PVT角靠近慢角，所述状态值减小。

14.根据权利要求10所述的方法，其中在电力被供应到所述半导体存储器装置并且执行初始操作后，在所述参考时间内输入所述控制信号。

15.根据权利要求9所述的方法，其中所述参考时间被确定为具有对应于所述参考时钟的周期的n倍的长度，n为正整数。

16.根据权利要求9所述的方法，其中所述参考时间是对应于所述参考时钟的周期的十倍的时间。