KR101743115B1 - 전압 검출 장치 및 이를 포함하는 반도체 장치 - Google Patents

Abstract

외부 전압의 레벨을 검출하는 전압 검출 장치 및 이를 포함하는 반도체 장치가 개시된다. 본 발명의 일실시예에 따른 전압 검출 장치는, 외부 전압에 따라 그 주기가 변하는 제1 클럭 신호를 생성하는 제1 클럭 생성기와, 기준 전압에 상응하는 소정의 주기를 갖는 제2 클럭 신호를 생성하는 제2 클럭 생성기 및 상기 제1 클럭 신호와 상기 제2 클럭 신호의 주기를 비교하여 상기 외부 전압의 변동을 검출하는 검출기를 포함하는 것을 특징으로 한다.

Description

전압 검출 장치 및 이를 포함하는 반도체 장치{Voltage detection device and Semiconductor device having the same}

본 발명은 전압 검출 장치에 관한 것으로서, 자세하게는 외부 전압의 레벨을 검출하는 전압 검출 장치 및 이를 포함하는 반도체 장치에 관한 것이다.

산업이 발달하고, 멀티 미디어가 발달함에 따라서, 컴퓨터나 모바일 장비 등에 사용되는 반도체 장치는 고집적 및 고성능화되고 있다. 반도체 장치의 일예로서, 메모리를 포함하는 메모리 장치는 그 용량 및 속도가 증가하고 있으며, 더 작은 반도체 장치 안에 더 많은 용량의 메모리를 포함하고, 반도체 장치를 더 빠르게 동작시키기 위한 다양한 시도가 이루어지고 있다.

반도체 장치의 고집적 및 고성능화 이외에도 반도체 장치를 구동하기 위한 동작전압의 레벨 또한 점차 낮아지고 있다. 저레벨의 동작전압에 의한 반도체 장치의 구동은 전력 소모면에서 유리하며, 특히 전력 소모의 감소 문제가 주요하게 대두되는 모바일 장비에서 저전력 소모의 반도체 장치의 필요성이 증대하게 된다. 그러나, 낮은 레벨의 동작전압을 이용하는 반도체 장치는 외부로부터 제공되는 전압 신호의 레벨 변동에 민감한 특성을 갖게 된다. 예컨데, 메모리 장치로 제공되는 외부 전압의 레벨이 변동함에 따라 데이터의 전달 속도가 변동하게 되며, 변동량이 큰 경우에는 외부의 콘트롤러가 데이터를 유효하게 수신할 가능성이 낮아지는 문제가 발생한다.

본 발명의 목적은, 외부 전압의 레벨이 변동함에 따라 발생할 수 있는 반도체 장치의 성능 저하나, 상기 반도체 장치가 채용된 시스템의 성능 저하의 문제를 개선하기 위한 전압 검출 장치 및 이를 포함하는 반도체 장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 전압 검출 장치는, 외부 전압에 따라 그 주기가 변하는 제1 클럭 신호를 생성하는 제1 클럭 생성기와, 기준 전압에 상응하는 소정의 주기를 갖는 제2 클럭 신호를 생성하는 제2 클럭 생성기 및 상기 제1 클럭 신호와 상기 제2 클럭 신호의 주기를 비교하여 상기 외부 전압의 변동을 검출하는 검출기를 포함하는 것을 특징으로 한다.

한편, 본 발명의 일실시예에 따른 전압 검출 방법은, 외부 전압에 따라 그 주기가 변하는 제1 클럭 신호를 생성하는 단계와, 기준 전압에 상응하는 소정의 주기를 갖는 제2 클럭 신호를 생성하는 단계 및 상기 제1 클럭 신호와 상기 제2 클럭 신호의 주기를 비교하여 상기 외부 전압의 변동을 검출하는 단계를 포함하는 것을 특징으로 한다.

상기한 바와 같은 본 발명의 전압 검출 장치에 따르면, 외부 전압의 레벨을 디지털 방식으로 검출하여 그 정확도를 향상할 수 있는 효과가 있다.

또한, 상기한 바와 같은 본 발명의 반도체 장치에 따르면, 외부 전압의 레벨의 변동을 검출함에 의하여 반도체 장치의 동작을 조절하므로 반도체 장치의 성능을 향상시킬 수 있으며, 데이터 입출력시 외부 전압의 레벨의 변동에 대응하여 입출력 버퍼의 구동력을 변동함으로써 데이터의 전송 속도를 균등하게 조절할 수 있는 효과가 있다.

도 1은 본 발명의 일실시예에 따른 전압 검출 장치를 나타내는 블록도이다.
도 2는 도 1의 제2 클럭 생성기의 일 구현예를 나타내는 회로도이다.
도 3은 도 1의 카운터의 일 구현예를 나타내는 회로도이다.
도 4는 도 1의 비교기의 일 구현예를 나타내는 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 전압 검출 장치를 나타내는 블록도이다.
도 6은 도 5의 전압 검출 장치의 신호 특성을 나타내는 파형도이다.
도 7은 도 5의 제2 클럭 생성기의 일 구현예를 나타내는 회로도이다.
도 8은 도 5의 신호 변환기의 일 구현예를 나타내는 회로도이다.
도 9는 도 5의 주파수 분주기의 일 구현예를 나타내는 회로도이다.
도 10은 본 발명의 일실시예에 따른 전압 검출 방법을 나타내는 플로우차트이다.
도 11은 본 발명의 다른 실시예에 따른 전압 검출 방법을 나타내는 플로우차트이다.
도 12는 본 발명의 일실시예에 따른 반도체 장치의 입출력 버퍼를 나타내는 블록도이다.
도 13은 본 발명의 일실시예에 따른 반도체 장치의 동작방법을 나타내는 플로우차트이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 동작방법을 나타내는 플로우차트이다.
도 15는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 16은 본 발명의 반도체 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 17은 본 발명에 따른 반도체 장치를 사용하는 메모리 카드의 응용 예를 나타내는 블록도이다.
도 18은 본 발명에 따른 메모리 카드의 다른 응용 예를 나타내는 블록도이다.
도 19는 본 발명의 실시 예에 따른 메모리 장치 또는 메모리 시스템을 포함한 컴퓨팅 시스템을 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 전압 검출 장치
110: 제1 클럭 생성기
120: 제2 클럭 생성기
130: 검출기
131: 카운터
132: 비교기

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일실시예에 따른 전압 검출 장치를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 상기 전압 검출 장치(100)는, 제1 클럭 생성기(110), 제2 클럭 생성기(120) 및 검출기(130)를 포함할 수 있다. 제1 클럭 생성기(110)는 외부 전압(EVC)을 수신하고 외부 전압(EVC)에 따라 그 주기가 변하는 제1 클럭 신호(CK_1)를 생성하며, 제2 클럭 생성기(120)는 기준 전압(Vref)을 수신하고 기준 전압(Vref)에 상응하는 고정된 주기(또는 일정한 주기)를 갖는 제2 클럭 신호(CK_2)를 생성한다. 제1 클럭 생성기(110)나 제2 클럭 생성기(120)는 발진 신호를 발생하는 장치로 구현될 수 있다. 예컨대, 제1 클럭 생성기(110)와 제2 클럭 생성기(120)는 하나 이상의 인버터를 포함하거나 또는 하나 이상의 차동 증폭기를 포함하는 링오실레이터(Ring Oscillator)로 구현될 수 있다. 제1 클럭 생성기(110)는 외부 전압(EVC)의 변동, 예컨데 외부 전압(EVC)의 레벨의 변동에 따라 서로 다른 주기를 갖는 제1 클럭 신호(CK_1)를 생성하며, 제2 클럭 생성기(120)는 기준 전압(Vref)의 레벨에 상응하는 고정된 주기를 갖는 제2 클럭 신호(CK_2)를 생성한다.

검출기(130)는 제1 클럭 신호(CK_1)를 수신하며, 수신된 제1 클럭 신호(CK_1)를 이용하여 외부 전압(EVC)의 레벨의 변동을 검출한다. 또한, 검출기(130)는 제2 클럭 신호(CK_2)를 기준 클럭으로서 더 수신하며, 제1 클럭 신호(CK_1)와 제2 클럭 신호(CK_2)의 주기에 따라 가변하는 신호를 발생함으로써 외부 전압(EVC)의 변동을 검출한 결과를 출력한다. 기준 전압(Vref)은 외부 또는 칩 내부에서 생성되어 전압 검출 장치(100)로 제공되는 고정된 레벨을 갖는 전압 신호이다. 예컨대 전압 검출 장치(100)가 반도체 장치로서 DRAM 내부에 구비되는 경우, DRAM 셀로 제공되는 전압을 발생하기 위한 어레이용 기준 전압이 상기 기준 전압(Vref)으로서 전압 검출 장치(100)로 제공될 수 있다.

검출기(130)는 카운터(131)와 비교기(132)를 구비할 수 있다. 카운터(131)는 제1 클럭 신호(CK_1)와 제2 클럭 신호(CK_2)를 수신한다. 또한, 카운터(131)는 제1 입력단(EN)과 제2 입력단(INC)을 포함할 수 있으며, 제1 클럭 신호(CK_1)는 제1 입력단(EN)으로 제공되고 제2 클럭 신호(CK_2)는 제2 입력단(INC)으로 제공된다. 또한 카운터(131)는, 제1 클럭 신호(CK_1)의 제1 상태(예컨대, 로직 하이) 동안 인에이블되고, 인에이블 구간 동안 제2 입력단(INC)으로 제공되는 제2 클럭 신호(CK_2)의 클럭 수를 카운팅한다. 카운터(131)는 제2 클럭 신호(CK_2)의 클럭 수를 카운팅하여 카운팅 신호(Cout)를 발생하며, 상기 카운팅 신호(Cout)는 카운터(131)의 출력단(Q[N:0])을 통해 비교기(132)로 제공된다.

상기한 바와 같이, 상기 기준 전압(Vref)은 반도체 장치에서 사용되는 안정적인 전압 레벨을 갖는 전압 신호로서, 외부 전압(EVC)의 변동에 무관하게 일정한 레벨, 즉 고정된 레벨을 갖는다. 이에 따라, 제2 클럭 생성기(120)는 기준 전압(Vref)을 이용하여 고정된 주기를 갖는 제2 클럭 신호(CK_2)를 발생한다. 반면에, 제1 클럭 생성기(110)는 외부 전압(EVC)의 레벨의 변동에 따라 그 주기가 변동되는 제1 클럭 신호(CK_1)를 생성한다. 예컨대, 외부 전압(EVC)의 레벨이 증가함에 따라 제1 클럭 신호(CK_1)의 주기는 점차 작아지며, 반면에 외부 전압(EVC)의 레벨이 감소함에 따라 제1 클럭 신호(CK_1)의 주기는 점차 증가한다.

카운터(131)는 제1 클럭 신호(CK_1)의 제1 상태 동안 제2 클럭 신호(CK_2)의 클럭 수를 카운팅하여 카운팅 신호(Cout)를 발생한다. 또한, 카운터(131)는 제1 클럭 신호(CK_1)가 제2 상태로 변동하는 경우 카운팅 값을 리셋(reset)하며, 제1 클럭 신호(CK_1)가 다시 제1 상태로 변동하는 경우 카운팅 동작을 수행한다. 카운팅 신호(Cout)는 일정한 비트 수를 갖는 디지털 신호일 수 있다. 예컨대, 도 1에 도시된 바와 같이 N+1 비트를 갖는 신호를 카운팅 신호(Cout)를 출력할 수 있다.

외부 전압(EVC)의 레벨이 증가하는 경우, 제1 클럭 신호(CK_1)의 제1 상태의 구간은 감소하며 이에 따라 상대적으로 작은 값을 갖는 카운팅 신호(Cout)를 발생한다. 반면에, 외부 전압(EVC)의 레벨이 감소하는 경우, 제1 클럭 신호(CK_1)의 제1 상태의 구간은 증가하며 이에 따라 상대적으로 큰 값을 갖는 카운팅 신호(Cout)를 발생한다. 비교기(132)는 카운팅 신호(Cout)를 수신하고 이를 그 내부에 저장되는 소정의 기준값(미도시)과 비교하여 그 비교결과를 검출신호(Out1, Out2)로서 출력한다. 비교기(132) 내의 기준값은 외부 전압(EVC)이 기 설정된 정상 전압 레벨일 때 이에 상응하는 값일 수 있으며, 비교기(132)는 외부 전압(EVC)을 상기 정상 전압 레벨과 비교한 결과를 출력한다. 예컨대, 정상 전압 레벨이 1.0V인 경우, 외부 전압(EVC)의 레벨이 1.0V보다 큰 것으로 검출될 때 제1 검출신호(Out1)를 출력하며, 외부 전압(EVC)의 레벨이 1.0V보다 작은 것으로 검출될 때 제2 검출신호(Out2)를 출력한다. 또한, 외부 전압(EVC)의 레벨이 증가할 때 카운팅 신호(Cout)의 값은 작아지므로, 카운팅 신호(Cout)가 기준값보다 작은 경우 제1 검출신호(Out1)를 출력할 수 있다.

상기와 같은 전압 검출 장치(100)는 외부 전압(EVC)의 변동을 검출한 결과를 디지털화하여 발생하며, 이에 따라 외부 전압(EVC)의 변동량에 따라 서로 다른 값을 갖는 검출신호(Out1, Out2)를 발생한다. 예컨대, 외부 전압(EVC)의 변동량에 따라 서로 다른 주기를 갖는 제1 클럭 신호(CK_1)가 발생되므로, 외부 전압(EVC)의 변동량 각각에 따라 서로 다른 카운팅 값을 갖는 카운팅 신호(Cout)가 발생된다. 상기 기준값 대비 디지털 값을 갖는 카운팅 신호(Cout)와의 차이를 검출함으로써, 외부 전압(EVC)의 변동량에 따른 검출신호(Out1, Out2)를 발생한다.

도 2는 도 1의 제2 클럭 생성기의 일 구현예를 나타내는 회로도이다. 일예로서, 도 2에는 도 1의 제2 클럭 생성기(120)의 일 구현예가 도시되며, 도 1의 제1 클럭 생성기(110)는 도 2에 도시된 구현예와 동일 또는 유사하게 구현될 수 있다.

도 2에 도시된 바와 같이, 클럭 생성기(120)는 링 오실레이터(Ring Oscillator)를 포함하며, 상기 링 오실레이터는 링 형태로 연결된 다수 개의 게이트들(121, 122)을 포함할 수 있다. 그 일예로서, 다수 개의 게이트들(121, 122)이 하나의 NAND 게이트(121)와 다수 개의 인버터들(122)을 포함할 수 있다. NAND 게이트(121)는 클럭 생성기(120)의 인에이블을 제어하기 위한 인에이블 신호(EN_OSC)를 수신할 수 있다. 전단의 게이트의 출력은 후단의 게이트로 입력되며, 마지막 단의 인버터의 출력은 첫 번째 단의 인버터(또는 NAND 게이트)의 입력으로 제공된다. 다수 개의 게이트들(121, 122) 각각으로 기준 전압(Vref)이 제공되며, 클럭 생성기(120)는 기준 전압(Vref)에 의해 발진하여 일정한 주파수를 갖는 제2 클럭 신호(CK_2)를 생성한다. 예컨대, 상기와 같은 반전 동작 및 피드백 구성을 통하여 어느 하나의 인버터 단에서 논리 로우 및 논리 하이로 변하는 발진신호가 발생되고, 상기 발생된 발진신호가 제2 클럭 신호(CK_2)로서 외부로 제공된다.

도 3은 도 1의 카운터의 일 구현예를 나타내는 회로도이다. 도 3에 도시된 카운터(131)는 4 비트 카운터를 구성하는 동기식 카운터 회로의 일 구현예로서, 본 발명의 전압 검출 장치에 적용되는 카운터는 이외에도 다양한 형태, 예컨대 비동기식 카운터 회로로 구현되어도 무방하다.

카운터(131)는 도 1의 제1 및 제2 클럭 신호(CK_1, CK_2)를 수신하고, 상기 수신된 제1 및 제2 클럭 신호(CK_1, CK_2)를 이용하여 카운팅 동작을 수행한다. 이를 위하여, 카운터(131)는 다수 개의 플립플롭들(131_1 ~ 131_4)과 로직 회로부(131_5)를 구비할 수 있다. 플립플롭들(131_1 ~ 131_4)은 제1 클럭 신호(CK_1)를 인에이블 신호로서 수신하며, 제2 클럭 신호(CK_2)에 동기하여 동작한다. 제1 플립플롭(131_1)은 제2 클럭 신호(CK_2)의 토글링에 응답하여 그 출력(Q[0])을 발생하고, 상기 출력(Q[0])은 로직 회로부(131_5)의 제1 가산기(HA1)의 입력으로 제공된다. 또한, 상기 제1 가산기(HA1)의 동작과 상기 제1 가산기(HA1)의 캐리값을 수신하는 제2 가산기(HA2)의 동작에 따라 제2 및 제4 플립플롭(131_2, 131_4)은 출력(Q[1], Q[3])을 각각 발생한다. 또한, 제2 가산기(HA2)의 캐리값을 수신하는 배타적 논리합 게이트의 출력에 따라 제3 플립플롭(131_3)은 출력(Q[2])을 발생한다. 플립플롭들(131_1 ~ 131_4) 각각의 출력(Q[0]~Q[3])은 카운팅 신호(Cout)로서 도 1의 비교기(132)로 제공된다.

도 4는 도 1의 비교기의 일 구현예를 나타내는 회로도이다. 도 4에 도시된 바와 같이, 상기 비교기(132)는 디지털 신호의 대소를 비교하는 다수 개의 비교회로(132_1 ~ 132_3)와, 상기 다수 개의 비교회로(132_1 ~ 132_3)의 비교 결과를 조합하여 검출 신호(Out1, Out2)를 발생하는 검출 신호 발생부(132_4)를 구비할 수 있다. 다수 개의 비교회로(132_1 ~ 132_3) 각각은 1 비트의 입력 신호의 크기를 서로 비교하기 위한 논리회로 구성을 포함할 수 있으며, 예컨대 카운팅 신호(Cout)의 어느 하나의 비트와 비교기(132) 내에 기 설정되어 저장되는 기준값의 어느 하나의 비트의 대소를 비교한다. 제1 비교회로(132_1)는 카운팅 신호(Cout)의 1 비트의 신호 Q[0]와 기준값의 1 비트의 신호 R[0]의 대소를 비교하고 그 비교 결과를 검출 신호 발생부(132_4)로 제공한다. 이와 유사하게, 카운팅 신호(Cout)의 나머지 비트의 신호와 기준값의 나머지 비트의 신호가 서로 비교되며, 그 비교 결과가 검출 신호 발생부(132_4)로 제공된다. 카운팅 신호(Cout) 또는 기준값의 비트 수에 상응하는 개수의 비교회로(132_1 ~ 132_3)가 비교기(132)에 구비될 수 있다.

검출 신호 발생부(132_4)는 비교회로(132_1 ~ 132_3)의 비교 결과를 조합하여 검출 신호(Out1, Out2)를 출력한다. 예컨대, 비교회로(132_1 ~ 132_3)의 비교 결과를 판단하여 카운팅 신호(Cout)와 기준값의 대소관계를 판단할 수 있으며, 또한 카운팅 신호(Cout)와 기준값의 차이를 판단할 수 있다. 카운팅 신호(Cout)와 임계값의 대소관계에 따라 제1 검출 신호(Out1)가 활성화되거나 또는 제2 검출 신호(Out2)가 활성화될 수 있다. 또한, 검출 신호(Out1, Out2)가 다수의 비트로 이루어지는 경우, 카운팅 신호(Cout)와 기준값의 차이에 따라 서로 다른 값을 갖는 제1 검출 신호(Out1) 또는 제2 검출 신호(Out2)가 발생된다.

도 5는 본 발명의 다른 실시예에 따른 전압 검출 장치를 나타내는 블록도이다. 도 5에 도시된 바와 같이, 상기 전압 검출 장치(200)는, 제1 클럭 생성기(210), 제2 클럭 생성기(220) 및 검출기(230)를 포함할 수 있으며, 또한 전압 검출 장치(200)는 차동 신호를 단일 신호로 변환하는 신호 변환기(240) 및 클럭 신호를 분주하는 주파수 분주기(250)를 더 구비할 수 있다. 또한, 검출기(230)는 카운터(231)와 비교기(232)를 구비할 수 있다.

제1 클럭 생성기(210)는 외부 전압(EVC)의 레벨에 따라 그 주기가 변하는 제1 차동 클럭 신호(C1, C2)를 생성하며, 제2 클럭 생성기(220)는 기준 전압(Vref)의 레벨에 상응하는 고정된 주기를 갖는 제2 차동 클럭 신호(C3, C4)를 생성한다. 앞선 실시예에서와 동일 또는 유사하게, 제1 클럭 생성기(210)나 제2 클럭 생성기(220)는 발진 신호를 발생하는 장치로 구현될 수 있으며, 예컨대 링오실레이터(Ring Oscillator)로 구현될 수 있다.

신호 변환기(240)는 제1 및 제2 클럭 생성기(210, 220)로부터 제1 차동 클럭 신호(C1, C2)와 제2 차동 클럭 신호(C3, C4)를 수신하고 이를 단일 신호(CKa, CKb)로 변환한다. 이를 위하여, 신호 변환기(240)는 제1 신호 변환기(240a)와 제2 신호 변환기(240b)를 구비할 수 있다. 제1 신호 변환기(240a)는 제1 차동 클럭 신호(C1, C2)를 수신하고 이를 변환하여 제1 단일 신호(CKa)를 발생하며, 제2 신호 변환기(240b)는 제2 차동 클럭 신호(C3, C4)를 수신하고 이를 변환하여 제2 단일 신호(CKb)를 발생한다.

주파수 분주기(250)는 제1 및 제2 단일 신호(CKa, CKb)를 수신하고 이를 분주하여 분주 클럭 신호(CK_1, CK_2)를 발생한다. 주파수 분주기(250)는 제1 주파수 분주기(250a)와 제2 주파수 분주기(250b)를 구비할 수 있으며, 제1 주파수 분주기(250a)는 제1 단일 신호(CKa)를 분주하여 제1 분주 클럭 신호(CK_1)를 발생하고, 제2 주파수 분주기(250b)는 제2 단일 신호(CKb)를 분주하여 제2 분주 클럭 신호(CK_2)를 발생한다. 제1 및 제2 분주 클럭 신호(CK_1, CK_2)는 검출기(230) 내의 카운터(231)로 제공된다. 즉, 예컨대 제1 분주 클럭 신호(CK_1)는 카운터(231)의 제1 입력단(EN)으로 입력되며, 제2 분주 클럭 신호(CK_2)는 카운터(231)의 제2 입력단(INC)으로 입력된다. 카운터(231)는 제1 분주 클럭 신호(CK_1)의 제1 상태(예컨대, 로직 하이) 동안 인에이블되고, 인에이블 구간 동안 제2 입력단(INC)으로 제공되는 제2 분주 클럭 신호(CK_2)의 클럭 수를 카운팅한다. 제2 분주 클럭 신호(CK_2)의 클럭 수를 카운팅한 카운팅 신호(Cout)는 카운터(231)의 출력단(Q[N:0])을 통해 비교기(232)로 제공된다. 비교기(232)는 그 내부에 저장되는 소정의 기준값(미도시)과 결과 신호(Cout)를 비교하여 그 비교결과를 검출신호(Out1, Out2)로서 출력한다.

본 실시예에 따르면, 제1 및 제2 클럭 생성기(210, 220)가 발진 신호를 차동 신호로서 발생하고, 상기 차동 신호를 단일 신호로 변환하여 카운팅 및 비교 동작을 수행하므로 외부 전압(EVC)의 레벨의 변동을 더욱 정확하게 검출할 수 있다. 또한, 제1 및 제2 클럭 생성기(210, 220)로부터의 발진 신호나 신호 변환기(240)로부터의 단일 신호의 주기가 짧은 경우 카운터(231)에서의 카운팅 동작의 오류 발생 가능성이 높아질 수 있으므로, 주파수 분주기(250)의 분주 동작에 의해 제1 및 제2 단일 신호(CKa, CKb)의 주기를 길게 변동시킨다.

제1 및 제2 주파수 분주기(250a, 250b)의 분주 값은 서로 동일하거나 다르게 설정되어도 무방하다. 예컨대, 제1 주파수 분주기(250a)의 출력(제1 분주 클럭 신호(CK_1))은 카운터(231)의 인에이블 동작에 사용되며, 또한 외부 전압(EVC)의 레벨의 변동에 따라 제1 분주 클럭 신호(CK_1)의 인에이블 구간이 상이하여야 하므로, 제1 주파수 분주기(250a)의 분주 값은 상대적으로 크게 설정될 수 있다. 반면에, 제2 주파수 분주기(250b)의 출력(제2 분주 클럭 신호(CK_2))은 카운터(231)에서 실제 그 주파수가 카운팅되는 신호로서 사용되므로, 인에이블 구간에 따른 카운팅 결과가 달라지도록 하기 위하여 제2 주파수 분주기(250b)의 분주 값은 상대적으로 작게 설정될 수 있다. 예컨데, 제1 주파수 분주기(250a)의 분주 값은 제2 주파수 분주기(250b)의 분주 값에 비하여 크게 설정될 수 있다.

도 6은 도 5의 전압 검출 장치의 신호 특성을 나타내는 파형도이다. 도 6에 도시된 바와 같이, 외부 전압(EVC)을 이용하여 발생된 제1 분주 클럭 신호(CK_1)는 외부 전압(EVC)의 레벨의 변동에 따라 서로 다른 주기를 갖는다. 예컨대, 외부 전압(EVC)의 레벨이 상대적으로 작은 경우 제1 분주 클럭 신호(CK_1)는 큰 주기를 갖는다. 반면에, 기준 전압(Vref)은 일정한 레벨을 가지며, 이에 따라 기준 전압(Vref)을 이용하여 발생된 제2 분주 클럭 신호(CK_2)는 일정한 값의 주기를 갖는다. 예컨대, 1.1V의 외부 전압(EVC)을 이용하여 발생된 제1 분주 클럭 신호(CK_1)의 로직 하이 구간 동안 제2 분주 클럭 신호(CK_2)가 8 번 토글링(toggling)하므로, 카운터(231)는 제2 분주 클럭 신호(CK_2)의 클럭 수를 카운팅하여 카운팅 신호(Cout)를 "1000"으로 출력한다. 1.3V의 외부 전압(EVC)을 이용하여 발생된 제1 분주 클럭 신호(CK_1)의 로직 하이 구간 동안 제2 분주 클럭 신호(CK_2)가 4 번 토글링(toggling)하므로, 카운터(231)는 카운팅 신호(Cout)를 "0100"으로 출력한다. 한편, 도 6은 도 5의 전압 검출 장치의 신호 특성을 나타낸 것으로 설명하였으나, 상기 도 6의 신호의 파형도는 도 1의 전압 검출 장치의 신호 특성에 대응하여도 무방하다. 즉, 도 6의 신호 CK_1은 도 1의 제1 클럭 생성기(110)의 출력, 신호 CK_2는 도 1의 제2 클럭 생성기(120)의 출력일 수 있으며, 또한 카운팅 신호(Cout)는 도 1의 카운터(131)의 출력신호일 수 있다.

도 7은 도 5의 제2 클럭 생성기의 일 구현예를 나타내는 회로도이다. 일예로서, 도 7에는 도 5의 제2 클럭 생성기(220)의 일 구현예가 도시되며, 도 5의 제1 클럭 생성기(210)는 도 7에 도시된 구현예와 동일 또는 유사하게 구현될 수 있다.

도 7에 도시된 바와 같이, 클럭 생성기(220)는 링 오실레이터(Ring Oscillator)를 포함하며, 상기 링 오실레이터는 링 형태로 연결된 다수 개의 차동 증폭기들(221 ~ 224)를 포함할 수 있다. 또한, 상기 차동 증폭기들(221 ~ 224)은 기준 전압(Vref)을 인가받으며, 전단의 차동 증폭기의 차동 출력은 후단의 차동 증폭기의 차동 입력단으로 제공된다. 예컨대, 제1 차동 증폭기(221)의 차동 출력은 제2 차동 증폭기(222)의 차동 입력단으로 제공되고, 제3 차동 증폭기(223)의 차동 출력은 제4 차동 증폭기(224)의 차동 입력단으로 제공된다. 또한, 발진 동작을 위하여 제4 차동 증폭기(224)의 차동 출력은 서로 엇갈리게 제1 차동 증폭기(221)의 차동 입력단으로 제공된다. 어느 하나의 차동 증폭기, 예컨대 제2 차동 증폭기(222)의 차동 출력은 전압-주파수 특성을 갖는 차동 발진신호(C3, C4)로서 외부로 제공된다.

도 8은 도 5의 신호 변환기의 일 구현예를 나타내는 회로도이다. 도 8에는 도 5의 신호 변환기에 구비되는 다수 개의 신호 변환기들 중 하나(제1 신호 변환기)의 일 구현예가 도시된다.

도 8에 도시된 바와 같이, 제1 신호 변환기(240a)는 차동 증폭기(241)와 인버터(242)를 포함할 수 있다. 차동 증폭기(241)는 차동 쌍을 이루는 두 개의 NMOS 트랜지스터와 전류 미러 구조를 갖는 두 개의 PMOS 트랜지스터를 포함하며, 도 5의 제1 클럭 발생기(210)로부터의 차동 신호(C1, C2)는 상기 두 개의 NMOS 트랜지스터 각각의 게이트 단으로 제공된다. 차동 증폭기(241)는 차동 신호(C1, C2) 사이의 전압 차에 따른 출력 신호(BEF)을 발생하고 이를 인버터(242)의 입력단으로 제공하며, 인버터(242)는 출력 신호(BEF)를 반전시킴으로써 제1 단일 신호(CKa)를 발생한다.

도 9는 도 5의 주파수 분주기의 일 구현예를 나타내는 회로도이다. 상술한 바와 같이, 카운터(231)에서의 카운팅 동작의 오류 발생 가능성을 감소하기 위하여 주파수 분주기(250)가 도 5의 전압 검출 장치(200)에 구비될 수 있으며, 주파수 분주기(250)는 신호 변환기(240)로부터의 제1 및 제2 단일 신호(CKa, CKb)를 수신하고 주파수를 분주한 신호를 발생한다. 도 9는 주파수 분주기(250)에 구비되는 제1 주파수 분주기(250a)의 일 구현예를 나타내며, 제2 주파수 분주기(250b) 또한 도 9에 도시된 바와 동일 또는 유사하게 구현될 수 있다. 또한, 도 9에서는 제1 단일 신호(CKa)를 2분주하는 분주기가 그 예로 도시되나, 제1 단일 신호(CKa)를 다른 값으로 분주하기 위한 분주기가 적용되어도 무방하다.

도 9에 도시된 바와 같이, 상기 제1 주파수 분주기(250a)는 하나 이상의 플립플롭(FF1, FF2)과 하나 이상의 인버터를 포함할 수 있다. 제1 주파수 분주기(250a)는 도 5의 제1 신호 변환기(240a)로부터 제1 단일 신호(CKa)를 수신하고 상기 제1 단일 신호(CKa)를 분주한 제1 분주 클럭 신호(CK_1)를 발생한다. 제1 단일 신호(CKa)는 인버터에 의해 반전되며, 제1 단일 신호(CKa)와 이를 반전한 신호는 제1 및 제2 플립플롭(FF1, FF2) 각각으로 제공된다. 제1 및 제2 플립플롭(FF1, FF2)의 입출력은 피드백 구조를 가지며, 예컨대 제1 플립플롭(FF1)의 출력과 이를 반전한 출력은 제2 플립플롭(FF2)의 차동 입력단으로 제공되며, 또한 제2 플립플롭(FF2)의 출력과 이를 반전한 출력은 제1 플립플롭(FF1)의 차동 입력단으로 제공된다. 어느 하나의 플립플롭의 출력, 예컨대 제2 플립플롭(FF2)의 출력은 제1 분주 클럭 신호(CK_1)로서 도 5의 검출기(230)로 제공된다.

도 10은 본 발명의 일실시예에 따른 전압 검출 방법을 나타내는 플로우차트이다. 도 10에 도시된 바와 같이, 전압 검출 장치가 구동되면 외부 전압(EVC)과 기준 전압(Vref)이 전압 검출 장치로 제공되며, 전압 검출 장치는 외부 전압(EVC)을 이용하여 제1 클럭 신호(CK_1)를 생성하고, 기준 전압(Vref)을 이용하여 제2 클럭 신호(CK_2)를 생성한다(S111).

전술한 바와 같이, 전압 검출 장치가 DRAM 등의 반도체 장치에 적용되는 경우, 외부 전압(EVC)은 반도체 장치 외부로부터 제공되는 전압 신호이고, 기준 전압(Vref)은 반도체 장치 내부에서 생성되는 전압 신호일 수 있다. 또한, 외부 전압(EVC) 및 기준 전압(Vref)은 각각 별개로 배치되는 발진 신호를 발생하는 장치로 제공되며, 발진 신호를 발생하는 장치는 예컨대 링오실레이터(Ring Oscillator)로 구현될 수 있다. 제1 클럭 신호(CK_1)는 외부 전압(EVC)의 레벨의 변동에 따라 그 주기가 변하는 클럭 신호이며, 제2 클럭 신호(CK_2)는 기준 전압(Vref)의 레벨에 상응하는 주기(또는, 주파수)를 갖는 클럭 신호이다.

이후, 제1 클럭 신호(CK_1)와 제2 클럭 신호(CK_2)의 주기 또는 주파수가 서로 비교된다(S112). 예컨대, 외부 전압(EVC)의 레벨이 증가하면 제1 클럭 신호(CK_1)의 주기가 작아지며 또한 제1 클럭 신호(CK_1)의 주파수는 증가한다. 제1 클럭 신호(CK_1)와 제2 클럭 신호(CK_2)의 주기(또는 주파수)의 비교 결과는 외부 전압(EVC)의 레벨을 검출한 검출신호(Out1, Out2)로서 출력된다(S113). 예컨대, 외부 전압(EVC)의 레벨이 소정의 레벨보다 큰 경우에는 제1 검출신호(Out1)가 활성화되며, 반대로 외부 전압(EVC)의 레벨이 상기 소정의 레벨보다 작은 레벨을 갖는 경우에는 제2 검출신호(Out2)가 활성화된다. 또한, 상기 소정의 레벨은 외부 전압(EVC)의 정상 전압 레벨에 상응하는 값으로 설정될 수 있다.

도 11은 본 발명의 다른 실시예에 따른 전압 검출 방법을 나타내는 플로우차트이다. 도 11에 도시된 바와 같이, 외부 전압(EVC)과 기준 전압(Vref)이 전압 검출 장치로 제공된다. 전압 검출 장치는 외부 전압(EVC) 및 기준 전압(Vref) 각각의 레벨에 상응하는 주기(또는, 주파수)를 갖는 제1 클럭 신호(CK_1) 및 제2 클럭 신호(CK_2)를 생성한다(S121).

이후, 외부 전압(EVC)의 레벨을 검출하기 위한 카운팅 동작 및 비교 동작이 수행된다. 상기 카운팅 동작은, 제1 클럭 신호(CK_1)에 기반하여 제2 클럭 신호(CK_2)의 클럭 수를 카운팅하는 동작을 포함할 수 있다(S122). 예컨대, 전압 검출 장치에 카운터가 구비되고, 제1 클럭 신호(CK_1)의 로직 하이 구간에서 카운터를 인에이블 시키며, 카운터의 인에이블 구간 동안 제2 클럭 신호(CK_2)의 클럭 수를 카운팅할 수 있다. 외부 전압(EVC)이 증가함에 따라 제1 클럭 신호(CK_1)의 주기는 짧아지며, 제1 클럭 신호(CK_1)의 로직 하이 구간에서 제2 클럭 신호(CK_2)의 클럭 수를 카운팅한 값은 상대적으로 작은 값을 갖는다. 반면에, 외부 전압(EVC)이 감소함에 따라 제1 클럭 신호(CK_1)의 주기는 길어지며, 제1 클럭 신호(CK_1)의 로직 하이 구간에서 제2 클럭 신호(CK_2)의 클럭 수를 카운팅한 값은 상대적으로 큰 값을 갖는다. 카운팅 결과에 따른 카운팅 신호(Cout)는 전압 검출 장치에 구비되는 비교기에 의해 소정의 기준값과 비교되며(S123), 카운팅한 신호와 기준값과의 비교 결과가 외부 전압(EVC)의 레벨을 검출한 검출신호(Out1, Out2)로서 출력된다(S124).

도 12는 본 발명의 일실시예에 따른 반도체 장치의 입출력 버퍼를 나타내는 블록도이다. 도 12에 도시된 바와 같이, 반도체 장치는 입출력 패드(DQ PAD)를 통해 데이터를 송수신하기 위한 입출력 버퍼를 구비한다. 도 12에서는 입출력 패드(DQ PAD)에 연결된 출력 버퍼(300)가 도시된 것을 그 예로 한다. 또한 상기 출력 버퍼(300)는 입출력 패드(DQ PAD)를 통해 출력되는 신호를 풀다운(Pull- down)하는 풀다운부(310)와 입출력 패드(DQ PAD)를 통해 출력되는 신호를 풀업(Pull- up)하는 풀업부(320)를 구비할 수 있다.

출력 버퍼(300)의 풀다운부(310) 및 풀업부(320) 각각은 입출력 패드(DQ PAD)를 통해 전송되는 데이터를 구동하기 위한 드라이버를 구비한다. 예컨대, 풀다운부(310)는 하나 이상의 트랜지스터를 포함하는 풀다운 드라이버(311)를 구비하고, 풀업부(320)는 하나 이상의 트랜지스터를 포함하는 풀업 드라이버(321)를 구비한다. 출력 버퍼의 드라이버 구동력(Driver strength)의 증가 및 구동력의 조절을 위해서 풀다운 드라이버(311) 및 풀업 드라이버(321)는 각각 다수 개의 트랜지스터들을 포함할 수 있다. 도 12에 도시된 바와 같이, 풀다운 드라이버(311)는 다수 개의 NMOS 트랜지스터들(N1~N4)을 포함하며, 상기 다수 개의 NMOS 트랜지스터들(N1~N4)은 각각 서로 다른 구동력을 갖도록 그 사이즈를 달리하여 구현될 수 있다. 이와 유사하게, 풀업 드라이버(321)는 다수 개의 PMOS 트랜지스터들(P1~P4)을 포함하며, 상기 다수 개의 PMOS 트랜지스터들(P1~P4)은 서로 사이즈를 달리하여 구현될 수 있다.

반도체 장치(300) 내에는 전술한 본 발명의 실시예에 따른 전압 검출 장치(미도시)가 구비된다. 전압 검출 장치는 외부 전압의 레벨을 검출하고 그 결과에 따른 검출 신호(L1, L2, H1, H2)를 발생한다. 전압 검출 장치로부터의 검출 신호(L1, L2, H1, H2)를 이용하여 반도체 장치(300)에 구비되는 각종 기능 블록이 제어될 수 있다. 예컨대, 도 12에 도시된 바와 같이, 전압 검출 장치로부터의 검출 신호(L1, L2, H1, H2)는 출력 버퍼의 풀다운부(310) 및 풀업부(320)의 구동 성능 및/또는 구동 특성을 제어하기 위한 제어신호로서 이용된다.

풀다운부(310)는 다수 개의 NMOS 트랜지스터들(N1~N4)을 포함하는 풀다운 드라이버(311) 이외에도, 상기 NMOS 트랜지스터들(N1~N4)의 순차적으로 구동하기 위한 제1 딜레이 제어부(312) 및 NMOS 트랜지스터들(N1~N4)의 인에이블을 제어하기 위한 제1 및 제2 인에이블 제어부(313, 314)를 구비할 수 있다. 이와 유사하게, 풀업부(320)는 다수 개의 PMOS 트랜지스터들(P1~P4)을 포함하는 풀업 드라이버(321) 이외에도, 상기 PMOS 트랜지스터들(P1~P4)의 순차적으로 구동하기 위한 제2 딜레이 제어부(322) 및 PMOS 트랜지스터들(P1~P4)의 인에이블을 제어하기 위한 제3 및 제4 인에이블 제어부(323, 324)를 구비할 수 있다. 상기와 같이 구현될 수 있는 본 발명의 실시예에 따른 반도체 장치(300)의 동작과 관련하여 풀다운부(310)의 구성을 중심으로 하여 설명하면 다음과 같다.

풀다운 또는 풀업 동작의 구동력 증가를 위하여 다수 개의 NMOS 트랜지스터들(N1~N4)이 풀다운부(310)에 구비되거나 다수 개의 PMOS 트랜지스터들(P1~P4)이 풀업부(320)에 구비될 수 있는 반면에, 상기 NMOS 트랜지스터들(N1~N4) 또는 PMOS 트랜지스터들(P1~P4)이 동시에 턴온되는 경우 인덕턴스 성분에 의한 역기전력이 발생하여 출력 신호에 파워 노이즈가 발생할 수 있다. 또한, 출력 신호의 노이즈 감소를 위하여 NMOS 트랜지스터들(N1~N4) 또는 PMOS 트랜지스터들(P1~P4)을 순차적으로 동작시키는 경우, 순차적 동작을 위한 지연 시간이 증가하게 되므로 데이터의 출력 시간 또한 증가할 수 있다.

풀다운부(310)의 제1 딜레이 제어부(312)는 입력 데이터(DO)에 대한 지연 동작을 제어하여 풀다운 드라이버(311)의 다수 개의 NMOS 트랜지스터들(N1 ~ N4)이 동시에 턴온되는 것을 방지한다. 바람직하게는, 제1 딜레이 제어부(312)는 전압 검출 장치로부터의 검출 신호(L1, L2, H1, H2)에 응답하여 입력 데이터(DO)의 지연량을 제어한다. 검출 신호(L1, L2, H1, H2)는 하나 이상의 비트값을 가질 수 있다. 예컨대 외부 전압의 레벨이 기 설정된 소정의 레벨보다 작은 경우에는 검출 신호(L1, L2)가 활성화되며, 반면에 외부 전압의 레벨이 기 설정된 소정의 레벨보다 큰 경우에는 검출 신호(H1, H2)가 활성화된다. 또한, 외부 전압과 기준 전압의 레벨의 차이에 따라 검출 신호(L1, L2, H1, H2)의 값이 달라질 수 있다. 예컨대, 외부 전압이 상기 소정의 레벨보다 0.1V 작은 경우 L1, L2 값은 각각 "1"과 "0"에 상응하는 값을 가지며, 외부 전압이 상기 소정의 레벨보다 0.3V 작은 경우 L1, L2 값은 각각 "1"에 상응하는 값을 가질 수 있다. 이후 설명에서는 검출 신호(L2, H2)가 각각 검출 신호(L1, H1)에 비해 상위 비트의 값인 것으로 가정한다.

제1 딜레이 제어부(312)는 검출 신호(L1, L2, H1, H2)에 응답하여 입력 데이터(DO)의 지연량을 제어한다. 예컨대, 외부 전압의 레벨이 소정의 레벨보다 큰 경우 풀다운 드라이버(311)의 구동력이 증가하므로, 제1 딜레이 제어부(312)는 입력 데이터(DO)의 지연량을 증가시킴으로써 데이터의 출력 속도를 감소시킨다. 반면에, 외부 전압의 레벨이 소정의 레벨보다 작은 경우 풀다운 드라이버(311)의 구동력이 감소하므로, 제1 딜레이 제어부(312)는 입력 데이터(DO)의 지연량을 감소시킴으로써 데이터의 출력 속도를 증가시킨다.

또한, 제1 및 제2 인에이블 제어부(313, 314)는 각각 데이터의 드라이빙에 이용되는 NMOS 트랜지스터들(N1~N4)의 인에이블을 제어한다. 또한, 제1 및 제2 인에이블 제어부(313, 314) 각각은 검출 신호(L1, L2, H1, H2) 중 적어도 하나에 응답하여 제어동작을 수행한다. 예컨대, 제1 인에이블 제어부(313)는 어느 하나의 제1 NMOS 트랜지스터(N1)의 게이트에 연결되며, 검출 신호(L2)에 응답하여 제1 NMOS 트랜지스터(N1)를 턴온 시키거나 턴오프시킨다. 또한, 이와 유사하게, 제2 인에이블 제어부(314)는 다른 하나의 제4 NMOS 트랜지스터(N4)의 게이트에 연결되며, 검출 신호(H2)에 응답하여 제4 NMOS 트랜지스터(N4)를 턴온 시키거나 턴오프시킨다.

만약, 외부 전압의 레벨이 소정의 레벨보다 큰 경우, 검출 신호(L2)는 "0"의 값을 가지며 검출 신호(H2)는 "0" 또는 "1"의 값을 가질 수 있다. 검출 신호(L2)가 "0"인 경우, 제1 인에이블 제어부(313)는 입력 데이터(DO)의 상태와 무관하게 로직 로우에 해당하는 제어신호를 발생하며, 상기 로직 로우의 제어신호에 응답하여 제1 NMOS 트랜지스터(N1)는 턴 오프된다. 상기 제1 NMOS 트랜지스터(N1)가 턴 오프됨에 따라 풀다운 드라이버(311)의 구동력이 감소한다. 또한, 검출 신호(H2)는 "0" 또는 "1"의 값을 가지며, 이에 따라 제2 인에이블 제어부(314)는 로직 로우 또는 로직 하이의 제어신호를 발생한다. 만약, 외부 전압의 레벨이 소정의 레벨보다 일정 값 이상 큰 경우 검출 신호(H2)가 "1"의 값을 가질 수 있으며, 이 경우 제2 인에이블 제어부(314)는 입력 데이터(DO)의 상태와 무관하게 로직 로우에 해당하는 제어신호를 발생한다. 이에 따라, 제4 NMOS 트랜지스터(N4) 또한 턴 오프되므로 풀다운 드라이버(311)의 구동력이 더욱 감소한다. 반면에, 외부 전압의 레벨과 소정의 레벨과의 차이가 상대적으로 작은 경우에는 검출 신호(H2)가 "0"의 값을 가질 수 있으며, 이 경우 제4 NMOS 트랜지스터(N4)는 입력 데이터(DO)의 상태에 응답하여 턴온되거나 턴 오프된다.

이와 유사하게, 풀업부(320)의 제2 딜레이 제어부(322)는 전압 검출 장치로부터의 검출 신호(L1, L2, H1, H2)에 응답하여 상보 입력 데이터(DOB)의 지연량을 제어한다. 또한, 제3 인에이블 제어부(323)는 검출 신호(L2)에 응답하여 제1 PMOS 트랜지스터(P1)의 턴온/턴오프를 제어하며, 제4 인에이블 제어부(324)는 검출 신호(H2)에 응답하여 제4 PMOS 트랜지스터(P4)의 턴온/턴오프를 제어한다.

상기와 같은 본 발명의 실시예의 반도체 장치(300)에 따르면, 전압 검출 장치(미도시)가 외부 전압의 레벨을 검출한 결과에 따라 반도체 장치(300)의 출력 버퍼의 데이터 출력 속도를 조절할 수 있다. 이에 따라, 외부 전압의 변동에 대응하여 반도체 장치(300)의 동작을 조절하므로 반도체 장치(300)의 성능을 향상시킬 수 있다. 또한, 외부 전압의 변동에 대응하여 출력 버퍼의 데이터 출력 속도를 균등하게 조절함으로써 외부의 콘트롤러가 반도체 장치(300)의 데이터를 유효하게 수신할 수 있도록 한다.

도 13은 본 발명의 일실시예에 따른 반도체 장치의 동작방법을 나타내는 플로우차트이다. 도 13에 도시된 바와 같이, 반도체 장치는 전압 검출 장치를 포함하며, 비교 동작을 위한 전압 신호들이 전압 검출 장치로 제공된다. 예컨대, 반도체 장치로 제공된 외부 전압(EVC)과 반도체 장치 내에서 생성된 기준 전압(Vref)이 전압 검출 장치로 제공될 수 있다. 전압 검출 장치는 외부 전압(EVC) 및 기준 전압(Vref)의 레벨에 상응하는 주기(또는, 주파수)를 갖는 제1 클럭 신호(CK_1) 및 제2 클럭 신호(CK_2)를 각각 생성한다(S211). 외부 전압(EVC)의 전압 레벨은 다양한 요인에 의하여 변동될 수 있으므로, 외부 전압(EVC)의 레벨의 변동에 따라 제1 클럭 신호(CK_1)의 주기 또한 변동한다. 이후, 제1 클럭 신호(CK_1)와 제2 클럭 신호(CK_2)의 주기(또는 주파수)가 서로 비교되며(S212), 제1 클럭 신호(CK_1)와 제2 클럭 신호(CK_2)의 주기(또는 주파수)의 비교 결과에 따라 외부 전압(EVC)의 레벨을 검출한 검출신호(Out1, Out2)를 발생한다(S213).

상기 검출신호(Out1, Out2)를 이용하여 반도체 장치의 동작을 제어한다(S214). 예컨대, 상기 검출신호(Out1, Out2)에 응답하여 반도체 장치에 구비되는 출력 버퍼에 구비되는 풀업 및/또는 풀다운 드라이버를 제어한다(S214). 외부 전압(EVC)의 레벨이 기 설정되는 소정의 레벨보다 큰 것으로 검출된 경우, 검출신호(Out1, Out2)에 응답하여 출력 버퍼의 데이터의 출력 속도가 감소하도록 제어할 수 있으며, 또한 외부 전압(EVC)의 레벨이 소정의 레벨보다 작은 것으로 검출된 경우, 검출신호(Out1, Out2)에 응답하여 출력 버퍼의 데이터의 출력 속도가 증가하도록 제어할 수 있다.

도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 동작방법을 나타내는 플로우차트이다. 도 14에 도시된 바와 같이, 전압 검출 장치는 외부 전압(EVC)과 기준 전압(Vref)의 레벨에 상응하는 주기(또는, 주파수)를 갖는 제1 클럭 신호(CK_1) 및 제2 클럭 신호(CK_2)를 각각 생성한다(S221). 또한, 제1 클럭 신호(CK_1)에 기반하여 제2 클럭 신호(CK_2)의 클럭 수를 카운팅한다(S222). 예컨대, 제1 클럭 신호(CK_1)의 로직 하이 구간에서 제2 클럭 신호(CK_2)의 클럭 수가 카운팅될 수 있으며, 카운팅 신호(Cout)는 전압 검출 장치에 구비되는 비교기에 의해 소정의 기준값과 비교된다(S223). 또한, 카운팅 신호(Cout)와 기준값과의 비교 결과가 외부 전압(EVC)의 레벨을 검출한 검출신호(Out1, Out2)로서 제공된다(S224).

또한, 상기 검출신호(Out1, Out2)를 이용하여 반도체 장치의 동작을 제어한다(S225). 예컨대, 반도체 장치의 출력 버퍼에 구비되는 풀업 및/또는 풀다운 드라이버를 제어한다. 외부 전압(EVC)의 레벨과 기준 전압(Vref)의 레벨을 비교한 결과에 따라 출력 버퍼의 데이터의 출력 속도가 감소하도록 제어하거나 데이터의 출력 속도가 증가하도록 제어할 수 있다.

도 15는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 15에는 반도체 메모리 장치로서 DDR-SDRAM의 일예가 도시되었으나, 본 발명의 반도체 메모리 장치는 이에 국한될 필요는 없으며 앞서 설명된 전압 검출 장치는 다른 메모리 장치에 적용되어도 무방하다.

도 15에 도시된 바와 같이, 상기 반도체 메모리 장치(400)는 DRAM 셀을 포함하는 메모리 셀 어레이(410) 및 DRAM 셀을 구동하기 위한 각종 회로블록들을 구비할 수 있다. 예컨대, 타이밍 레지스터(421)는 칩 선택 신호(CS)가 비활성화 레벨(예컨대 로직 하이)에서 활성화 레벨(예컨대 로직 로우)로 변화될 때 활성화된다. 타이밍 레지스터(421)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(command) 신호를 수신하고, 상기 수신된 커맨드 신호를 처리하여 회로블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성한다. 타이밍 레지스터(421)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(422)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(422)에 저장될 수 있다. 프로그래밍 레지스터(422)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(423)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(423)는 데이터 출력의 레이턴스나 버스트 길이를 제어하기 위한 제어신호를 칼럼 버퍼(424)를 통하여 칼럼 디코더(425)나 출력 버퍼(426)로 제공할 수 있다.

어드레스 레지스터(427)는 외부로부터 어드레스 신호(ADD)를 수신한다. 로우 어드레스 신호는 로우 어드레스 버퍼(428)를 통하여 로우 디코더(429)로 제공된다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(424)를 통하여 칼럼 디코더(425)로 제공된다. 로우 어드레스 버퍼(428)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(429)로 제공한다. 또한, 어드레스 레지스터(427)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(430)로 제공할 수 있다.

상기 로우 디코더(429)는 로우 어드레스 버퍼(428)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고 메모리 셀 어레이(410)의 워드라인을 활성화시킨다. 또한, 칼럼 디코더(425)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(410)의 비트라인에 대한 선택 동작을 수행한다. 일예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(400)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다. 감지 증폭기는 로우 디코더(429)와 칼럼 디코더(425)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(426)로 제공한다. 한편, 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(432)를 통하여 메모리 셀 어레이(410)로 제공되며, 입출력 컨트롤러(431)는 데이터 입력 레지스터(432)를 통한 데이터 전달 동작을 제어한다.

한편, 도 15에 도시된 바와 같이, 상기 반도체 메모리 장치(400)는 전압 발생부(433) 및 전압 검출부(434)를 더 구비할 수 있다. 전압 검출부(434)는 전술한 다양한 형태의 실시예에 따른 전압 검출 장치와 동일 또는 유사한 구성을 포함할 수 있다. 전압 발생부(433)는 반도체 메모리 장치(400)의 메모리 셀 어레이(410)나 각종 회로블록에 사용되는 전압 신호(미도시)나 기준 전압(Vref)을 생성한다. 예컨데, 전압 발생부(433)는 반도체 메모리 장치(400)에 구비되는 각종 회로블록들의 동작전압으로 이용되는 내부 전압들을 생성하며, 또한 메모리 셀 어레이(410)용 기준전압을 생성한다. 전압 발생부(433)에서 생성된 내부 전압들 중 적어도 하나의 내부 전압이 전압 검출부(434)로 제공되며, 예컨대 기준 전압(Vref)이 전압 검출부(434)로 제공될 수 있다.

전압 검출부(434)는 장치 외부로부터 제공된 외부 전압(EVC)을 수신하고, 외부 전압(EVC)과 기준 전압(Vref)을 비교하여 외부 전압(EVC)의 레벨을 검출한다. 외부 전압(EVC)의 레벨을 검출한 결과를 검출 신호(H1, H2, L1, L2)로서 반도체 메모리 장치(400)의 하나 이상의 회로블록으로 제공하며, 검출 신호(H1, H2, L1, L2)를 수신한 회로블록은 이에 응답하여 해당 블록의 동작을 제어한다. 예컨대, 도 15에서는 출력 버퍼(426)가 검출 신호(H1, H2, L1, L2)를 수신하는 일예가 도시되며, 출력 버퍼(426)는 상기 검출 신호(H1, H2, L1, L2)에 응답하여 데이터의 지연 동작을 제어하거나 그 구동력을 제어함으로써 데이터의 출력 속도를 조절할 수 있다. 이와 유사한 방식에 따라, 검출 신호(H1, H2, L1, L2)는 내부 전압을 발생하는 전압 발생부(433)로 제공될 수 있으며, 전압 발생부(433)는 검출 신호(H1, H2, L1, L2)에 응답하여 내부 전압의 레벨을 조절하여 생성할 수 있다. 또는, 반도체 메모리 장치(400)에 다수 개의 전압 발생부(미도시)가 구비되는 경우, 상기 검출 신호(H1, H2, L1, L2)는 다수 개의 전압 발생부 각각으로 제공될 수 있다.

도 16은 본 발명의 반도체 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다. 도 16을 참조하면, 전자 시스템(600)은 입력 장치(610), 출력 장치(620), 프로세서 장치(630) 및 반도체 메모리 장치(640)를 포함한다.

반도체 메모리 장치(640)는 본 발명의 실시 예에 따른 전압 검출 장치(미도시)를 포함할 수 있으며, 전압 검출 장치의 외부 전압의 레벨을 검출한 결과에 기반하여 데이터 출력 속도를 조절하거나 기타 다른 기능을 제어할 수 있다. 반도체 메모리 장치(640)는 메모리(641)를 포함하며, 또한 상기 메모리(641)를 구동하기 위한 메모리 컨트롤러(미도시)를 포함할 수 있다. 프로세서 장치(630)는 각각 해당하는 인터페이스를 통해서 입력 장치(610), 출력 장치(620) 그리고 반도체 메모리 장치(640)를 제어한다.

도 17은 본 발명에 따른 반도체 장치를 사용하는 메모리 카드의 응용 예를 나타내는 블록도이다. 도 17을 참조하면, 메모리 카드(700)는 인터페이스부(710), 컨트롤러(720) 그리고 반도체 메모리 장치(730)를 포함한다. 반도체 메모리 장치(730)로서, 상기하였던 휘발성 메모리 장치로서 DRAM 이외에도 비휘발성 메모리 장치가 적용되는 예가 도 17에 도시된다.

인터페이스부(710)는 메모리 카드(700)와 호스트와의 인터페이싱을 제공한다. 인터페이스부(710)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비한다. 인터페이스부(710)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 것이다.

컨트롤러(720)는 인터페이스부(710)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받는다. 컨트롤러(720)는 호스트로부터 제공되는 데이터, 어드레스를 참조하여 반도체 메모리 장치(730)를 액세스한다. 컨트롤러(720)는 반도체 메모리 장치(730)로부터 읽혀진 데이터(Data)를 인터페이스부(710)를 경유하여 호스트로 전달할 수 있다. 컨트롤러(720)는 버퍼 메모리(721)를 포함할 수 있다.

버퍼 메모리(721)에는 호스트로부터 제공되는 쓰기 데이터 또는 반도체 메모리 장치(730)로부터 읽혀진 데이터가 일시 저장된다. 호스트의 읽기 요청 시에 반도체 메모리 장치(730)에 존재하는 데이터가 캐시 되어 있는 경우에는, 버퍼 메모리(721)는 캐시 된 데이터를 직접 호스트로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 메모리 카드(700)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트의 인터페이스 속도가 월등히 높은 경우, 버퍼 메모리(721)를 제공함으로써 속도 차이로 발생하는 성능(Performance) 저하를 최소화할 수 있다.

반도체 메모리 장치(730)는 메모리 카드(700)의 저장 매체로서 제공된다. 예를 들면, 반도체 메모리 장치(730)는 저항성 메모리 장치로 구현될 수 있다. 또는, 반도체 메모리 장치(730)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 구현될 수 있다. 반도체 메모리 장치(730)는 복수의 메모리 장치를 포함할 수 있다. 이 경우, 각각의 반도체 메모리 장치들은 채널 단위로 컨트롤러(720)와 연결된다. 저장 매체로서 반도체 메모리 장치(730)는 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.

도 18은 본 발명에 따른 메모리 카드의 다른 응용 예를 나타내는 블록도이다. 도 18을 참조하면, 메모리 카드(800)는 인터페이스부(810), 컨트롤러(820) 그리고 반도체 메모리 장치(830)를 포함한다. 인터페이스부(810)와 반도체 메모리 장치(830)의 구성은 도 17의 그것들과 실질적으로 동일하다. 따라서, 이것들에 대한 설명은 생략하기로 한다.

컨트롤러(820)는 어드레스 변환 테이블(821_1)이 구성되는 버퍼 메모리(821)를 포함한다. 컨트롤러(820)는 어드레스 변환 테이블(821_1)을 참조하여 인터페이스부(810)로부터 제공되는 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환한다. 변환된 물리 어드레스(Physical Address)를 참조하여 컨트롤러(8200)는 반도체 메모리 장치(830)를 액세스하게 될 것이다.

도 17 및 도 18에 도시된 메모리 카드(700, 800)는 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 노트북 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 카드(700, 800)는 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 더 구성될 수 있다.

도 19는 본 발명의 실시 예에 따른 메모리 장치 또는 메모리 시스템을 포함한 컴퓨팅 시스템(900)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(900)은 시스템 버스(960)에 전기적으로 연결된 마이크로프로세서(920), 램(930), 사용자 인터페이스(940), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(950) 및 메모리 시스템(910)을 포함한다.

메모리 시스템(910)은 서로 다른 고 전압을 생성하는 승압기들로부터 제1 고 전압(VPP1) 및 제2 고 전압(VPP2)을 사용하는 적어도 하나의 비휘발성 메모리 장치를 포함할 수 있다. 하나의 승압기로부터 생성된 제2 고 전압(VPP2)은 제2 고 전압(VPP2)보다 높은 제1 고 전압(VPP1)을 생성하는 소스 전압 또는 구동 전압으로 사용될 것이다.

메모리 시스템(910)이나 램(930)은 데이터를 저장하거나 출력하는 장치로서, 그 내부에 구동하기 위한 다양한 로직회로들을 각각 구비한다. 메모리 시스템(910)이나 램(930)은 각각 외부의 전압을 수신하여 동작할 수 있으며, 메모리 시스템(910)이나 램(930)의 내부에는 각각 외부 전압의 레벨을 검출하기 위한 장치(미도시)가 구비된다. 외부 전압의 레벨을 검출한 결과에 따라 로직회로들의 동작을 제어할 수 있으며, 예컨대, 메모리 시스템(910)이나 램(930)은 메모리에 저장된 데이터를 독출하고 이를 일시 저장하는 출력 버퍼를 포함하며, 외부 전압의 레벨을 검출한 결과에 응답하여 출력 버퍼를 제어함으로써 데이터의 출력 속도를 조절할 수 있다.

본 발명에 따른 컴퓨팅 시스템(900)이 모바일 장치인 경우, 컴퓨팅 시스템(900)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(900)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 모바일 디램(Mobile DRAM), 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(910)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(910)은, 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리)로 제공될 수 있다.

본 발명에 따른 메모리 장치 그리고/또는 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 저항성 메모리 장치 그리고/또는 컨트롤러는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

1. 외부 전압에 따라 그 주기가 변하는 제1 클럭 신호를 생성하는 제1 클럭 생성기;
   기준 전압에 상응하는 소정의 주기를 갖는 제2 클럭 신호를 생성하는 제2 클럭 생성기; 및
   상기 제1 클럭 신호와 상기 제2 클럭 신호의 주기를 비교하여 상기 외부 전압의 변동을 검출하는 검출기를 포함하고,
   상기 검출기는,
   상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하여 카운팅 동작을 수행하고, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 주기에 따라 서로 다른 값을 갖는 디지털 신호를 카운팅 신호로서 발생하는 카운터; 및
   상기 카운팅 신호와 기준값을 비교하는 비교기를 포함하며,
   상기 카운터는, 상기 제1 클럭 신호의 주기에 따라, 상기 기준값을 초과하는 값을 갖는 디지털 신호를 상기 카운팅 신호로서 발생하거나 상기 기준값 미만의 값을 갖는 디지털 신호를 상기 카운팅 신호로서 발생하는 전압 검출 장치.
2. 제1항에 있어서, 상기 카운터는,
   상기 제1 클럭 신호에 따라 온-오프 제어되어 상기 제2 클럭 신호를 카운팅하여 카운팅 신호를 발생하는 전압 검출 장치.
3. 제2항에 있어서, 상기 비교기는,
   상기 카운팅 신호의 값과 상기 기준값의 차이에 따라 서로 다른 값을 갖는 다수의 비트를 비교 결과로서 출력하는 전압 검출 장치.
4. 제2항에 있어서,
   상기 기준값은, 상기 외부 전압이 제1 레벨인 경우에 상기 카운팅 신호에 상응하는 값이며,
   상기 외부 전압이 상기 제1 레벨보다 작은 경우, 상기 제1 클럭 신호의 주기가 증가하며, 상기 카운팅 신호가 상기 기준값을 초과하는 값을 갖는 전압 검출 장치.
5. 제2항에 있어서,
   상기 기준값은, 상기 외부 전압이 제1 레벨인 경우에 상기 카운팅 신호에 상응하는 값이며,
   상기 외부 전압이 상기 제1 레벨보다 큰 경우, 상기 제1 클럭 신호의 주기가 감소하며, 상기 카운팅 신호가 상기 기준값 미만의 값을 갖는 전압 검출 장치.
6. 외부 전압에 따라 그 주기가 변하는 제1 클럭 신호를 생성하는 단계;
   기준 전압에 상응하는 소정의 주기를 갖는 제2 클럭 신호를 생성하는 단계; 및
   상기 제1 클럭 신호와 상기 제2 클럭 신호의 주기를 비교하여 상기 외부 전압의 변동을 검출하는 단계를 포함하고,
   상기 검출하는 단계는,
   상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하여 카운팅 동작을 수행하는 단계;
   상기 제1 클럭 신호 및 상기 제2 클럭 신호의 주기에 따라 서로 다른 값을 갖는 디지털 신호를 카운팅 신호로서 발생하는 단계; 및
   상기 카운팅 신호와 기준값을 비교하는 단계를 포함하며,
   상기 제1 클럭 신호의 주기에 따라, 상기 기준값을 초과하는 값을 갖는 디지털 신호가 상기 카운팅 신호로서 발생되거나, 상기 기준값 미만의 값을 갖는 디지털 신호가 상기 카운팅 신호로서 발생되는 외부 전압 검출 방법.
7. 제6항에 있어서, 상기 검출하는 단계는,
   상기 제1 클럭 신호에 따라 온-오프 제어되어 상기 제2 클럭 신호를 카운팅하는 전압 검출 방법.
8. 제7항에 있어서, 상기 비교 단계는,
   상기 카운팅 신호의 값과 상기 기준값의 차이에 따라 서로 다른 값을 갖는 다수의 비트를 비교 결과로서 출력하는 단계를 포함하는 전압 검출 방법.
   
9. 제7항에 있어서,
   상기 기준값은, 상기 외부 전압이 제1 레벨인 경우에 상기 카운팅 신호에 상응하는 값이며,
   상기 외부 전압이 상기 제1 레벨보다 작은 경우, 상기 제1 클럭 신호의 주기가 증가하며, 상기 카운팅 신호가 상기 기준값을 초과하는 값을 갖는 전압 검출 방법.
   
10. 제7항에 있어서,
    상기 기준값은, 상기 외부 전압이 제1 레벨인 경우에 상기 카운팅 신호에 상응하는 값이며,
    상기 외부 전압이 상기 제1 레벨보다 큰 경우, 상기 제1 클럭 신호의 주기가 감소하며, 상기 카운팅 신호가 상기 기준값 미만의 값을 갖는 전압 검출 방법.

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