KR20130045652A - 신호 지연 회로 - Google Patents

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KR20130045652A
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Abstract

신호 지연 회로는 전압 감지부 및 신호 지연부를 포함한다. 상기 전압 감지부는 기준 전압을 기준으로 외부 전압 레벨을 감지하여 감지 신호를 생성한다. 상기 신호 지연부는 상기 감지 신호에 응답하여 입력 신호의 지연량을 조절한다.

Description

신호 지연 회로 {SIGNAL DELAY CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것으로, 더 상세하게는 신호 지연 회로에 관한 것이다.
도 1은 반도체 집적 회로에서 구현되는 일반적인 신호 이동을 나타낸 블록도이다.
A 신호와 B 신호는 신호 조합부(4)에서 함께 조합되어 처리되는 신호이다. 다만, A 신호는 A 신호 전달 경로(1)를 통하여 이동하고 B 신호는 B 신호 전달 경로(2)를 통하여 이동하기 때문에 두 신호의 지연량이 서로 다를 수 있다. 따라서, 두 신호가 타이밍 마진을 충분히 갖고 만날 수 있도록 신호 지연 회로(3)를 추가적으로 설계할 수 있다. 상기 신호 지연 회로(3)는 두 신호 중 상대적으로 지연량이 적은 B 신호의 지연량을 추가함으로써 두 신호의 마진을 조정하고 있다. 따라서 신호 지연 회로(3)에서 설정된 만큼의 지연량을 일정하게 지연시키는 것은 매우 중요하다.
그러나, 상기 신호 지연 회로(3)를 구동하는 외부 전압(VDD)이 다양한 요인에 의해 변동될 수 있고, 이로써 지연량 또한 변동될 수 있다.
도 2는 도 1의 신호 이동에 대한 파형도이다.
(a)는 외부 전압(VDD)이 노멀(normal) 레벨인 경우의 파형도이다. A 신호와 B 신호 각각 A 신호 전달 경로(1)와 B 신호 전달 경로(2)를 거쳐 A_delay1 신호와 B_delay1 신호로 출력된다. 두 신호의 타이밍 마진 조정을 위해 B 신호는 상기 신호 지연 회로(3)를 통해 B_delay2 신호로 추가 지연된다. 따라서, 신호 조합부(4)에서 상기 A, B 신호는 충분한 타이밍 마진을 가지고 만나게 된다.
(b)는 외부 전압(VDD)이 로우(low) 레벨인 경우의 파형도이다. 상기 신호 지연 회로(3)는 이를 구동하는 외부 전압(VDD)이 로우 레벨인 경우, B_delay1 신호가 설정된 지연량보다 많은 시간 지연되어 B_delay2 신호로 출력된다.
(c)는 외부 전압(VDD)이 하이(high) 레벨인 경우의 파형도이다. 상기 신호 지연 회로(3)는 이를 구동하는 외부 전압(VDD)이 하이 레벨인 경우, B_delay1 신호가 설정된 지연량보다 짧은 시간 지연되어 B_delay2 신호로 출력된다.
따라서, (b)와 (c)의 경우에는 A 신호와 B 신호가 부족한 마진을 가지고 만나기 때문에, 전체 반도체 집적 회로의 오동작을 야기할 수 있다.
본 발명은 외부 전압 레벨에 영향을 받지 않고 지연 시간을 일정하게 유지하는 신호 지연 회로를 제공한다.
본 발명의 일 실시예에 따른 신호 지연 회로는 기준 전압을 기준으로 외부 전압 레벨을 감지하여 감지 신호를 생성하는 전압 감지부; 및 상기 감지 신호에 응답하여 입력 신호의 지연량을 조절하는 신호 지연부를 포함한다.
본 발명의 일 실시예에 따른 신호 지연 회로는 기준 전압을 기준으로 외부 전압 레벨을 다수의 전압 레벨 영역으로 감지하여 복수 비트의 감지 신호를 생성하는 전압 감지부; 상기 감지 신호의 각각의 값을 선택 신호로 디코딩하는 디코더; 및 상기 선택 신호에 응답하여 입력 신호의 지연량을 조절하는 신호 지연부를 포함한다.
본 기술에 의하면 외부 전압 레벨이 변동되더라도 입력 신호를 설정된 시간만큼 지연시킬 수 있다.
도 1은 반도체 집적 회로에서 구현되는 일반적인 신호 이동을 나타낸 블록도,
도 2는 도 1의 신호 이동에 대한 파형도,
도 3은 본 발명의 일 실시예에 따른 신호 지연 회로를 나타낸 블럭도,
도 4는 도 3의 지연부의 구체적인 실시예를 나타낸 회로도,
도 5는 본 발명의 일 실시예에 따른 신호 지연 회로를 나타낸 블럭도,
도 6은 도 5의 전압 감지부의 구체적인 실시예를 나타낸 회로도,
도 7은 도 5의 지연부의 구체적인 실시예를 나타낸 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 신호 지연 회로를 나타낸 블록도이다.
도 3에 따른 신호 지연 회로는 전압 감지부(10) 및 신호 지연부(30)를 포함한다.
상기 전압 감지부(10)는 기준 전압(VREF)을 기준으로 외부 전압(VDD) 레벨을 감지하여 감지 신호(DET)를 생성한다.
상기 신호 지연부(30)는 상기 감지 신호(DET)에 응답하여 입력 신호(B_delay1)의 지연량을 조절하여 출력 신호(B_delay2)로 출력한다.
즉, 상기 전압 감지부(10)에서 상기 외부 전압(VDD) 레벨이 기준 전압(VREF)을 기준으로 하이 레벨인지 로우 레벨인지를 판단하여 감지 신호(DET)로 출력하면, 상기 신호 지연부(30)에서 해당 외부 전압(VDD) 레벨에 맞추어 지연량을 늘리거나 줄일 수 있다.
상기 전압 감지부(10)는 구체적으로 비교기(미도시)로 구현될 수 있다. 상기 전압 감지부(10)는 기준 전압(REF)을 기준으로 외부 전압(VDD) 레벨이 로우 레벨인 경우를 감지한다. 예컨대, 상기 비교기는 외부 전압(VDD) 레벨이 상기 기준 전압(VREF)보다 낮은 경우 하이 레벨의 감지 신호(DET)를 출력하고, 외부 전압(VDD) 레벨이 상기 기준 전압(VREF)보다 높은 경우 로우 레벨의 감지 신호(DET)를 출력할 수 있다.
도 4는 상기 신호 지연부(30)의 구체적인 실시예를 나타낸 회로도이다.
상기 신호 지연부(30)는 제 1 지연 선택부(31), 제 2 지연 선택부(32), 제 1 버퍼부(BUF1), 제 3 난드 조합부(ND3) 및 제 2 버퍼부(BUF2)를 포함한다.
상기 제 1 지연 선택부(31)는 제 1 인버터(IV1)와 제 1 난드 조합부(ND1)를 포함한다. 상기 제 1 인버터(IV1)는 상기 감지 신호(DET)를 반전하여 출력한다. 상기 제 1 난드 조합부(ND1)는 상기 반전된 감지 신호(DET)와 입력 신호(B_delay1)를 난드 조합하여 출력한다. 즉, 상기 제 1 난드 조합부(ND1)는 상기 감지 신호(DET)가 로우 레벨인 경우, 입력 신호(B_delay1)를 반전시키는 인버터로 동작한다.
상기 제 2 지연 선택부(32)는 제 2 난드 조합부(ND2)를 포함한다. 상기 제 2 난드 조합부(ND2)는 상기 감지 신호(DET)와 상기 입력 신호(B_delay1)를 난드 조합하여 출력한다. 즉, 상기 제 2 난드 조합부(ND2)는 상기 감지 신호(DET)가 하이 레벨인 경우, 입력 신호(B_delay1)를 반전시키는 인버터로 동작한다.
상기 제 1 버퍼부(BUF1)는 상기 제 1 지연 선택부(31)의 출력을 지연시킨다.
상기 제 1 버퍼부(BUF1)의 지연량은 외부 전압(VDD) 레벨에 따른 신호 지연부(30)의 지연 시간 차이를 고려하여 설정할 수 있다.
상기 제 3 난드 조합부(ND3)는 상기 제 2 지연 선택부(32)의 출력과 제 1 버퍼부(BUF1)의 출력을 난드 조합하여 출력한다. 즉, 상기 제 2 지연 선택부(32)의 출력이 하이 레벨인 경우 상기 제 1 버퍼부(BUF1)의 출력을 반전시키는 인버터로 동작하고, 상기 제 1 버퍼부(BUF1)의 출력이 하이 레벨인 경우 상기 제 2 지연 선택부(32)의 출력을 반전시키는 인버터로 동작한다. 즉, 제 1 지연 선택부(31)에 의해 선택된 지연 경로가 되든지, 제 2 지연 선택부(32)에 의해 선택된 지연 경로가 된다.
상기 제 2 버퍼부(BUF2)는 상기 제 3 난드 조합부(ND3)의 출력을 지연시킨다.
상기 제 2 버퍼부(BUF2)의 지연량은 이후 조합될 신호와의 타이밍 마진을 고려하여 설정될 수 있다.
상기 신호 지연부(30)의 구체적인 동작을 설명하면 다음과 같다.
예컨대, 외부 전압(VDD) 레벨이 기준 전압(VDD)보다 낮은 로우 레벨인 경우, 하이 레벨의 감지 신호(DET)가 입력된다고 보자.
상기 제 1 지연 선택부(31)는 입력 신호(B_delay1)에 상관없이 항상 하이 레벨을 출력하고, 따라서 제 1 버퍼부(BUF1)도 항상 하이 레벨을 출력한다.
반면, 제 2 지연 선택부(32)는 상기 입력 신호(B_delay1)를 반전시키는 인버터 역할을 한다. 제 3 난드 조합부(ND3) 또한 상기 제 2 지연 선택부(32)의 출력을 반전시키는 인버터 역할을 한다.
따라서, 하이 레벨의 감지 신호(DET)가 입력되는 경우, 제 2 지연 선택부(32), 제 3 난드 조합부(ND3) 및 제 2 버퍼부(BUF2)를 거치도록 지연량이 설정된다.
한편, 외부 전압(VDD) 레벨이 기준 전압(VDD)보다 높은 하이 레벨인 경우, 로우 레벨의 감지 신호(DET)가 입력된다고 보자.
상기 제 1 지연 선택부(31)는 입력 신호(B_delay1)를 반전시키는 인버터 역할을 한다. 반면 제 2 지연 선택부(32)는 입력 신호(B_delay1)에 상관없이 항상 하이 레벨을 출력한다. 따라서, 제 3 난드 조합부(ND3)는 제 1 버퍼부(BUF1)의 출력을 반전시키는 인버터 역할을 하게된다.
결국, 로우 레벨의 감지 신호(DET)가 입력되는 경우, 제 1 지연 선택부(31), 제 1 버퍼부(BUF1), 제 3 난드 조합부(ND3) 및 제 2 버퍼부(BUF2)를 거치도록 지연량이 설정된다.
즉, 외부 전압(VDD)레벨이 로우 레벨인 경우 그렇지 않은 경우보다 짧은 지연량을 갖도록 함으로써, 전체적으로는 입력 신호(B_delay1)가 충분한 타이밍 마진은 갖고 출력될 수 있도록 한다.
도 5는 본 발명의 일 실시예에 따른 신호 지연 회로를 나타낸 블록도이다.
도 5에 따른 신호 지연 회로는 전압 감지부(100), 디코더(200) 및 신호 지연부(300)를 포함한다.
상기 전압 감지부(100)는 기준 전압(VREF)을 기준으로 외부 전압(VDD) 레벨을 다수의 전압 레벨 영역으로 감지하여 복수 비트의 감지 신호(DET[1:0])를 생성한다.
상기 디코더(200)는 상기 감지 신호(DET[1:0])의 각각의 값을 선택 신호(SEL1, SEL2, SEL3)로 디코딩한다.
상기 신호 지연부(300)는 상기 선택 신호(SEL1, SEL2, SEL3)에 응답하여 입력 신호(B_delay1)의 지연량을 조절하여 출력 신호(B_delay2)로 출력한다.
즉, 보다 정확한 제어를 위하여 상기 전압 감지부(100)에서 상기 외부 전압(VDD) 레벨을 복수개의 레벨로 감지하여 이를 복수 비트의 감지 신호(DET[1:0])로 출력하면, 상기 신호 지연부(30)에서 해당 외부 전압(VDD) 레벨에 맞추어 보다 정확하게 지연량을 늘리거나 줄일 수 있다.
도 6은 상기 전압 감지부(100)의 구체적인 실시예를 나타낸 회로도이다.
상기 전압 감지부(100)는 기준 전압 분배부(110) 및 비교부(120)를 포함한다.
본 도면에 따른 실시예는 외부 전압(VDD)레벨은 3개의 영역으로 구분하여 감지하는 것으로 설계하였으나, 이는 더 다양한 레벨에 적용할 수 있음은 물론이다.
상기 기준 전압 분배부(110)는 커런트 싱크(current_sink) 및 복수개의 저항(R1, R2)를 이용하여 외부 전압을 분배하여 제 1 분배 기준 전압(VREF1) 및 제 2 분배 기준 전압(VREF2)을 생성한다. 상기 제 1 분배 기준 전압(VREF1) 및 상기 제 2 분배 기준 전압(VREF2)은 외부 전압(VDD) 레벨을 구분하는 데에 사용되는 전압이다.
상기 비교부(120)는 상기 외부 전압(VDD)과 상기 제 1 및 제 2 분배 기준 전압(VREF1, VREF2)을 각각 비교하여, 그 결과를 복수비트의 감지 신호(DET[1:0])의 각 비트로 출력한다.
예컨대, 외부 전압(VDD)과 제 1 분배 기준 전압(VREF1)을 비교하여, 외부 전압(VDD) 레벨이 상기 제 1 분배 기준 전압(VREF1)보다 낮은 경우 1의 값을 갖는 DET[1]을 출력하고, 외부 전압(VDD) 레벨이 상기 제 1 분배 기준 전압(VREF1)보다 높은 경우 0의 값을 갖는 DET[1]을 출력한다.
그리고, 외부 전압(VDD)과 제 2 분배 기준 전압(VREF2)을 비교하여, 외부 전압(VDD) 레벨이 상기 제 2 분배 기준 전압(VREF2)보다 낮은 경우 1의 값을 갖는 DET[0]을 출력하고, 외부 전압(VDD) 레벨이 상기 제 2 분배 기준 전압(VREF2)보다 높은 경우 0의 값을 갖는 DET[0]을 출력한다.
즉, 외부 전압(VDD) 레벨이 제 1 분배 기준 전압(VREF1)보다 높은 경우는 [00], 외부 전압(VDD) 레벨이 제 2 분배 기준 전압(VREF2)보다는 높고 제 1 분배 기준 전압(VREF1)보다는 낮은 경우 [10], 그리고 외부 전압(VDD) 레벨이 제 2 분배 기준 전압(VREF2)보다도 낮은 경우는[11]의 감지 신호(DET[1:0])를 출력한다.
상기 디코더(200)는 상기 복수 비트의 감지 신호(DET[1:0])의 각 값에 대응하는 선택 신호(SEL1, SEL2, SEL3)를 선택할 수 있다. 예컨대, 상기 감지 신호(DET[1:0])가 [00]인 경우 제 1 선택 신호(SEL1)를 선택하고, 상기 감지 신호(DET[1:0])가 [10]인 경우 제 2 선택 신호(SEL2)를 선택하며, 상기 감지 신호(DET[1:0])가 [11]인 경우 제 3 선택 신호(SEL3)를 선택한다. 상기 디코더(200)는 종래의 디코더로써 구현될 수 있다.
도 7은 상기 신호 지연부(300)의 구체적인 실시예를 나타낸 회로도이다.
상기 신호 지연부(300)는 제 1 지연 선택부(310), 제 2 지연 선택부(320), 제 3 지연 선택부(330), 제 1 버퍼부(BUF3), 제 3 난드 조합부(ND7), 제 2 버퍼부(BUF4), 제 4 난드 조합부(ND8) 및 제 3 버퍼부(BUF5)를 포함한다.
상기 제 1 지연 선택부(310)는 제 1 난드 조합부(ND4)를 포함한다. 상기 제 1 난드 조합부(ND4)는 상기 제 1 선택 신호(SEL1)와 입력 신호(B_delay1)를 난드 조합하여 출력한다. 즉, 상기 제 1 난드 조합부(ND4)는 상기 제 1 선택 신호(SEL1)가 선택되어 하이 레벨인 경우, 입력 신호(B_delay1)를 반전시키는 인버터로 동작한다.
상기 제 2 지연 선택부(320)는 제 2 난드 조합부(ND5)를 포함한다. 상기 제 2 난드 조합부(ND5)는 상기 제 2 선택 신호(SEL2)와 상기 입력 신호(B_delay1)를 난드 조합하여 출력한다. 즉, 상기 제 2 난드 조합부(ND2)는 상기 제 2 선택 신호(SEL2)가 선택되어 하이 레벨인 경우, 입력 신호(B_delay1)를 반전시키는 인버터로 동작한다.
상기 제 3 지연 선택부(330)는 제 3 난드 조합부(ND6)를 포함한다. 상기 제 3 난드 조합부(ND6)는 상기 제 3 선택 신호(SEL3)와 상기 입력 신호(B_delay1)를 난드 조합하여 출력한다. 즉, 상기 제 3 난드 조합부(ND6)는 상기 제 3 선택 신호(SEL3)가 선택되어 하이 레벨인 경우, 입력 신호(B_delay1)를 반전시키는 인버터로 동작한다.
상기 제 1 버퍼부(BUF3)는 상기 제 1 지연 선택부(310)의 출력을 지연시킨다. 상기 제 1 버퍼부(BUF3)의 지연량은 외부 전압(VDD) 레벨에 따른 신호 지연부(300)의 지연 시간 차이를 고려하여 설정할 수 있다.
상기 제 3 난드 조합부(ND7)는 상기 제 2 지연 선택부(320)의 출력과 제 1 버퍼부(BUF3)의 출력을 난드 조합하여 출력한다. 즉, 상기 제 2 지연 선택부(320)의 출력이 하이 레벨인 경우 상기 제 1 버퍼부(BUF3)의 출력을 반전시키는 인버터로 동작하고, 상기 제 1 버퍼부(BUF3)의 출력이 하이 레벨인 경우 상기 제 2 지연 선택부(320)의 출력을 반전시키는 인버터로 동작한다. 즉, 제 1 지연 선택부(310)에 의해 선택된 지연 경로가 되든지, 제 2 지연 선택부(320)에 의해 선택된 지연 경로가 된다.
상기 제 2 버퍼부(BUF4)는 상기 제 3 난드 조합부(ND7)의 출력을 지연시킨다. 본 실시예에서는 입력 신호를 반전 시키는 지연부로 구성하였다. 상기 제 2 버퍼부(BUF4)의 지연량 또한, 외부 전압(VDD) 레벨에 따른 신호 지연부(300)의 지연 시간 차이를 고려하여 설정할 수 있다.
상기 제 4 난드 조합부(ND8)는 상기 제 3 지연 선택부(330)의 출력과 제 2 버퍼부(BUF4)의 출력을 난드 조합하여 출력한다. 즉, 상기 제 3 지연 선택부(330)의 출력이 하이 레벨인 경우 상기 제 2 버퍼부(BUF4)의 출력을 반전시키는 인버터로 동작하고, 상기 제 2 버퍼부(BUF4)의 출력이 하이 레벨인 경우 상기 제 3 지연 선택부(330)의 출력을 반전시키는 인버터로 동작한다. 즉, 제 1 또는 제 2 지연 선택부(310, 320)에 의해 선택된 지연 경로가 되든지, 제 3 지연 선택부(330)에 의해 선택된 지연 경로가 된다.
상기 제 3 버퍼부(BUF5)는 상기 제 4 난드 조합부(ND8)의 출력을 지연시킨다. 상기 제 3 버퍼부(BUF5)의 지연량은 이후 조합될 신호와의 타이밍 마진을 고려하여 설정될 수 있다.
상기 신호 지연부(300)의 구체적인 동작을 설명하면 다음과 같다.
예컨대, 외부 전압(VDD)이 기준 전압(VDD)으로부터 분배된 전압 레벨 중 가장 높은 하이 레벨인 경우 [00]의 감지 신호(DET[1:0])가 생성되고, 제 1 선택 신호(SEL1)가 선택된다고 보자.
상기 제 1 지연 선택부(310)는 입력 신호(B_delay1)를 반전시키는 인버터 역할을 한다. 반면 제 2 지연 선택부(320) 및 제 3 지연 선택부(330)는 입력 신호(B_delay1)에 상관없이 항상 하이 레벨을 출력한다. 따라서, 제 3 난드 조합부(ND7)는 제 1 버퍼부(BUF3)의 출력을 반전시키는 인버터 역할을 하고, 제 4 난드 조합부(ND8)는 제 2 버퍼부(BUF4)의 출력을 반전시키는 인버터 역할을 하게된다.
결국, 제 1 선택 신호(SEL1)가 선택되는 경우, 제 1 지연 선택부(310), 제 1 버퍼부(BUF3), 제 3 난드 조합부(ND7), 제 2 버퍼부(BUF4), 제 4 난드 조합부(ND8) 및 제 3 버퍼부(BUF5)를 거치도록 지연량이 설정된다. 입력 신호(B_delay1)는 상기 지연량만큼 지연되고 위상은 반전되어 출력 신호(B_delay2)로 출력된다.
반면, 외부 전압(VDD)이 기준 전압(VDD)으로부터 분배된 전압 레벨 중 중간 레벨인 경우 [10]의 감지 신호(DET[1:0])가 생성되고, 제 2 선택 신호(SEL2)가 선택된다고 보자.
상기 제 1 지연 선택부(310)는 입력 신호(B_delay1)에 상관없이 항상 하이 레벨을 출력하고, 따라서 제 1 버퍼부(BUF3)도 항상 하이 레벨을 출력한다.
반면, 제 2 지연 선택부(320)는 상기 입력 신호(B_delay1)를 반전시키는 인버터 역할을 한다. 제 3 난드 조합부(ND7) 또한 상기 제 2 지연 선택부(320)의 출력을 반전시키는 인버터 역할을 한다.
또한, 상기 제 3 지연 선택부(330)도 또한 입력 신호(B_delay1)에 상관없이 항상 하이 레벨을 출력하기 때문에, 제 4 난드 조합부(ND8) 또한 상기 제 2 버퍼부(BUF4)의 출력을 반전시키는 인버터 역할을 한다.
따라서, 제 2 선택 신호(SEL2)가 입력되는 경우, 제 2 지연 선택부(320), 제 3 난드 조합부(ND7), 제 2 버퍼부(BUF4), 제 4 난드 조합부(ND8) 및 제 3 버퍼부(BUF5)를 거치도록 지연량이 설정된다. 입력 신호(B_delay1)는 상기 지연량만큼 지연되고 위상은 반전되어 출력 신호(B_delay2)로 출력된다.
마지막으로, 외부 전압(VDD)이 기준 전압(VDD)으로부터 분배된 전압 레벨 중 가장 낮은 로우 레벨인 경우 [11]의 감지 신호(DET[1:0])가 생성되고, 제 3 선택 신호(SEL3)가 선택된다고 보자.
상기 제 1 지연 선택부(310)는 입력 신호(B_delay1)에 상관없이 항상 하이 레벨을 출력하고, 따라서 제 1 버퍼부(BUF4)도 항상 하이 레벨을 출력한다.
또한 상기 제 2 지연 선택부(320)도 입력 신호(B_delay1)에 상관없이 항상 하이 레벨을 출력하고, 따라서 제 3 난드 조합부(ND7)의 출력은 항상 로우 레벨이고, 제 2 버퍼부(BUF4)은 항상 하이 레벨의 신호를 출력한다.
반면, 제 3 지연 선택부(330)는 상기 입력 신호(B_delay1)를 반전시키는 인버터 역할을 한다. 제 4 난드 조합부(ND8) 또한 상기 제 3 지연 선택부(330)의 출력을 반전시키는 인버터 역할을 한다.
따라서, 제 3 선택 신호(SEL3)가 입력되는 경우, 제 3 지연 선택부(330), 제 4 난드 조합부(ND8) 및 제 3 버퍼부(BUF5)를 거치도록 지연량이 설정된다. 입력 신호(B_delay1)는 상기 지연량만큼 지연되어 출력 신호(B_delay2)로 출력된다.
즉, 본발명의 실시예는 외부 전압(VDD)이 낮은 레벨일 경우 보다 짧은 지연량을 갖고 외부 전압(VDD)이 높은 레벨일 경우 보다 많은 지연량을 갖도록 함으로써, 결과적으로는 입력 신호(B_delay1)가 항상 동일한 타이밍 마진은 갖고 출력될 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10, 100 : 전압 감지부 30, 300 : 신호 지연부
110 : 기준 전압 분배부 120 : 비교부
200 : 디코더 31, 310 : 제 1 지연 선택부
32, 320 : 제 2 지연 선택부 330 : 제 3 지연 선택부

Claims (18)

  1. 기준 전압을 기준으로 외부 전압 레벨을 감지하여 감지 신호를 생성하는 전압 감지부; 및
    상기 감지 신호에 응답하여 입력 신호의 지연량을 조절하는 신호 지연부를 포함하는 신호 지연 회로.
  2. 제 1 항에 있어서,
    상기 신호 지연부는,
    상기 감지 신호의 레벨에 응답하여 제 1 지연 시간을 갖는 지연량을 선택하도록 활성화되는 제 1 지연 선택부; 및
    상기 감지 신호의 레벨에 응답하여 제 2 지연 시간을 갖는 지연량을 선택하도록 활성화되는 제 2 지연 선택부를 포함하고,
    상기 제 1 지연 시간이 상기 제 2 지연 시간보다 길게 설정되는 신호 지연 회로.
  3. 제 3 항에 있어서,
    상기 감지 신호가 로우 레벨인 경우 상기 제 1 지연 선택부가 활성화되고,
    상기 감지 신호가 하이 레벨인 경우 상기 제 2 지연 선택부가 활성화되는 신호 지연 회로.
  4. 제 3 항에 있어서,
    상기 전압 감지부는,
    상기 외부 전압 레벨이 상기 기준 전압보다 낮은 경우 하이 레벨의 감지 신호를 생성하는 신호 지연 회로.
  5. 제 4 항에 있어서,
    상기 제 1 지연 선택부는,
    반전된 상기 감지 신호와 상기 입력 신호를 수신하는 제 1 난드 조합부를 포함하는 신호 지연 회로.
  6. 제 4 항에 있어서,
    상기 제 2 지연 선택부는,
    상기 감지 신호와 상기 입력 신호를 수신하는 제 2 난드 조합부를 포함하는 신호 지연 회로.
  7. 제 1 항에 있어서,
    상기 신호 지연부는,
    반전된 상기 감지 신호와 상기 입력 신호를 수신하는 제 1 난드 조합부;
    상기 제 1 난드 조합부의 출력을 지연시키는 제 1 버퍼부;
    상기 감지 신호와 상기 입력 신호를 수신하는 제 2 난드 조합부;
    상기 제 2 난드 조합부의 출력과 상기 제 1 버퍼부의 출력을 수신하는 제 3 난드 조합부; 및
    상기 제 3 난드 조합부의 출력을 지연시켜 출력 신호로 내보내는 제 2 버퍼부를 포함하는 신호 지연 회로.
  8. 제 7 항에 있어서,
    상기 전압 감지부는,
    상기 외부 전압 레벨이 상기 기준 전압보다 낮은 경우 하이 레벨의 감지 신호를 생성하는 신호 지연 회로.
  9. 기준 전압을 기준으로 외부 전압 레벨을 복수의 전압 레벨 영역으로 감지하여 복수 비트의 감지 신호를 생성하는 전압 감지부;
    상기 감지 신호의 각각의 값을 선택 신호로 디코딩하는 디코더; 및
    상기 선택 신호에 응답하여 입력 신호의 지연량을 조절하는 신호 지연부를 포함하는 신호 지연 회로.
  10. 제 9 항에 있어서,
    상기 전압 감지부는,
    상기 기준 전압 레벨을 제 1 및 제 2 분배 기준 전압으로 나누어 출력하는 기준 전압 분배부; 및
    상기 외부 전압 레벨과 상기 제 1 및 제 2 분배 기준 전압 레벨을 각각 비교하여 2 비트의 감지 신호를 생성하는 비교부를 포함하고,
    상기 제 1 분배 전압은 상기 제 2 분배 전압보다 높은 레벨을 갖는 신호 지연 회로.
  11. 제 10 항에 있어서,
    상기 비교부는,
    상기 외부 전압 레벨을 상기 제 1 또는 제 2 분배 기준 전압 레벨을 비교한 결과 상기 외부 전압 레벨이 낮으면 하이 레벨의 상기 감지 신호를 출력하는 신호 지연 회로.
  12. 제 9 항에 있어서,
    상기 선택 신호는 제 1 선택 신호, 제 2 선택 신호 및 제 3 선택 신호를 포함하고,
    상기 디코더는,
    상기 외부 전압 레벨이 제 1 레벨 이상으로 감지된 상기 감지 신호가 입력되는 경우 상기 제 1 선택 신호를 선택하여 출력하고, 상기 외부 전압 레벨이 제 2 레벨 이하로 감지된 상기 감지 신호가 입력되는 경우 상기 제 3 선택 신호를 선택하여 출력하며, 그 외의 영역에서는 상기 제 2 선택 신호를 선택하여 출력하고,
    상기 제 1 레벨은 상기 제 2 레벨보다 높은 레벨인 신호 지연 회로.
  13. 제 11 항에 있어서,
    상기 선택 신호는 제 1 선택 신호, 제 2 선택 신호 및 제 3 선택 신호를 포함하고,
    상기 디코더는,
    상기 감지 신호가 [00]인 경우 상기 제 1 선택 신호를 선택하여 출력하고, 상기 감지 신호가 [10]인 경우 상기 제 2 선택 신호를 선택하여 출력하고, 상기 감지 신호가 [11]인 경우 상기 제 3 선택 신호를 선택하여 출력하는 신호 지연 회로.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 신호 지연부는,
    상기 제 1 선택 신호에 응답하여 제 1 지연 시간을 갖는 지연량을 선택하도록 활성화되는 제 1 지연 선택부;
    상기 제 2 선택 신호에 응답하여 제 2 지연 시간을 갖는 지연량을 선택하도록 활성화되는 제 2 지연 선택부; 및
    상기 제 3 선택 신호에 응답하여 제 3 지연 시간을 갖는 지연량을 선택하도록 활성화되는 제 3 지연 선택부를 포함하고,
    상기 제 1 지연 시간이 상기 제 2 지연 시간보다 길게 설정되고, 상기 제 2지연 시간이 상기 제 3 지연 시간보다 길게 설정되는 신호 지연 회로.
  15. 제 14 항에 있어서,
    상기 제 1 지연 선택부는,
    상기 제 1 선택 신호와 상기 입력 신호를 수신하는 제 1 난드 조합부를 포함하는 신호 지연 회로.
  16. 제 14 항에 있어서,
    상기 제 2 지연 선택부는,
    상기 제 2 선택 신호와 상기 입력 신호를 수신하는 제 2 난드 조합부를 포함하는 신호 지연 회로.
  17. 제 14 항에 있어서,
    상기 제 3 지연 선택부는,
    상기 제 3 선택 신호와 상기 입력 신호를 수신하는 제 3 난드 조합부를 포함하는 신호 지연 회로.
  18. 제 12 항 또는 제 13 항에 있어서,
    상기 신호 지연부는,
    상기 제 1 선택 신호와 상기 입력 신호를 수신하는 제 1 난드 조합부;
    상기 제 2 선택 신호와 상기 입력 신호를 수신하는 제 2 난드 조합부;
    상기 제 3 선택 신호와 상기 입력 신호를 수신하는 제 3 난드 조합부;
    상기 제 1 난드 조합부의 출력을 지연시키는 제 1 버퍼부;
    상기 제 2 난드 조합부의 출력과 상기 제 1 버퍼부의 출력을 수신하는 제 4 난드 조합부;
    상기 제 4 난드 조합부의 출력을 지연시키는 제 2 버퍼부;
    상기 제 3 난드 조합부의 출력과 상기 제 2 버퍼부의 출력을 수신하는 제 5 난드 조합부; 및
    상기 제 5 난드 조합부의 출력을 지연시켜 출력 신호로 내보내는 제 3 버퍼부를 포함하는 신호 지연 회로.
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