DE10143421A1

DE10143421A1 - Ausgangstreiberschaltung und Verfahren zum Justieren eines Ausgangstreibers

Info

Publication number: DE10143421A1
Application number: DE10143421A
Authority: DE
Inventors: Ralf Klein
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-09-05
Filing date: 2001-09-05
Publication date: 2003-04-03
Also published as: US20030042942A1; US6727733B2

Abstract

In einer Ausgangstreiberschaltung ist eine Verzögerungseinrichtung vorgesehen, die zwischen einem Signaleingang und einer Treiberschaltung angeordnet ist, und mit der sich das Eingangssignal der Treibereinrichtung um einen vorgegebenen Wert verzögern lässt. Die Signalamplitude des Ausgangssignals der Treibereinrichtung wird in einer Vergleichseinrichtung mit der Signalamplitude eines Referenzsignals zu einem vorgegebenen Zeitpunkt verglichen und dann auf der Grundlage des Vergleichsergebnisses die zeitliche Verzögerung für das Eingangssignal der Treibereinrichtung eingestellt.

Description

Die Erfindung betrifft eine Ausgangstreiberschaltung mit einer Treibereinrichtung, die mit einem Signaleingang und einem Signalausgang verbunden ist, und ein Verfahren zum Justieren einer solchen Treibereinrichtung.
Ein wesentlicher Bestandteil hochintegrierter Halbleiterschaltungen, insbesondere bei DRAMs, sind Ausgangstreiber, auch off-chip Treiber genannt. Diese Ausgangstreiber dienen dazu, definierte Spannungssignale zu erzeugen, die dann als binäre Signale interpretiert werden können. Weiterhin können Ausgangstreiber auch dazu verwendet werden, mit Hilfe der ausgegebenen Spannungssignal in nachgeschalteten elektronischen Baugruppen bestimmte Vorgänge auszulösen.
Aufgrund zunehmender Taktraten, insbesondere auch bei DRAMs, besteht die Notwendigkeit, dass der Ausgabezeitpunkt von Daten möglichst exakt eingehalten wird. Dies bedeutet für den Ausgangstreiber, dass dieser an seinem Ausgang zu einem vorgegebenen Zeitpunkt, der z. B. wie bei synchronen DRAMs an das Taktsystem gekoppelt, d. h. mit diesem synchronisiert sein kann, ein Ausgangssignal mit einer definierten Signalamplitude ausgibt.
Eine wichtige Kenngröße für die Synchronität des Ausgangszeitpunkts des Treiberausgangssignals ist dabei die Zeitdifferenz zwischen einem Datumswechsel bei der Ausgabe und dem Taktsignal, das den Ausgangszeitpunkt für den Datumswechsel vorgibt. Diese Zeitdifferenz wird im allgemeinen spezifiziert als die Zeitspanne, zwischen dem Zeitpunkt, an dem das Taktsignal seine halbe Maximalamplitude kreuzt und dem Zeitpunkt, an dem das Ausgangssignal des Ausgangstreibers eine vorgegebene Referenzspannung erreicht. Diese Zeitspanne ist im Idealfall Null, was bedeutet, dass das Ausgangssignal des Ausgangstreibers mit dem Taktsignal synchronisiert ist. Dieser optimale Arbeitspunkt ist in Fig. 1 mit Bezugszeichen B gekennzeichnet. Fig. 1 zeigt eine Spannungssignalausgabe eines Ausgangstreibers bei einem synchronen DRAM, bei dem die Signalausgabe an den Systemtakt gekoppelt ist. Das Taktsignal ist dabei ein ideales Rechtecksignal mit einer Periode von 10 ns bei einer maximalen Spannungsamplitude von 1,8 V. Das Ausgangssignal am Ausgangstreiber hat ebenfalls im wesentlichen Rechteckform mit kurzen Anstiegs- und Abfallzeiten, d. h. steilen Flanken, wobei das Spannungsmaximum bei 1,6 V liegt, der Signal-Offset bei 0,2 V. Als Referenzspannung ist ein Spannungsniveau von 0,9 V vorgegeben.
Das Ausgangssignal wird von den nachgeschalteten Baugruppen oberhalb der Referenzspannung dann als logische 1 und unterhalb der Referenzspannung als logische 0 interpretiert.
Fig. 1 zeigt im Arbeitspunkt A den Fall, bei dem die Ausgangsspannung um eine Zeitspanne Δt1 vor dem Zeitpunkt, an dem das Taktsignal seine halbe Maximalspannung erreicht, die Referenzspannung kreuzt. Der Datumswechsel erfolgt also vor dem Taktsignal, so dass Taktsignal und Signalausgabe nicht exakt synchron sind. Am Arbeitspunkt C ist der Fall gezeigt, bei dem der Datumswechsel, d. h. der Zeitpunkt, bei dem die Ausgangsspannung die Referenzspannung kreuzt, um die Zeitspanne Δt2 dem Zeitpunkt hinterherhinkt, bei dem das Taktsignal der halben Maximalspannung entspricht. Auch in diesem Fall ist das Ausgangssignal des Ausgangstreibers nicht exakt mit dem Taktsignal synchronisiert. Bei synchronen DRAMs soll die Zeitdifferenz zwischen dem Datumswechsel und dem Taktsignal, wie beim Arbeitspunkt B gezeigt, idealerweise Null sein, kann jedoch je nach Einsatz des synchronen DRAMs auch innerhalb des vorgegebenen Zeitfensters mit einer vorgegebenen Maximalabweichung von z. B. 750 psec liegen.
Ein wesentliches Problem ist hierbei, dass die Ausgangstreiber Herstellungsprozessschwankungen unterliegen, die die gewünschte Synchronität zwischen dem Ausgangssignal des Ausgangstreibers und dem Taktsignal des synchronen DRAMs beeinflussen. Der Ausgabezeitpunkt der Ausgangstreiberschaltung hängt darüber hinaus weiterhin stark von der Betriebsspannung der Umgebungstemperatur und vor allem der angeschlossenen Last ab. Bei synchronen DRAMs ist deshalb häufig eine Hilfsschaltung vorgesehen, um den Ausgangstreiber nachzubilden, um eine Änderung des Ausgangszeitpunktes aufgrund geänderter Betriebsbedingungen prognostizieren zu können. Der Einfluß der Last, d. h. des nachgeordneten elektronischen Bauteils auf den Ausgabezeitpunkt kann jedoch mit einer solchen Hilfsschaltung nicht berücksichtigt werden.
Aufgabe der vorliegenden Erfindung ist es, eine Schaltanordnung und ein Verfahren anzugeben, die es ermöglichen, den Ausgabezeitpunkt der Signale bei einem Ausgangstreiber unabhängig von den Betriebsbedingungen exakt einstellen zu können.
Diese Aufgabe wird durch eine Ausgangstreiberschaltung mit den Merkmalen des Anspruchs 1 und ein Verfahren mit den Merkmalen des Anspruchs 2 gelöst. Bevorzugte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Gemäß der Erfindung ist in einer Ausgangsstreiberschaltung eine Verzögerungseinrichtung vorgesehen, die zwischen einem Signaleingang und einer Treiberschaltung angeordnet ist, und mit der sich das Eingangssignal der Treibereinrichtung um einen vorgegebenen Wert verzögern lässt. Die Signalamplitude des Ausgangssignals der Treibereinrichtung wird in einer Vergleichseinrichtung mit der Signalamplitude eines Referenzsignals zu einem vorgegebenen Zeitpunkt verglichen und dann auf der Grundlage des Vergleichsergebnisses die zeitliche Verzögerung für das Eingangssignal der Treibereinrichtung eingestellt.
Mit dieser Ausgangstreiberschaltung bzw. dem zugehörigen Verfahren lässt sich durch Einstellung des Signalverzögerungswertes an der der Treiberschaltung vorgeschalteten Verzögerungseinrichtung der Zeitpunkt des Anlegens des Eingabesignals an der Treiberschaltung und damit der sich daraus ergebende Zeitpunkt der Ausgabe des Ausgangssignals durch die Treiberschaltung exakt justieren. Die Einstellung erfolgt dabei durch Auswerten des Ausgangssignals an der Treiberschaltung bei einer vorgegebenen Verzögerung zu einem vorgegebenen Auswertezeitpunkt. Im Auswertezeitpunkt wird ermittelt, ob das Ausgangssignal einen gewünschten Referenzpegel erreicht hat und auf der Grundlage dieses Vergleichsergebnisses dann die Verzögerung des Eingangssignals für die Treiberschaltung angepasst. Durch diese erfindungsgemäße Vorgehensweise lässt sich unabhängig von den jeweiligen Betriebsbedingungen, d. h. unabhängig von der Umgebungstemperatur, der angelegte Betriebsspannung und vor allem auch der angeschlossenen Last der Ausgabezeitpunkt für das Ausgangssignal der Treiberschaltung exakt einstellen.
Gemäß einer bevorzugten Ausführungsform wird die Vergleichseinrichtung mit einer vorgegebenen Taktrate getriggert, um einen wiederholten Vergleich der Signalamplitude des Ausgangssignals der Treibereinrichtung mit der Signalamplitude des Referenzsignals vorzunehmen, wobei dann, wenn das Vergleichsergebnis zeigt, dass die Signalamplitude des Ausgangssignals der Treibereinrichtung kleiner als die Signalamplitude des Referenzsignals ist, die zeitliche Verzögerung des Eingangssignals der Treibereinrichtung um einen vorgegebenen Wert verlängert wird. Wenn das Vergleichsergebnis jedoch zeigt, dass die Signalamplitude des Ausgangssignals der Treibereinrichtung größer als die Signalamplitude des Referenzsignals ist, wird die zeitliche Verzögerung des Eingangssignals der Treibereinrichtung um einen vorgegebenen Wert verkürzt. Durch diese Technik ist es möglich, den Ausgabezeitpunkt des Ausgangssignals der Ausgangstreiberschaltung selbstjustierend auf den gewünschten Wert einzustellen, wobei sich die Verzögerung schrittweise an den idealen Wert anpasst.
Gemäß einer weiteren bevorzugten Ausführungsform kann dann, wenn im Vergleich der Signalsamplituden des Ausgangssignals und des Referenzsignals die Abweichung innerhalb eines vorgegebenen Bereiches liegt, der Arbeitspunkt der zeitlichen Verzögerung des Eingangssignals und damit der Ausgabezeitpunkt des Ausgangssignals der Treiberschaltung fixiert werden. Alternativ besteht jedoch auch die Möglichkeit, auf eine Fixierung des Arbeitspunktes zu verzichten und die zeitliche Verzögerung und damit den Ausgabezeitpunkt des Ausgangssignals der Treiberschaltung mit kleinen Abweichungen um ein Optimum oszillieren zu lassen.
Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Diagramm, das mögliche Spannungsverläufe zwischen einem Taktsignal und einer Ausgangsspannung einer Ausgangstreiberschaltung darstellt;
Fig. 2 eine erfindungsgemäße Ausgangstreiberschaltung im Blockschaltbild;
Fig. 3 Ausgangssignale des in Fig. 2 gezeigten Spannungskomparators, bezogen auf verschiedene mögliche Signalverläufe zwischen einem Ausgangssignal des Ausgangstreibers und einem am Komparator anliegenden Triggersignal;
Fig. 4 eine mögliche Ausführungform der in Fig. 2 gezeigten Ausgangstreiberschaltung;
Fig. 5 eine mögliche Ausführungsform der in Fig. 4 gezeigten einstellbaren Verzögerungseinrichtung, und
Fig. 6 ein Diagramm, das die Signalverläufe am Zähler, am Spannungskomparator sowie am Ausgang des Ausgangstreibers, die den Fig. 4 und 5 gezeigt sind, darstellt.
Fig. 1 zeigt einen zeitlichen Ablauf eines Ausgangssignals einer Ausgangstreiberschaltung, bezogen auf ein Systemtaktsignal in einem taktgesteuerten integrierten Halbleiterspeicher vom Typ synchroner DRAM (SDRAM). Steigende Taktraten bei hochintegrierten Halbleiterspeichern machen es erforderlich, dass der Zeitpunkt der Datenein- bzw. Datenausgabe möglichst exakt eingehalten wird. Bei modernen DRAMs, insbesondere SDRAMs wird deshalb insbesondere die Datenausgabe, die üblicherweise über eine Ausgangstreiberschaltung erfolgt, an das Systemtaktsignal gekoppelt, d. h. mit diesem synchronisiert.
Die Ausgangstreiberschaltung ist üblicherweise so ausgelegt, dass beim Anlegen eines Treibereingangssignals der Wert eines Treiberausgangssignals, im allgemeinen ein Spannungssignal, sich um einen bestimmten Wert erhöht bzw. erniedrigt. Der hohe bzw. der niedrige Spannungswert kann dann als binäres Signal von einem nachgeschalteten Bauelement, z. B. einem Mikrokontroller oder einem Mikroprozessor interpretiert werden. Von der Ausgangstreiberschaltung wird dabei gefordert, dass der Wert seines Ausgangssignals sich in einer vorgegebenen maximalen Zeitspanne über ein bestimmtes Referenzniveau erhöht oder erniedrigt, wobei das Ausgangstreibersignal über diesen Referenzwert dann als logische 1 und unterhalb dieses Referenzwerts als logische 0 interpretierbar ist.
Als Kenngröße für die Synchronität zwischen der Datenausgabe durch die Treiberausgangsschaltung und dem Taktsignal bei einem SDRAM wird die Zeitdifferenz zwischen einem Datumswechsel und dem Taktsignal spezifiziert. Diese Zeitdifferenz, die idealerweise Null ist, kann je nach Anforderung an das SDRAM auch innerhalb eines vorgegebenen Zeitbereiches, z. B. innerhalb einer maximalen Abweichung von 750 psec liegen. Die Zeitdifferenz wird dabei definiert als die Zeit, zwischen der die Taktspannungsamplitude 50% des Maximalwertes erreicht hat, und dem Zeitpunkt, bei dem die Ausgangsspannung der Ausgangstreiberschaltung die vorgegebene Referenzspannung, die einen Datumswechsel anzeigt, schneidet.
Fig. 1 zeigt Signalverläufe eines SDRAMs, wobei das Taktsignal ein ideales Rechtecksignal mit einer Periode von 10 ns und einer Signalamplitude von 1,8 V ist. Das Spannungssignal der Ausgangstreiberschaltung hat ebenfalls im wesentlichen einen rechtförmigen Signalverlauf mit steilen Flanken, wobei das Spannungsmaximum bei 1,6 V, das Spannungsminimum bei 0,2 V liegt. Als Referenzspannungswert, oberhalb dessen das Ausgangsspannungssignal der Ausgangstreiberschaltung als logische 1 interpretiert wird, unterhalb dessen dagegen als logische 0 ist ein Spannungsniveau von 0,9 V eingezeichnet. Am Arbeitspunkt A erreicht die steigende Flanke der Ausgangsspannung der Ausgangstreiberschaltung das 0,9 V-Niveau vor dem Zeitpunkt, an dem das Taktsignal seinen 50%-Wert kreuzt. Der Datumswechsel des Ausgangssignals erfolgt also bereits vor dem Taktsignal und ist mit diesem nicht synchron. Beim Arbeitspunkt B ist ein absolut synchrones Verhalten zwischen Ausgangssignal und Taktsignal gezeigt. Hier kreuzt die steigende Flanke des Ausgangssignals das Referenzspannungsniveau zum gleichen Zeitpunkt, bei dem das Taktsignal umschaltet. Beim Arbeitspunkt C dagegen hinkt der Datumswechsel des Ausgangssignals dem Taktsignal hinterher, d. h. die steigende Flanke des Ausgangssignals kreuzt das Referenzspannungsniveau nach dem Zeitpunkt, bei dem das Taktsignal umschaltet.
Ein Problem bei herkömmlichen Ausgangstreiberschaltungen ist, dass der Zeitpunkt, bei dem die Ausgangsspannung das Referenzspannungsniveau erreicht, abhängig von den Betriebsbedingungen, insbesondere der Betriebsspannung der Umgebungstemperatur und im starken Maß auch der angeschlossenen Last ist. Weiterhin unterliegt dieser Ausgabezeitpunkt bei Ausgangstreiberschaltungen auch starken Schwankungen, die sich aus dem Herstellungsprozess ergeben. Um diese Schwierigkeit zu lösen, wird gemäß der Erfindung ein Verfahren und eine Vorrichtung vorgeschlagen, mit der sich der Ausgabezeitpunkt des Ausgangssignals exakt justieren lässt. Die Erfindung wird dabei beispielhaft für die Justierung des Ausgabezeitpunkts einer Ausgangstreiberschaltung bei einem SDRAM vorgestellt.
Das erfindungsgemäße Verfahren bzw. die entsprechende Vorrichtung lassen sich jedoch grundsätzlich bei allen Arten von Ausgangstreibern einsetzen, bei denen der Ausgangszeitpunkt justiert werden soll, insbesondere auch bei allen Ausgangstreiberschaltungen, die als Padtreiber Bestandteil von getakteten Halbleiterbausteinen sind.
Fig. 2 zeigt im Blockschaltbild eine mögliche Ausgestaltung einer Ausgangstreiberschaltung 1, die ein exaktes Einstellen des Ausgabezeitpunktes des Ausgangssignals ermöglicht. Die Ausgangstreiberschaltung kann dabei direkt auf dem SDRAM angeordnet oder auch als separate Schaltung vorgesehen sein, die mit einem Nutzerausgang des SDRAM verbunden ist.
Die Ausgangstreiberschaltung 1 umfasst einen Ausgangstreiber 10, der einen Signaleingang 11 aufweist, an dem ein Eingangssignal angelegt werden kann, das dazu dient, den Ausgangstreiber 10 anzusteuern, damit dieser den Spannungswert eines Ausgangssignals an einem Ausgang 12 auf ein entsprechendes Spannungsniveau erhöht oder erniedrigt. Dem Ausgangstreiber 10 ist eine Verzögerungseinrichtung 20 vorgeschaltet, wobei der Eingang der Verzögerungseinrichtung mit einem Signaleingang 31 verbunden ist, an dem ein Eingangssignal des SDRAMs angelegt werden kann. Die Verzögerungsschaltung 20 dient dazu, das am Signaleingang 31 angelegte Ansteuersignal für die Ausgangsschaltung um einen vorgegebenen Wert verzögert an den Treibereingang anzulegen. Zum Einstellen des Verzögerungswertes weist die Verzögerungseinrichtung 20 eine Steuersignalleitung 21 auf.
Der Ausgang 12 des Ausgangstreibers 10 ist mit einem Ausgangskontakt 32 der Treiberausgangsschaltung verbunden, an der eine externe kapazitive Last 2 angeschlossen ist. Diese Last kann z. B. ein Mikrokontroller, ein Mikroprozessor, ein ASIC oder ein anders gearteter Speicherbaustein sein. Je nach Art der Last ergibt sich dann eine unterschiedlich große kapazitive Last für die Ausgangstreiberschaltung, so dass unterschiedlich starke Ströme und Zeitspannen erforderlich sind, um den gewünschten Spannungsanstieg bzw. Spannungsabfall des Ausgangssignals zu erzeugen, der von der angeschlossenen kapazitiven Last dann als binäres Signal interpretierbar ist.
Der Treiberausgang 12 ist weiterhin mit einem nicht invertierten Eingang 41 eines Spannungskomparators 40 verbunden. Der Spannungskomparator 40 weist weiterhin einen invertierten Eingang 42 auf, an dem eine Referenzspannung V_ref anliegt. Diese Referenzspannung V_ref entspricht vorzugsweise dem Spannungsniveau, bei dem die am Treiberausgang 32 anschlossene Last 2 einen Datumswechsel annimmt. Der Spannungskomparator 40 hat darüber hinaus noch einen Steuereingang 43, an dem ein Auslösesignal angelegt werden kann. Der Spannungskomparator 40 vergleicht dann in Reaktion auf ein angelegtes Auslösesignal die Signalamplitude des Ausgangssignals, das am nicht invertierten Eingang 41 des Spannungskomparators 40 anliegt, mit der Signalamplitude des Referenzsignals, das am invertierten Eingang 42 des Spannungskomparators 40 anliegt.
Das Auslösesignal für den Spannungskomparator 40 wird von einer Auslöseeinheit 50 erzeugt, die mit ihrem Ausgang an den Steuereingang 43 des Spannungskomparators 40 angeschlossen ist. Am Eingang der Auslöseeinheit 50, die vorzugsweise als UND-Gatter ausgestaltet ist, liegen parallel das Eingangssignal vom Nutzersignaleingang 31 und ein Triggersignal, das vorzugsweise das Systemtaktsignal des SDRAMs ist, an. Immer dann, wenn ein Eingangssignal und ein Systemtaktsignal gleichzeitig anliegen, wird ein Auslösesignal für den Spannungskomparator 40 von der Auslöseeinheit 50 ausgegeben, wodurch die Ausgangsspannung des Ausgangstreibers 30 und die Referenzspannung vom Spannungskomparator 40 verglichen werden. Das Vergleichsergebnis wird dann über einen Ausgang 44 des Komparators 40 an einem Zähler 60 ausgegeben, dessen Ausgang wiederum mit der Signalleitung 21 zum Einstellen des Verzögerungswertes der Verzögerungseinrichtung 20 verbunden ist.
Eine Synchronisierung des Ausgabezeitpunktes des Ausgangssignals am Treiberausgang 12 des Treibers 10 mit dem Systemtaktsignal des SDRAMs, das an der Auslöseeinheit 50 anliegt, lässt sich dabei folgendermaßen erreichen. Die steigende Flanke des Eingabesignals am Nutzersignaleingang 31 wird mit der aktuell eingestellten Verzögerung in der Verzögerungseinrichtung 20 an den Eingang 11 des Ausgangstreibers 10 angelegt. Der Treiber 10 beginnt dann, ggfs. verzögert, die Spannung an seinem Treiberausgang 12 zu erhöhen. Diese Ausgangsspannung am Treiberausgang 12 liegt am nicht invertierten Eingang 41 des Spannungskomparators 40 an. Gleichzeitig liegt am nicht invertierten Eingang 42 des Spannungskomparators 40 die Referenzspannung an. Die am nicht invertierten Eingang 41 anliegende Ausgangsspannung des Treibers 10 wird mit der am invertierten Eingang 42 anliegenden Referenzspannung immer dann verglichen, wenn ein Auslösesignal an den Spannungskomparator 40 angelegt wird. Das Auslösesignal wiederum wird von der Auslöseeinheit 50 immer dann angelegt, wenn zusätzlich zum Eingangssignal eine ansteigende Flanke des nächsten Systemtaktsignals anliegt. Dies führt dann dazu, wenn der Spannungskomparator 40 die Ausgangsspannung des Treibers 10 mit der Referenzspannung synchron zum Systemtaktsignal vergleicht. Dies führt dann dazu, dass zum Vergleichszeitpunkt die Ausgangsspannung niedriger ist als die Referenzspannung, der Spannungskomparator 40 einen niedrigen Spannungspegel auf den Ausgang 44 ausgibt. Für den Fall jedoch, dass die Ausgangsspannung die Referenzspannung übersteigt, wird vom Spannungskomparator 40 die Ausgangsspannung am Ausgang 44 auf einen hohen Wert gesetzt.
In Fig. 3 sind im oberen Teil des Diagramms mögliche Signalverläufe (an den Eingängen 41, 42) sowie am Ausgang 44 des Komparators 40 gezeigt. Im unteren Teil des Diagramms sind mögliche Signalverläufe der Eingänge 41, 42 und 43, sowie ein möglicher Spannungsverlauf der Treiberausgangsspannung V_DOUT in bezug auf eine Referenzspannung V_ref von 0,9 V eingezeichnet. Die Treiberausgangsspannung wird mit der Referenzspannung verglichen, wobei fünf Vergleichspunkte a), b), c), d) und e) eingezeichnet sind. Zu den Vergleichszeitpunkten a) und b) liegt die Treiberausgangsspannung unter der Referenzspannung, so dass der Spannungskomparator am Ausgang ein niedriges Spannungssignal ausgibt. In den Vergleichspunkten c), d) und e) dagegen ist die Treiberausgangsspannung größer als die Referenzspannung. Der Spannungskomparator zeigt dies an seinem Ausgang durch ein hohes Spannungssignal im vorliegenden Fall die Spannung von 1,8 V an. Der Zähler 60 ist vorzugsweise als Binärzähler ausgebildet und ist über die Signalleitung 21 mit der Verzögerungseinrichtung 20 verbunden. Welcher Verzögerungswert eingestellt wird, wird durch den Zählerstand festgelegt, wobei gilt, je höher der Zählerstand, umso höher die an der Verzögerungseinrichtung 20 eingestellte Verzögerung des Eingangssignals.
Immer dann, wenn am Ausgang des Spannungskomparators 40 der niedrige Spannungspegel ausgegeben wird, zählt der Zähler 60 seinen Zählerstand um Eins herunter und setzt damit gleichzeitig über die Signalleitung 21 die Verzögerung an der Verzögerungseinrichtung 20 herab. Für den Fall, dass jedoch synchron ein hoher Spannungspegel vom Spannungskomparator 40 auf den Ausgang 44 gelegt wird, zählt der Zähler 60 um Eins nach oben und erhöht so gleichzeitig die über die Signalleitung 21 eingestellte Verzögerung an der Verzögerungseinrichtung 20.
Mit der nächsten steigenden Flanke des Eingabesignals am Nutzersignaleingang 31 beginnt dann der Vergleichsprozess von Neuem. Die an der Verzögerungseinrichtung 20 eingestellte Verzögerung wird so sukzessive immer genau an einen Wert angepasst, bei dem die Ausgangsspannung die Referenzspannung synchron mit dem Systemtakt erreicht.
Bei der dargestellten Ausführungsform, bei der ein Auf- und Abwärtszähler verwendet wird, oszilliert der Ausgabezeitpunkt der Ausgangsspannung um den synchronen Ausgabezeitpunkt. Alternativ besteht jedoch auch die Möglichkeit, den Spannungskomparator so auszulegen, dass dann, wenn die Abweichung zwischen der Ausgangsspannung und der Referenzspannung innerhalb eines vorgegebenen Wertebereiches liegt, ein fester Verzögerungswert in der Verzögerungseinrichtung eingestellt wird. Weiterhin besteht auch die Möglichkeit, über eine digitale Einstellung mit Hilfe einer Berechnungseinheit im Komparator selbst oder in einer nachgeschalteten Einheit auf der Grundlage der festgestellten Abweichung zwischen der Signalamplitude des Ausgangssignals und des Referenzsignals zum Vergleichszeitpunkt einen optimierten Verzögerungswert auszurechnen und diesen dann in der Verzögerungseinrichtung einzustellen. Der so eingestellte Verzögerungswert kann dann im Rahmen der nachfolgenden Vergleichsprozesse weiter optimiert werden.
Mit der erfindungsgemäßen Ausgangstreiberschaltung bzw. dem dargestellten Verfahren zum Einstellen der Verzögerung in der dem Ausgangstreiber vorgeschalteten Verzögerungseinrichtung ist es möglich, den Ausgabezeitpunkt einer Ausgangsflanke des Ausgangstreibers mit einem Systemtaktsignal exakt zu synchronisieren. Die dargestellte Schaltung bzw. das entsprechende Verfahren kann jedoch grundsätzlich zur Einstellung des Ausgangszeitpunktes des Ausgangssignals auf einem beliebigen vorgegebenen Zeitpunkt verwendet werden.
Fig. 4 und 5 zeigen eine mögliche Ausführungsform einer Ausgangstreiberschaltung 10, wie sie in einem SDRAM eingesetzt werden kann. Der Ausgang 32 der Ausgangstreiberschaltung 10 ist an die Last 2 angeschlossen, die in Form eines Lastmodells dargestellt ist. Das Lastmodell simuliert im dargestellten Fall z. B. einen dem SDRAM nachgeschalteten Controller. Das Lastmodell setzt sich aus einem ersten Widerstand 201 zusammen, der den Gehäusewiderstand des SDRAMs simuliert und bei 0,4 Ω, liegt. Dieser Gehäusewiderstand ist in Reihe geschaltet mit einem genormten Abschluss 202. Dieser genormte Abschluss 202 weist eine Kapazität 203 von 30 pF auf, an die sich ein Widerstand 205 von 50 Ω anschließt. Der Widerstand 204 ist terminiert durch eine Spannung 205, die der Referenzspannung V_ref entspricht und hier der halben Betriebsspannung der Ausgangstreiberschaltung von 1,25 V entspricht. Der Ausgangstreiber 10, an den die Last 2 über den Ausgang 32 angeschlossen ist, setzt sich aus zwei Ausgangsstufen 101, 102 zusammen, die jeweils von einer Inverterschaltung 103, 104 angesteuert werden. An diesen Inverterschaltungen 103, 104 zum Ansteuern der Ausgangsstufen 101, 102 liegt wiederum das Eingangssignal an. Dieses Eingangssignal durchläuft vorher die einstellbare Verzögerungseinrichtung, wobei die Verzögerung des Eingangssignals durch den digitalen Signalbus 21, auf dem entsprechende Auswahlsignale anliegen, einstellbar ist.
An den Treiberausgang 12 ist weiterhin der getaktete Spannungskomparator 40 angeschlossen, der die drei Eingänge 41, 42, 43 aufweist, wobei am Eingang 41 das Ausgangssignal des Treibers 10, am Eingang 42 die Referenzspannung V_ref, die der halben Betriebsspannung von 1,25 V entspricht, und am Eingang 43 das Taktsignal, das den Komparator triggert, anliegt. Der Komparator 40 vergleicht dann die über den Treiber 10 angelegte Ausgangsspannung mit dem Referenzsignal und zwar zu den Zeitpunkten, die durch das Systemtaktsignal vorgegeben werden.
Auf den Ausgang 44 wird dann je nach Vergleichsergebnis vom Komparator 40 ein Spannungssignal ausgegeben, das einer logischen 0 oder einer logischen 1 entspricht. Dieses Ausgangssignal wiederum erhält der Zähler 60, der in der dargestellten Ausführungsform ein 3Bit-Auf-/Abwärtszähler ist, der somit auch acht verschiedene Zustände annehmen kann. Dieser Zähler 60 weist vorgeschaltet eine Ablaufsteuerung 61 auf, an der das Eingangssignal der Ausgangstreiberschaltung anliegt. Dieses Eingangssignal wird über einen Inverter 160 und vier Verzögerungszellen 161 verzögert an einen Zählereingang 162 angelegt, um einen synchronen Zählvorgang ausführen zu können. Der Zähler weist weiterhin einen Reseteingang 163 auf, an dem er zurückgestellt werden kann. Ein Zählerausgang 164 des synchronen Zählers 60 ist mit einem Demultiplexer 62 verbunden, der das Zählersignal in 16 parallele Signale übersetzt, wobei jeweils ein Signal und ein dazu invertiertes Signal erzeugt werden. Der Demultiplexer 62 schaltet dem Zählerstand entsprechend eine Ausgangsleitung auf ein hohes Spannungsniveau und die invertierte Ausgangsleitung auf ein niedriges Spannungsniveau, wodurch dann ein entsprechender Signalpfad in der Verzögerungsschaltung 20 freigeschaltet wird.
Die Verzögerungsschaltung 20 ist in Fig. 5 näher gezeigt. Diese Verzögerungsschaltung 20 setzt sich aus neun in Reihe geschaltete Verzögerungszellen 201 zusammen, wobei die letzte Verzögerungszelle der Reihe eine Dummy-Zelle 202i ist. An dieser Reihenschaltung von Verzögerungszellen 201 liegt das Eingangssignal an. Dieses Eingangssignal wird jeweils vor einer Verzögerungszelle über eine Abgriffsleitung abgezweigt. In diesen Abgriffsleitungen sowie zwischen den einzelnen Verzögerungszellen sind weiterhin jeweils Transfergates 202 angeordnet, die über die vom Demultiplexer 62 ausgegebenen Signale durchgeschaltet werden.
Zur Einstellung der kleinsten Verzögerung schaltet der Demultiplexer 62 das Transfergate 202a in der vordersten Abgriffsleitung nach unten durch, sperrt dagegen Transfergate 202a'. Das Eingangssignal wird dann über zwei nachgeschaltete Inverter 203, 204 an den Ausgangstreiber 10 ausgegeben. Soll das Eingangssignal dagegen die erste Verzögerungszelle 201a durchlaufen, werden die Transfergates 202a', 202b durch die vom Demultiplexer abgegebenen Signale durchgeschaltet, das Transfergate 202b' dagegen gesperrt. Wenn das Eingangssignal von mehreren hintereinander liegenden Verzögerungszellen 201 verzögert werden soll, schaltet der Demultiplexer 62 die entsprechenden Transfergates zwischen diesen Zellen durch und öffnet gleichzeitig das Transfergate in der nachgeschalteten Abgriffsleitung, sperrt aber das Transfergate nach der nächsten Verzögerungszelle. Der Demultiplexer 62 kann so die Verzögerung des Eingangssignals durch Aktivieren bzw. Sperren der entsprechenden Transfergates einstellen.
Fig. 6 zeigt eine Simulation der Regelung, wie sie mit der in Fig. 4 und 5 gezeigten Ausführungsform der Ausgangstreiberschaltung durchgeführt werden kann. Das Diagramm E stellt die Signalverläufe des Systemtaktsignals, das ein ideales Rechtecksignal mit einer Periodenlänge von 10 ns ist, dar sowie das nachgeführte Ausgangssignal der Ausgangstreiberschaltung. Das Diagramm D zeigt das zugehörige Ausgangssignal des getakteten Komparators 40 und die Diagramme A, B und C das binäre Ausgangssignal des Zählers 60. Zu Beginn der gezeigten Regelung ist die in der Verzögerungseinrichtung 20 eingestellte Verzögerung zu kurz, so dass zum Auswertezeitpunkt der durch das Taktsignal vorgegeben ist, die Ausgangsspannung des Treibers größer als die vorgegebene Referenzspannung ist. Dies führt dazu, dass der Komparator 40 ein niedriges Spannungssignal ausgibt und der Zählerstand im Zähler 60 um Eins erhöht wird. Beim nächsten Durchlauf ist die Ausgangsspannung dann näher an das Referenzsignal herangerückt, die Ausgangsspannung bleibt jedoch immer noch größer, so dass der Komparator 40 weiterhin ein niedriges Spannungssignal ausgibt, so dass der Zählerstand nochmals um Eins erhöht wird. Im gezeigten Regelungsablauf rückt das Ausgangssignal schrittweise an das Referenzsignal heran, wobei der Zähler 60 viermal erhöht werden muss, bis bei der fünften Messung das Ausgangssignal zum vorgegebenen Vergleichszeitpunkt das Referenzsignal überschreitet. In diesem Fall wird dann das Ausgangssignal vom Komparator 40 nach dem Spannungsvergleich auf einen hohen Spannungspegel gesetzt, woraufhin der Zähler 60 um Eins abwärts zählt. Bei der nächsten Messung liegt dann das Ausgangssignal wieder unter dem Referenzsignal, so dass der Zähler 60 durch das nun wieder auf den niedrigen Spannungspegel gesetzte Ausgangssignal des Komparators um Eins erhöht wird. Die Verzögerung oszilliert somit ständig um den optimalen Arbeitspunkt.
Die in der vorangehenden Beschreibung, den Ansprüchen und den Zeichnungen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Claims

1. Ausgangstreiberschaltung mit einer Treibereinrichtung (10), die mit einem Signaleingang (31) und einem Signalausgang (32) verbunden ist, um in Reaktion auf ein angelegtes Eingangssignal ein vorgebenes Ausgangssignal zu erzeugen, gekennzeichnet durch
eine einstellbare Verzögerungseinrichtung (20), die zwischen dem Signaleingang (31) und der Treiberschaltung (10) angeordnet ist, wobei die Verzögerungseinrichtung (20) ausgelegt ist, um das Eingangssignal der Treibereinrichtung entsprechend einem eingestellten Wert zu verzögern, und
eine getriggerten Vergleichseinrichtung (40), die mit der Verzögerungseinrichtung (20) und der Treibereinrichtung (10) verbunden ist und an der ein Referenzsignal anliegt, wobei die Vergleichseinrichtung ausgelegt ist, um in Reaktion auf ein angelegtes Triggersignal die Signalamplitude des Ausgangssignals der Treibereinrichtung mit der Signalamplitude des Referenzsignals zu vergleichen und auf der Grundlage des Vergleichsergebnisses den Wert für den Verzögerungswert der Verzögerungseinrichtung (20) einzustellen.

2. Ausgangstreiberschaltung nach Anspruch 1, wobei eine Ablaufsteuerung (50) der Vergleichseinrichtung (20) vorgeschaltet ist, das Triggersignal mit einer vorgebenen Taktrate anzulegen und wobei die Vergleichseinrichtung (20) ausgelegt ist, um beim Vergleich der Signalamplitude des Ausgangssignals der Treibereinrichtung (10) mit der Signalamplitude des Referenzsignals dann, wenn die Signalamplitude des Ausgangssignal der Treibereinrichtung kleiner als die Signalamplitude des Referenzsignals ist, die zeitliche Verzögerung des Eingangssignals der Treibereinrichtung um einen vorgegebenen Wert zu verlängern und dann, wenn die Signalamplitude des Ausgangssignal der Treibereinrichtung größer als die Signalamplitude des Referenzsignals ist, die zeitliche Verzögerung des Eingangssignals der Treibereinrichtung um einen vorgegebenen Wert zu verkürzen.

3. Verfahren zum Justieren einer Treibereinrichtung, die mit einem Signaleingang und einem Signalausgang verbunden ist, um in Reaktion auf ein angelegtes Eingangssignal ein vorgegebenes Ausgangssignal zu erzeugen,
wobei das Eingangssignal der Treibereinrichtung um einen vorgebenen Wert verzögert wird,
die Signalamplitude des Ausgangssignal der Treibereinrichtung mit der Signalamplitude eines Referenzsignals zu einem vorgebenenen Zeitpunkt verglichen wird, und
auf der Grundlage des Vergleichsergebnisses der Wert für die zeitliche Verzögerung des Eingangssignals der Treibereinrichtung eingestellt wird.

4. Verfahren nach Anspruch 3, wobei der Vergleich der Signalamplitude des Ausgangssignals der Treibereinrichtung mit der Signalamplitude des Referenzsignals mit einer vorgegebenen Taktrate wiederholt wird und wobei beim Vergleich der Signalamplitude des Ausgangssignals der Treibereinrichtung mit der Signalamplitude des Referenzsignals dann, wenn die Signalamplitude des Ausgangssignal der Treibereinrichtung kleiner als die Signalamplitude des Referenzsignals ist, die zeitliche Verzögerung des Eingangssignals der Treibereinrichtung um einen vorgegebenen Wert verlängert wird und dann, wenn die Signalamplitude des Ausgangssignal der Treibereinrichtung größer als die Signalamplitude des Referenzsignals ist, die zeitliche Verzögerung des Eingangssignals der Treibereinrichtung um einen vorgegebenen Wert verkürzt wird.