DE10215583A1

DE10215583A1 - Ansteuerschaltung und Steuerverfahren

Info

Publication number: DE10215583A1
Application number: DE10215583A
Authority: DE
Inventors: Michael Hausmann; Joachim Schnabel
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2002-04-10
Filing date: 2002-04-10
Publication date: 2003-10-30
Anticipated expiration: 2022-04-11
Also published as: US20030198108A1; US6721214B2; DE10215583B4

Abstract

Die erfindungsgemäße Schaltung weist einen Steuersignaleingang (bAktiv) und einen Steuersignalausgang (bAktiv2), ein Verzögerungsglied (VG) zur Erzeugung einer Verzögerungsdauer (tmin) sowie eine Steuerlogik (NAND, INV1, INV2, FF) auf. Diese steuert das Verzögerungsglied (VG) und schaltet einen Wechsel des Zustands am Steuersignaleingang (bAktiv), durch das Verzögerungsglied (VG) verzögert, auf den Steuersignalausgang (bAktiv2), wenn ein minimaler zeitlicher Abstand (tmin) zwischen Zustandswechseln am Steuersignaleingang (bAktiv) unterschritten ist. Die Schaltung findet ihre Anwendung bei DRAMs zur Steuerung der Aktivzeiten der in DRAMs vorhandenen Spannungsgeneratoren.

Description

Die Erfindung betrifft eine Ansteuerschaltung und ein Steuerverfahren, die beispielsweise in einem dynamic random access memory (DRAM) zur Ansteuerung eines Spannungsgenerators dienen können.
In der Regel werden bei DRAMs im Standbymodus die im DRAM vorhandenen Spannungsgeneratoren abgeschaltet, um Strom zu sparen. Dazu ist auf dem DRAM eine Steuerung vorhanden, die mittels eines Steuersignals die Enable Eingänge der Spannungsgeneratoren steuert. Beim Wechsel vom Standby- in den Aktivmodus müssen die Spannungsgeneratoren wieder eingeschaltet werden. Es ist dazu eine bestimmte Mindesteinschaltzeitdauer erforderlich, bis die Spannungsgeneratoren wieder einsatzbereit sind. Diese Mindesteinschaltzeitdauer hängt dabei vom Spannungsgenerator selbst ab. Bei einem Spannungsgenerator, der eine längere Zeitdauer benötigt, um in den Aktivmodus zu gelangen, können häufige schnelle Wechsel zwischen Standby- und Aktivmodus zum Aufschwingen des Spannungsgenerators führen. Dies hat ein unkontrolliertes Verhalten des Spannungsgenerators zur Folge, weil die Einschaltvorgänge nicht vollständig beendet werden können.

Bisher wurde das Problem, wenn die Gefahr des Aufschwingens bestand, dadurch gelöst, dass die Aktivzeit der Spannungsgeneratoren ausnahmslos verlängert wurde. Dabei wurde nicht zwischen erforderlicher und nicht erforderlicher Verlängerung der Einschaltdauer unterschieden. Eine entsprechende Ausführung dieser Lösung ist in Fig. 1 dargestellt. Die Schaltung weist zwei Transistoren T1 und T2 sowie einen Widerstand R1 auf, welcher zwischen den beiden Transistoren T1 und T2 angeordnet ist mit diesen zusammen eine Serienschaltung bildet. Ein Steuersignal bAktiv wird auf die Steuereingänge der beiden Transistoren T1 und T2 geführt und bewirkt bei einem Zustandswechsel, dass entweder der erste Transistor T1 oder der zweite Transistor T2 durchschaltet, das heißt leitend wird, je nach dem, ob der Zustandswechsel von high nach low oder von low nach high erfolgt. Dadurch wird ein Kondensator K, welcher parallel zu der Reihenschaltung aus dem Widerstand R1 und dem Transistor T2 angeordnet ist, aufgeladen beziehungsweise entladen. Mittels eines Verstärkers V, dessen Eingang mit dem Transistor T1, dem Widerstand R1 und dem Kondensator C verbunden ist, wird das gegebenenfalls durch das RC-Glied zeitlich verzögerte Signal verstärkt auf den Ausgang als Ausgangssignal bAktiv2 geführt. Die Verzögerungsdauer lässt sich über die Dimensionierung des Widerstands R1 und des Kondensators C bestimmen. Das Ausgangssignal bAktiv2 steuert den Enableeingang EN eines eingangs beschriebenen Spannungsgenerators UGen.

Wie aus dem Timing Diagramm in Fig. 2, welches den zeitlichen Verlauf der beiden Signale bAktiv und bAktiv2 zeigt, zu entnehmen ist, wird unabhängig wann bei dem Steuersignal bAktiv ein Zustandswechsel von low auf high erfolgt, das Signal bAktiv2 um eine definierte Zeitdauer t verzögert dem Zustandswechsel bei dem Steuersignal bAktiv folgen. Wie ebenfalls aus Fig. 2 zu entnehmen ist, hat der Wechsel von high auf low beim Steuersignal bAktiv einen unmittelbaren Zustandswechsel beim Signal bAktiv2 zur Folge. Die Mindesteinschaltdauer tmin bleibt bei der Schaltung gemäß Fig. 1 unberücksichtigt. Wie zu erkennen ist, hätte, da die Mindesteinschaltdauer tmin bereits abgelaufen ist, das Ausgangssignal bAktiv2 dem Zustandswechsel beim Steuersignal bAktiv unmittelbar folgen können.

Eine Aufgabe der Erfindung ist es daher eine Ansteuerschaltung und ein Steuerverfahren anzugeben, bei der ein Aufschwingen beispielsweise eines mit der Schaltung angesteuerten Spannungsgenerators vermieden wird und damit für den Spannungsgenerator klar definierte Zustände erreichbar sind, der Spannungsgenerator vollständig eingeschalten und ein unnötiger Stromverbrauch vermieden wird.

Die erfindungsgemäße Lösung hat den Vorteil, dass durch die optimierte Einschaltzeitdauer der durchschnittliche Stromverbrauch der angesteuerten Schaltungen (z. B. Generatoren) verringert wird.

Die Aufgabe wird durch eine Ansteuerschaltung mit den im Patentanspruch 1 angegebenen Merkmalen und ein Steuerverfahren mit den im Patentanspruch 10 angegebenen Merkmalen gelöst.

Die erfindungsgemäße Ansteuerschaltung weist einen Steuersignaleingang und einem Steuersignalausgang, ein Verzögerungsglied zur Erzeugung einer Verzögerungsdauer sowie eine Steuerlogik auf. Diese steuert das Verzögerungsglied und schaltet einen Wechsel des Zustands am Steuersignaleingang, durch das Verzögerungsglied verzögert, auf den Steuersignalausgang, wenn ein minimaler zeitlicher Abstand zwischen Zustandswechseln am Steuersignaleingang unterschritten ist.

Bei dem erfindungsgemäßen Steuerverfahren wird mit einer einen Steuersignaleingang und einem Steuersignalausgang aufweisenden Steuerlogik ein Verzögerungsglied angesteuert, wobei mit dem Verzögerungsglied eine Verzögerungsdauer erzeugt wird. Mit der Steuerlogik wird ein Wechsel des Zustands am Steuersignaleingang, durch das Verzögerungsglied verzögert, auf den Steuersignalausgang geschaltet, wenn ein minimaler zeitlicher Abstand zwischen Zustandswechseln am Steuersignaleingang unterschritten wird.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den in den abhängigen Patentansprüchen angegebenen Merkmalen.

Bei einer Ausführungsform der erfindungsgemäßen Schaltung schaltet die Steuerlogik einen Wechsel des Zustands am Steuersignaleingang unmittelbar auf den Steuersignalausgang, wenn der minimale zeitliche Abstand zwischen zwei Zustandswechseln am Steuersignaleingang überschritten ist.

Es ist von Vorteil, wenn die Verzögerungsdauer einstellbar ist, weil dadurch die Schaltung an die spezifischen Bedürfnisse der nachgeordneten Einrichtung, beispielsweise eines Spannungsgenerators, angepasst werden kann.

In einer Ausführungsform der Erfindung weist die Steuerlogik einen rücksetzbaren Speicher auf, dessen Setzeingang mit dem Steuersignaleingang und dessen Rücksetzeingang mit dem Ausgang des Verzögerungsglieds und dem Steuersignaleingang verbunden ist. Der Ausgang der Steuerlogik ist mit dem Eingang des Verzögerungsglieds und dem Steuersignalausgang verbunden.

In einer weiteren Ausführungsform der Erfindung ist der Ausgang des Verzögerungsglieds mit dem Steuersignaleingang über ein UND-Gatter verknüpft.

Es ist von Vorteil, den rücksetzbaren Speicher als RS-Flip- Flop auszubilden, da dieses eine einfache und kostengünstige Ausführungsform darstellt.

Vorteilhafter Weise dient die erfindungsgemäße Schaltung zur Steuerung eines Spannungsgenerators.

Die erfindungsgemäße Schaltung kann auch in einem Speicherbauelement Verwendung finden.

Die erfindungsgemäße Schaltung ist geeignet, in einem integrierten Bauelement eingesetzt zu werden.

Bei einer Weiterbildung des erfindungsgemäßen Verfahrens wird vorteilhafter Weise mit der Steuerlogik ein Wechsel des Zustands am Steuersignaleingang unmittelbar auf den Steuersignalausgang geschaltet, wenn der minimale zeitliche Abstand zwischen zwei Zustandswechseln am Steuersignaleingang überschritten wird.

Die Erfindung wird im Folgenden anhand mehrerer Figuren weiter erläutert. Es zeigen:
Fig. 1 eine Schaltung zur Erzeugung einer Verzögerung, wie sie aus dem Stand der Technik bekannt ist,
Fig. 2 ein Timing Diagramm, in dem der zeitliche Verlauf des Steuersignals und des Ausgangssignals zu der in Fig. 1 dargestellten Schaltung gezeigt ist,
Fig. 3 eine Ausführungsform der erfindungsgemäßen Ansteuerschaltung,
Fig. 4 ein Timing Diagramm, in dem ein erster zeitlicher Verlauf des Steuersignals und des Ausgangssignals zur in Fig. 3 dargestellten erfindungsgemäßen Schaltung gezeigt ist,
Fig. 5 ein Timing Diagramm, in dem ein zweiter zeitliche Verlauf des Steuersignals und des Ausgangssignals zur in Fig. 3 dargestellten erfindungsgemäßen Schaltung gezeigt ist.
In den Figuren bedeuten gleiche Bezugszeichen gleiche Bauelemente oder Signale.
Im Folgenden wird der Aufbau der Schaltung, wie sie in Fig. 3 als eine mögliche Ausführungsform der erfindungsgemäßen Schaltung gezeigt ist, beschrieben.
Die Schaltung weist einen Steuersignaleingang, der ein Steuersignal bAktiv führt, auf. Dieser ist zum einen mit einem Eingang eines NAND Gatters NAND und zum anderen mit dem Eingang eines ersten Inverters INV1 verbunden. Das Steuersignal bAktiv stammt beispielsweise von einer Steuerlogik eines DRAMs, welche den Betriebsmodus weiterer Einheiten, beispielsweise Spannungsgeneratoren, steuert. Das durch den ersten Inverter INV1 invertierte Steuersignal bAktiv liegt am ersten Eingang eines RS-Flip-Flops FF an. Am zweiten Eingang des RS-Flip-Flops FF liegt das invertierte Rücksetzsignal Ran, welches von einem zweiten Inverter INV2 stammt. Der Ausgang des RS-Flip-Flops FF, welcher das Signal Q führt, ist sowohl mit dem Eingang eines dritten Inverters INV3 als auch mit dem Eingang eines Verzögerungsglieds VG verbunden. Der Ausgang des Verzögerungsglieds VG ist auf den zweiten Eingang des NAND-Gatters NAND geführt. Die beiden NAND verknüpften Signale Qv und bAktiv werden als Rücksetzsignal R auf den Eingang des Inverters INV2 geführt. Am Ausgang des dritten Inverters INV3 liegt das Ausgangssignal bAktiv2 an, mittels welchem die weiteren Einheiten, wie Spannungsgeneratoren, gesteuert werden können.
Das Flip-Flop FF ist in der in Fig. 1 gezeigten Ausführungsform mit zwei NOR-Gattern NOR1 und NOR2 aufgebaut, deren Ausgänge jeweils mit einem der Eingänge des anderen NOR-Gatters verbunden sind.
Das Verzögerungsglied VG ist als flankengesteuertes Verzögerungsglied ausgebildet.
Im Folgenden wird die Funktionsweise der in Fig. 1 gezeigten Ausführungsform der Erfindung beschrieben.
Ein Flankenwechsel des am Eingang der erfindungsgemäßen Schaltung anliegenden Steuersignals bAktiv beispielsweise vom Zustand high auf den Zustand low bewirkt unter der Voraussetzung, dass das Flip-Flop FF zurückgesetzt ist, dass das Flip- Flop FF gesetzt wird. Das invertierte Steuersignal bAktiv im Zustand high am Setzeingang des Flip-Flops FF bewirkt, dass der Ausgang Q in den Zustand low und der invertierte Ausgang Q des Flip-Flops FF in den Zustand high wechselt und in diesem Zustand bleibt, unabhängig von den zeitlich folgenden Zuständen des Steuersignals bAktiv. Wechselt das Steuersignal bAktiv jetzt vom Zustand low wieder auf den Zustand high und damit das invertierte Steuersignal bAktiv vom Zustand high wieder in den Zustand low, so bleibt dies ohne Folge für den Zustand am invertierten Ausgang Q des Flip-Flops FF. Erst wenn das vom zweiten Inverter INV2 stammende invertierte Rücksetzsignal R den Zustand high annimmt, wird das Flip- Flop FF zurückgesetzt und der invertierte Ausgang Q des Flip-Flops FF nimmt wieder den Zustand low an. Wann das vom zweiten Inverter INV2 stammende invertierte Rücksetzsignal R den Zustand high annimmt, wird durch die Verzögerungsdauer, welche das Verzögerungsglied VZ vorgibt, bestimmt. Sobald der invertierte Ausgang Q des Flip-Flops FF seinen Zustand von low auf high wechselt, wird die flankengesteuerte Verzögerung initiiert. Damit wird insgesamt erreicht, dass ein mehrmaliger Flankenwechsel des Steuersignals bAktiv innerhalb der Mindesteinschaltdauer tmin keine Auswirkung auf den Zustand des Ausgangssignals bAktiv2 hat. Erst, wenn die Verzögerungsdauer tmin abgelaufen ist, kann ein bereits erfolgter Flankenwechsel des Steuersignals bAktiv einen Wechsel des Zustands am Ausgang des Flip-Flops FF und damit beim Ausgangssignal bAktiv2 bewirken.
Bei der beschriebenen Ausführungsform der Erfindung wird die fallende Flanke des Steuersignals bAktiv ohne Verzögerung auf den Ausgang der Schaltung weitergeleitet und damit wechselt das Ausgangssignal bAktiv2 umgehend auf den Zustand low.
Ein Wechsel des Steuersignals bAktiv vom Zustand low auf high wird jedoch erst wirksam, wenn die Verzögerungsdauer tmin, die durch das Verzögerungsglied VG vorgegeben wird und nach der fallenden Flanke des Steuersignals bAktiv zu laufen beginnt, abgelaufen ist.
Die Verzögerungsdauer wird in diesem Zusammenhang auch als Mindestzeitdauer tmin bezeichnet.
Das entsprechende Timing Diagramm ist aus Fig. 4 zu entnehmen. Das Steuersignal bAktiv wechselt zum Zeitpunkt t1 seinen Zustand von high auf low. Dies hat für das Ausgangssignal bAktiv2 unmittelbar ebenfalls einen Zustandswechsel von high auf low zur Folge. Wechselt das Steuersignal bAktiv noch vor dem Verstreichen der Mindestzeitdauer tmin wieder in den Zustand high, nämlich zum Zeitpunkt t2, folgt das Ausgangssignal bAktiv2 dem Steuersignal bAktiv erst nachdem die Mindestzeitdauer tmin verstrichen ist, nämlich zum Zeitpunkt t3 in den Zustand high.
Im Timing Diagramm gemäß Fig. 5 ist ein weiterer zeitlicher Verlauf des Steuersignals bAktiv und dessen Auswirkungen auf das Ausgangssignal bAktiv2 gezeigt. Das Steuersignal bAktiv wechselt zum Zeitpunkt t1 seinen Zustand von high auf low. Dies hat für das Ausgangssignal bAktiv2 unmittelbar ebenfalls einen Zustandswechsel von high auf low zur Folge. In soweit stimmen die beiden Timing Diagramme der Fig. 4 und 5 überein. Nun wechselt das Steuersignal erst nach Verstreichen der Mindestzeitdauer tmin zum Zeitpunkt t4 wieder in den Zustand high. Das Ausgangssignal bAktiv2 folgt dem Steuersignal bAktiv unmittelbar in den Zustand high.
Die Erfindung ist nicht beschränkt auf den Einsatz als vorgelagerte Schaltung zur Stabilisierung von Spannungsgeneratoren, sondern ist überall dort einsetzbar, wo es um die Stabilisierung, die Vermeidung von zu schnellen häufigen Zustandswechseln und die Vermeidung der Gefahr eines Aufschwingens geht. Bezugszeichenliste bAktiv Steuersignal
bAktiv invertiertes Steuersignal
bAktiv2 Ausgangssignal
C Kondensator
EN Enableeingang des Spannungsgenerators
FF Flip-Flop
INV1 erster Inverter
INV2 zweiter Inverter
INV3 dritter Inverter
NAND NAND-Gatter
NOR1 erstes NOR-Glied
NOR2 zweites NOR-Glied
Q Ausgang des Flip-Flops
Q invertierter Ausgang des Flip-Flops
Qv verzögertes Ausgangssignal
R1 Widerstand
R Rücksetzsignal am Rücksetzeingang des Flip-Flops
R invertiertes Rücksetzsignal
T1 erster Transistor
T2 zweiter Transistor
tmin Mindestzeitdauer, Mindesteinschaltdauer
t1 Zeitpunkt
t2 Zeitpunkt
t3 Zeitpunkt
t4 Zeitpunkt
UGen Spannungsgenerator
V Verstärker
VG Verzögerungsglied

Claims

1. Ansteuerschaltung
mit einem Steuersignaleingang (bAktiv) und einem Steuersignalausgang (bAktiv2),
mit einem Verzögerungsglied (VG) zur Erzeugung einer Verzögerungsdauer (tmin),
mit einer Steuerlogik (NAND, INV1, INV2, FF), welche das Verzögerungsglied (VG) steuert, und welche einen Wechsel des Zustands am Steuersignaleingang (bAktiv), durch das Verzögerungsglied (VG) verzögert, auf den Steuersignalausgang (bAktiv2) schaltet, wenn ein minimaler zeitlicher Abstand (tmin) zwischen Zustandswechseln am Steuersignaleingang (bAktiv) unterschritten ist.

2. Schaltung nach Patentanspruch 1, bei der die Steuerlogik (NAND, INV1, INV2, FF), einen Wechsel des Zustands am Steuersignaleingang (bAktiv) unmittelbar auf den Steuersignalausgang (bAktiv2) schaltet, wenn der minimale zeitliche Abstand (tmin) zwischen zwei Zustandswechseln am Steuersignaleingang (bAktiv) überschritten ist.

3. Schaltung nach Patentanspruch 1 oder 2, bei der die Verzögerungsdauer (tmin) einstellbar ist.

4. Schaltung nach einem der Patentansprüche 1 bis 3, bei der die Steuerlogik (NAND, INV1, INV2, FF) einen rücksetzbaren Speicher (FF) aufweist, dessen Setzeingang mit dem Steuersignaleingang (bAktiv) und dessen Rücksetzeingang mit dem Ausgang des Verzögerungsglieds (VG) und dem Steuersignaleingang (bAktiv) verbunden ist und dessen Ausgang mit dem Eingang des Verzögerungsglieds (VG) und dem Steuersignalausgang (bAktiv2) verbunden ist.

5. Schaltung nach Patentanspruch 4, bei der der Ausgang des Verzögerungsglieds (VG) und dem Steuersignaleingang (bAktiv) über ein UND-Gatter (NAND, INV2) miteinander verknüpft sind.

6. Schaltung nach Patentanspruch 4 oder 5, bei der der rücksetzbare Speicher (FF) ein RS-Flip-Flop ist.

7. Verwendung der Schaltung nach einem der Patentansprüche 1 bis 6, zur Steuerung eines Spannungsgenerators (UGen)

8. Verwendung der Schaltung nach einem der Patentansprüche 1 bis 7, in einem Speicherbauelement.

9. Verwendung der Schaltung nach einem der Patentansprüche 1 bis 8, in einem integrierten Bauelement.

10. Verfahren zur Erzeugung einer minimalen Aktivzeit,
bei dem mit einer einen Steuersignaleingang (bAktiv) und einem Steuersignalausgang (bAktiv2) aufweisenden Steuerlogik (NAND, INV1, INV2, FF) ein Verzögerungsglied (VG) angesteuert wird,
bei dem mit dem Verzögerungsglied (VG) eine Verzögerungsdauer (tmin) erzeugt wird, und
bei dem mit der Steuerlogik (NAND, INV1, INV2, FF), ein Wechsel des Zustands am Steuersignaleingang (bAktiv), durch das Verzögerungsglied (VG) verzögert, auf den Steuersignalausgang (bAktiv2) geschaltet wird, wenn ein minimaler zeitlicher Abstand (tmin) zwischen Zustandswechseln am Steuersignaleingang (bAktiv) unterschritten wird.

11. Verfahren nach Patentanspruch 10 bei dem mit der Steuerlogik (NAND, INV1, INV2, FF), ein Wechsel des Zustands am Steuersignaleingang (bAktiv) unmittelbar auf den Steuersignalausgang (bAktiv2) schaltet wird, wenn der minimale zeitliche Abstand (tmin) zwischen zwei Zustandswechseln am Steuersignaleingang (bAktiv) überschritten wird.