DE19855195C2 - Anordnung zur Filterung von kurzzeitigen Spannungsimpulsen in einem digitalen Schaltkreis - Google Patents

Anordnung zur Filterung von kurzzeitigen Spannungsimpulsen in einem digitalen Schaltkreis

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    • H03K5/1252Suppression or limitation of noise or interference

Description

Die Erfindung betrifft eine Anordnung zur Filterung von kurz­ zeitigen Spannungsimpulsen in einem digitalen Schaltkreis. Die Anordnung ist insbesondere für den Einsatz in Basissta­ tionen von Funk-Kommunikationssystemen, insbesondere von Mo­ bilfunksystemen oder drahtlosen Teilnehmeranschlußsystemen (Access-Network-Systems), vorgesehen.

Bei digitalen integrierten Schaltkreisen müssen zur Sicher­ stellung einer einwandfreien Funktion insbesondere an den Takt- und Reset-Eingängen der Schaltkreise Eingangssignale angelegt werden, die keine kurzzeitigen Spannungsimpulse, so­ genannte Spikes, aufweisen. Diese Spikes können nachteilig beispielsweise eine unerwünschte zusätzliche Erkennung einer Taktflanke oder einer Rücksetzung (Reset) auslösen, wodurch gegebenenfalls eine Fehlfunktion des integrierten Schaltkrei­ ses bzw. der nachfolgenden Schaltkreise auftreten kann.

Gemäß dem Stand der Technik sind Schaltungen zur Beseitigung von positiven bzw. negativen Spikes auf Zuleitungen zu inte­ grierten Schaltkreisen bekannt. Diese basieren auf einer je­ weiligen Verzögerung des Eingangssignals in einem Verzöge­ rungseinrichtung und einer nachfolgenden logischen Verknüp­ fung des ursprünglichen und des verzögerten Eingangssignals zu einem Ausgangssignal. Zur Unterdrückung sowohl der positi­ ven als auch der negativen Spikes wird eine Reihenschaltung der jeweiligen Schaltungen eingesetzt. Diese Reihenschaltung bewirkt jedoch nachteilig, daß das Eingangssignal zumindest eine doppelte Verzögerung erfährt. Aufgrund dieser zusätzli­ chen Verzögerung ist ein beispielhafter Einsatz der bekannten Schaltung zur Spikeunterdrückung insbesondere beispielsweise für Taktleitungen mit hochfrequenten, hochgenauen Signalen in Basisstationen von Funk-Kommunikationssystemen nicht möglich.

Aus der DE 43 18 378 A1 ist eine Schaltungsanordnung zur Un­ terdrückung von dynamischen Störungen in digitalen Schaltun­ gen bekannt. Bei dieser Schaltungsanordnung wird ein durch ein Verzögerungsglied verzögertes Eingangssignal sowohl an ein erstes und zweites Gatter, als auch an einen Steuerein­ gang eines 2-Bit-Multiplexers angelegt.

Aus der DE 41 14 072 A1 ist ein Verfahren und eine Schal­ tungsanordnung zur Unterdrückung wenigstens einer elektri­ schen Störgröße bekannt. Die Schaltungsanordnung baisert auf der Schaltungsanordnung der DE 43 18 378 A1, mit einer Verzö­ gerungseinheit, einem NAND-Gatter, einem ODER-Gatter, sowie einer nachgeschalteten Anordnung zweier NAND-Gatter, die all­ gemein auch als Flip-Flop bezeichnet wird.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung an­ zugeben, die eine Filterung von sowohl positiven als auch ne­ gativen kurzzeitigen Spannungsimpulsen ohne zusätzliche Ver­ zögerung ermöglicht. Diese Aufgabe wird durch die Anordnung gemäß dem unabhängigen Patentanspruch gelöst. Vorteilhafte Weiterbildungen der Erfindung sind den abhängigen Patentan­ sprüchen zu entnehmen.

Die erfindungsgemäße Anordnung weist ein erstes logisches ODER-Gatter und ein logisches UND-Gatter auf, an dessen je­ weils ersten Eingang ein Eingangssignal anliegt. Das Ein­ gangssignal liegt weiterhin an einer Verzögerungseinrichtung mit einer bestimmten Zeitkonstante an, in der das Eingangs­ signal verzögert wird. Das Ausgangssignal der Verzögerungs­ einrichtung liegt an jeweils einem zweiten Eingang des ersten logischen ODER-Gatters und des logischen UND-Gatters an. Eine nachgeschaltete Durchschalteinrichtung schaltet alternativ das Ausgangssignal des ersten logischen ODER-Gatters oder des logischen UND-Gatters zu einem Ausgangssignal der Durch­ schalteinrichtung.

Die erfindungsgemäße Anordnung ermöglicht vorteilhafterweise, daß sowohl positive als auch negative kurzzeitige Span­ nungsimpulse aus dem Eingangssignal gefiltert werden, ohne daß es zu einer bedeutenden Verzögerung innerhalb der Anord­ nung kommt. Im Vergleich zu der bekannten Anordnung gemäß dem beschriebenen Stand der Technik tritt nur eine einfache Ver­ zögerung auf.

Gemäß einer ersten Weiterbildung der erfindungsgemäßen Anord­ nung schaltet die Durchschalteinrichtung abhängig von einem aus dem Ausgangssignal der Durchschalteinrichtung ausgekop­ pelten und an einem Steuereingang der Durchschalteinrichtung anliegenden Auswahlsignal das Ausgangssignal des ersten logi­ schen ODER-Gatters oder das Ausgangssignals des logischen UND-Gatters durch. Diese Ausgestaltung ermöglicht vorteilhaft ein selbststeuerndes Durchschalten des jeweiligen Ausgangs­ signals der logischen Gatter, so daß das Ausgangssignal der Durchschalteeinrichtung dem Eingangssignal ohne zusätzliche Verzögerung folgt.

Gemäß einer zweiten Weiterbildung der erfindungsgemäßen An­ ordnung weist die Anordnung zusätzlich ein zweites logisches ODER-Gatter auf, an dessen ersten Eingang das rückgekoppelte Ausgangssignal und an dessen zweiten Eingang ein Rücksetzsig­ nal anliegt, wobei die Durchschalteinrichtung durch das in dem zweiten logischen ODER-Gatter als Auswahlsignal durchge­ schaltete Zurücksetzungssignal zurücksetzbar ist. Durch diese Ausgestaltung kann die Anordnung beispielsweise zu Beginn initialisiert werden, um nachfolgend eine einwandfreie Funk­ tion sicherzustellen.

Einer weiteren Weiterbildung der erfindungsgemäßen Anordnung zufolge ist die Durchschalteinrichtung als ein Multiplexer ausgestaltet. Dieser Multiplexer stellt durch die schnelle Ansprechzeit vorteilhafterweise eine nur sehr kurze zusätzli­ che Verzögerung des Eingangssignals sicher.

Ausführungsbeispiele der Erfindung werden anhand der beilie­ genden Zeichnungen näher erläutert. Dabei zeigen

Fig. 1 eine schematische Darstellung der Anordnung zur Fil­ terung von positiven kurzzeitigen Spannungsimpulsen gemäß dem Stand der Technik,

Fig. 2 ein Zeitdiagramm der Signalverläufe der Anordnung ge­ mäß der Fig. 1,

Fig. 3 eine schematische Darstellung der Anordnung zur Un­ terdrückung von negativen kurzzeitigen Spannungsim­ pulsen gemäß dem Stand der Technik,

Fig. 4 ein Zeitdiagramm der Signalverläufe der Anordnung ge­ mäß der Fig. 3,

Fig. 5 eine schematische Darstellung der erfindungsgemäßen Anordnung zur Filterung von positiven und negativen kurzzeitigen Spannungsimpulsen, und

Fig. 6 ein Zeitdiagramm der Signalverläufe der erfindungsge­ mäßen Anordnung gemäß der Fig. 5.

In der Fig. 1 ist eine schematische Darstellung einer Anord­ nung zur Filterung von positiven kurzzeitigen Spannungsimpul­ sen eines Eingangssignals sigin gemäß dem beschriebenen Stand der Technik angegeben. Eine derartige Schaltung wird insbe­ sondere in Basisstationen von Funk-Kommunikationssystemen für Zuleitungen, wie beispielsweise zwischen einer Zentraleinheit und einer Baugruppe, zur Übertragung von hochfrequenten und hochgenauen Signalen eingesetzt. Aufgrund von Zustandswech­ seln des binären Eingangssignals sigin treten kurzzeitige Spannungsimpulse auf, die allgemein als Spikes bezeichnet werden und zu den in der Beschreibungseinleitung angegebenen negativen Folgen einer Fehlfunktion des integrierten Schalt­ kreises führen können.

Das Eingangssignal sigin liegt zum einen an einen Eingang ei­ nes bekannten logischen UND-Gatters, sowie zum weiteren an einer Verzögerungseinrichtung D mit einer bestimmten Zeitkon­ stante t an. Die Zeitkonstante t ist dabei größer als die ma­ ximale Dauer eines jeweiligen Spannungsimpulses spike. Das verzögerte Eingangssignal in_del liegt nachfolgend an dem zweiten Eingang des logischen UND-Gatters an. Die logische UND-Verknüpfung des ursprünglichen Eingangssignals sigin und des in der Verzögerungseinrichtung D verzögerten Eingangs­ signals in_del resultiert in einem jeweiligen binären Zustand des Ausgangssignals sigout.

Ein zu der Anordnung in der Fig. 1 gehöriges Zeitdiagramm der Signalverläufe der jeweiligen Signale sigin, in_del, sigout ist in der Fig. 2 beispielhaft dargestellt. Hierbei sind zwei binäre Zustandswechsel 1 → 0 und 0 → 1 des Eingangssignals sigin angegeben.

Dem ersten binären Zustandswechsel des Eingangssignals sigin, der einer negativen Flanke 1 → 0 entspricht, folgt entspre­ chend das Ausgangssignal sigout, da das an dem zweiten Ein­ gang des logischen UND-Gattes anliegende verzögerte Eingangs­ signal in_del weiterhin den ursprüngliche binären Zustand 1 besitzt. Das verzögerte Eingangssignal in_del bewirkt nun nachfolgend, daß auftretende positive Spannungsimpulse spike, d. h. kurzzeitige binäre Zustandswechsel von 0 → 1 und 1 → 0, nicht das logische UND-Gatter passieren können und somit aus dem Eingangssignal sigin herausgefiltert werden. Wie je­ doch aus der Fig. 2 deutlich wird, folgt das Ausgangssignal sigout dem anschließenden Zustandswechsel des Eingangssignals sigin von 0 → 1 erst nach der Zeitkonstante t des Verzöge­ rungseinrichtunges D, und nach diesem Zustandswechsel auftre­ tende negative Spannungsimpulse spike werden nicht durch die Anordnung herausgefiltert. Es kommt nachteilig zu einer Ver­ doppelung des beispielhaft angegebenen negativen Spannungsim­ pulse spike durch die Verzögerungseinrichtung D.

In der Fig. 3 ist eine schematische Darstellung einer Anord­ nung zur Filterung von negativen Spannungsimpulsen spike des Eingangssignals sigin gemäß dem Stand der Technik angegeben. Das Eingangssignal sigin liegt zum einen an einem Eingang ei­ nes logischen ODER-Gatters OR und zum weiteren entsprechend der Anordnung der Fig. 1 an einem Eingang einer Verzögerungs­ einrichtung D mit einer bestimmten Zeitkonstante t an. Das verzögerte Eingangssignal in_del liegt nachfolgend an dem zweiten Eingang des logischen ODER-Gatteres OR an. Die logi­ sche Verknüpfung des ursprünglichen Eingangssignals sigin und des verzögerten Eingangssignals in_del resultiert wiederum in einem Ausgangssignal sigout.

Ein zu der Anordnung in der Fig. 3 gehöriges Zeitdiagramm der Signalverläufe der jeweiligen Signale sigin, in_del, sigout ist in der Fig. 4 beispielhaft dargestellt. Hierbei sind zwei binäre Zustandswechsel 0 → 1 und 1 → 0 des Eingangssignals sigin angegeben.

Dem ersten binären Zustandswechsel des Eingangssignals sigin, der einer positiven Flanke 0 → 1 entspricht, folgt entspre­ chend das Ausgangssignal sigout, da das an dem zweiten Ein­ gang des logischen ODER-Gatters OR anliegende verzögerte Ein­ gangssignal in_del weiterhin den ursprüngliche binären Zu­ stand 0 hat. Das um die Zeitkonstante t verzögerte Eingangs­ signal in_del bewirkt nachfolgend, daß auftretende negative kurzzeitige Spannungsimpulse spike, d. h. kurzzeitige binäre Zustandswechsel von 1 → 0 und 0 → 1, nicht das logische ODER-Gatter OR passieren können und somit aus dem Eingangs­ signal sigin herausgefiltert werden.

Die Fig. 4 zeigt jedoch entsprechend der Fig. 3, daß das Aus­ gangssignal sigout dem anschließenden Zustandswechsel des Eingangssignals sigin von 1 → 0 erst nach der Zeitkonstante t des Verzögerungseinrichtunges D folgt, und daß nachfolgend auftretende positive kurzzeitige Spannungsimpulse spike nicht durch die Anordnung herausgefiltert werden. Es kommt dabei wiederum nachteilig zu einer Verdoppelung des beispielhaft angegebenen positiven kurzzeitige Spannungsimpulses spike durch das Verzögerungseinrichtung D.

In der Fig. 5 ist eine erfindungsgemäße Anordnung in einer beispielhaften Ausgestaltung angegeben. Das Eingangssignal sigin liegt jeweils an einem Eingang eines ersten logischen ODER-Gatters OR1 und eines logischen UND-Gatters AND sowie an einer Verzögerungseinrichtung D mit einer bestimmten Zeitkon­ stante t an. Die Verzögerungseinrichtung D kann beispiels­ weise als ein bekanntes logischen Verzögerungsgatter ausge­ staltet sein, und die Zeitkonstante t wird derart dimensio­ niert, daß sie größer als die maximale Dauer eines kurzzeiti­ gen Spannungsimpulses spike ist, jedoch eine nicht zu große Verzögerung des Eingangssignals sigin in der Anordnung be­ wirkt. Das um die Zeitkonstante t verzögerte Ausgangssignal in_del der Verzögerungseinrichtung D liegt jeweils an dem zweiten Eingang des ersten logischen ODER-Gatters OR1 und des logischen UND-Gatters AND an. Die Ausgangssignale in_1, in_0 des ersten ODER-Gatter OR1 bzw. des UND-Gatters AND werden jeweils einem Eingang eines als erfindungsgemäße Durchschalt­ einrichtung ausgestalteten Multiplexers MUX zugeführt.

Der Multiplexer MUX schaltet abhängig von einem binären Zu­ stand eines an einem Steuereingang des Multiplexers MUX an­ liegenden Auswahlsignals sel das Ausgangssignal in_1 des er­ sten ODER-Gatters OR1 oder das Ausgangssignal in_0 des UND- Gatters durch, welches jeweils als Ausgangssignal sigout des Multiplexers MUX beispielsweise einem weiteren integrierten Schaltkreis zugeführt wird. Das Auswahlsignal sel wird in ei­ nem zweiten logischen ODER-Gatter OR2 aus einem aus dem Aus­ gangssignal sigout rückgekoppelten Signal und einem Rücksetz­ signal reset abgeleitet. Bei einem binären Zustand 1 des Aus­ wahlsignals sel schaltet der Multiplexer MUX das Ausgangs­ signal in_1 des ersten ODER-Gatters OR1 und bei einem binären Zustand 0 das Ausgangssignal in_0 des UND-Gatters AND durch.

Durch ein Rücksetzsignal reset mit einem binären Zustand 1 kann der Multiplexer MUX beispielsweise beim erstmaligen Ein­ schalten der Anordnung initialisiert werden. Hat das Rück­ setzsignal reset den binären Zustand 0, so wird der binäre Zustand des Ausgangssignals sigout durch das zweite logischen ODER-Gatter OR2 durchgeschaltet und liegt an dem Steuerein­ gang des Multiplexers MUX an. Gemäß einer nicht dargestellten alternativen Ausführungsart kann das Ausgangssignal sigout direkt auf den Steuereingang des Multiplexers MUX rückgekop­ pelt werden.

Ein zu der Anordnung in der Fig. 5 gehöriges Zeitdiagramm der Signalverläufe der jeweiligen Signale sigin, in_del, in_0, in_1, sigout, sel ist in der Fig. 6 beispielhaft dargestellt. Hierbei sind zwei binäre Zustandswechsel 0 → 1 und 1 → 0 des Eingangssignals sigin angegeben.

Dem ersten binären Zustandswechsel des Eingangssignals sigin, der einer positiven Flanke 0 → 1 entspricht, folgt entspre­ chend das Ausgangssignal in_1 des ersten logischen ODER-Gat­ ters OR1, da das an dem zweiten Eingang des ersten logischen ODER-Gatters OR1 anliegende verzögerte Eingangssignal in_del weiterhin den ursprüngliche binären Zustand 0 hat, wobei das Ausgangssignal in_1 auch nach Ablauf der Zeitkonstante t den binären Zustand 1 des Eingangssignals sigin beibehält. Das Ausgangssignal in_0 des logischen UND-Gatters AND folgt dem binären Zustandswechsel des Eingangssignals sigin mit der Verzögerung der Zeitkonstante t. Mit dem verzögerten binären Zustandswechsel des Ausgangssignals in_0 des logischen UND- Gatters AND wechselt ebenfalls der binäre Zustand des Aus­ gangssignals sigout des Multiplexers MUX, da das an dem Steu­ ereingang des Multiplexers MUX anliegende Auswahlsignal sel bis zum Ablauf der Zeitkonstante t den binären Zustand 0 auf­ weist und somit das Ausgangssignal in_0 des logischen UND- Gatters AND zum Ausgang des Multiplexers MUX durchschaltet.

Durch den binären Zustandswechsel des Ausgangssignals sigout der Anordnung und somit des Auswahlsignals sel wird nachfol­ gend das Ausgangssignal in_1 des ersten logischen ODER-Gat­ ters OR1 als Ausgangssignal sigout zum Ausgang des Multiple­ xers MUX geschaltet.

Der zweite binäre Zustandswechsel des Eingangssignals sigin, der einer negativen Flanke 1 → 0 entspricht, bewirkt in gleicher Weise einen um die Zeitkonstante t verzögerten binä­ ren Zustandswechsel des Ausgangssignals in_1 des ersten logi­ schen ODER-Gatters OR1 und somit einen entsprechenden binären Zustandswechsel des Augangssignals sigout des Multiplexers MUX.

Durch die erfindungsgemäße Verschaltung werden vorteilhaft nach dem ersten binären Zustandswechsel des Eingangssignals sigin auftretende kurzzeitige negative Spannungsimpulse spike durch das erste logische ODER-Gatter OR herausgefiltert und erscheinen nicht am Ausgangssignal sigout des Multiplexers MUX. In gleicher Weise werden nach dem zweiten binären Zu­ standswechsel des Eingangssignals sigin auftretende kurzzei­ tige positive Spannungsimpulse spike durch das logische UND- Gatter AND herausgefiltert. Das Ausgangssignal sigout des Multiplexers MUX ist, wie in der Fig. 6 dargestellt, frei von kurzzeitigen Spannungsimpulsen spike, und im Vergleich zum beschriebenen Stand der Technik ist das Ausgangssignal sigout gegenüber dem Eingangssignal sigin nur um die Zeitkonstante t der Verzögerungseinrichtung D verzögert.

Claims (3)

1. Anordnung zur Filterung von kurzzeitigen Spannungsimpulsen (spike) in einem digitalen integrierten Schaltkreis, mit
  • - einem ersten logischen ODER-Gatter (OR1) und einem logi­ schen UND-Gatter (AND), an dem jeweils ersten Eingang ein Eingangssignal (sigin) anliegt,
  • - einer Verzögerungseinrichtung (D) mit einer bestimmten Zeitkonstante (t) zum Verzögern des Eingangssignals (sigin), wobei das Ausgangssignal (in_del) der Verzöge­ rungseinrichtung (D) an jeweils einem zweiten Eingang des ersten logischen ODER-Gatters (OR1) und des logischen UND- Gatters (AND) anliegt, und
  • - einer Durchschalteinrichtung (MUX) zum alternativen Durch­ schalten des Ausgangssignals (in_1) des ersten logischen ODER-Gatters (OR1) oder des Ausgangssignals (in_0) des lo­ gischen UND-Gatters (AND) zu einem Ausgangssignal (sigout) der Durchschalteinrichtung (MUX), wobei die Durchschaltein­ richtung (MUX) als ein Multiplexer ausgestaltet ist, und abhängig von einem aus dem Ausgangssignal (sigout) der Durchschalteinrichtung (MUX) ausgekoppelten und an einem Steuereingang der Durchschalteinrichtung (MUX) anliegenden Auswahlsignal (sel) das Ausgangssignal (in_1) des ersten logischen ODER-Gatters (OR1) oder das Ausgangssignal (in_0) des logischen UND-Gatters (AND) durchschaltet.
2. Anordnung nach Anspruch 1, mit einem zweiten logischen ODER-Gatter (OR2), an dessen ersten Eingang das rückgekoppelte Ausgangssignal (sigout) und an dessen zweiten Eingang ein Rücksetzsignal (reset) anliegt, und dessen Ausgang mit dem Steuereingang der Durchschalteein­ richtung (MUX) verbunden ist, wobei die Durchschalteinrich­ tung (MUX) durch das in dem zweiten logischen ODER-Gatter (OR) als Auswahlsignal (sel) durchgeschaltete Zurücksetzungs­ signal (reset) zurücksetzbar ist.
3. Anordnung nach Anspruch 1 oder 2, die für Verbindungen zwischen Baugruppen einer Basisstation eines Funk-Kommunikationssystems, insbesondere eines Mobilfunksy­ stems oder drahtlosen Teilnehmeranschlußsystems, eingesetzt wird.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941884B2 (en) 2016-08-31 2018-04-10 Square, Inc. AC coupled level shifting circuit
US9917577B1 (en) 2016-08-31 2018-03-13 Square, Inc. Brown-out detector and power-on-reset circuit
EP3507908A1 (de) * 2016-08-31 2019-07-10 Square, Inc. Schaltung zur unterdrückung von übergangsstörungen
US10474846B1 (en) 2017-08-31 2019-11-12 Square, Inc. Processor power supply glitch detection
US10476607B2 (en) 2017-09-30 2019-11-12 Square, Inc. Wireless signal noise reduction

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0251275A2 (de) * 1986-07-02 1988-01-07 Kabushiki Kaisha Toshiba Rauschunterdrückungsschaltung
DE4114072A1 (de) * 1991-03-07 1992-09-10 Heidenhain Gmbh Dr Johannes Verfahren zur unterdrueckung wenigstens einer elektrischen stoergroesse bei wenigstens einer elektrischen nutzgroesse
DE4318378A1 (de) * 1993-06-03 1994-12-08 Mikroelektronik Und Technologi Schaltungsanordnung zur Unterdrückung von dynamischen Störungen in digitalen Schaltungen, insbesondere in integrierten Schaltkreisen
DE4319977A1 (de) * 1993-06-11 1994-12-15 Mikroelektronik Und Technologi Schaltungsanordnung zur Unterdrückung von dynamischen Störungen in digitalen Schaltungen
EP0871290A2 (de) * 1997-04-11 1998-10-14 Advanced Micro Devices Inc. Schaltung zur Unterdrückung von Störsignalen

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0251275A2 (de) * 1986-07-02 1988-01-07 Kabushiki Kaisha Toshiba Rauschunterdrückungsschaltung
DE4114072A1 (de) * 1991-03-07 1992-09-10 Heidenhain Gmbh Dr Johannes Verfahren zur unterdrueckung wenigstens einer elektrischen stoergroesse bei wenigstens einer elektrischen nutzgroesse
DE4318378A1 (de) * 1993-06-03 1994-12-08 Mikroelektronik Und Technologi Schaltungsanordnung zur Unterdrückung von dynamischen Störungen in digitalen Schaltungen, insbesondere in integrierten Schaltkreisen
DE4319977A1 (de) * 1993-06-11 1994-12-15 Mikroelektronik Und Technologi Schaltungsanordnung zur Unterdrückung von dynamischen Störungen in digitalen Schaltungen
EP0871290A2 (de) * 1997-04-11 1998-10-14 Advanced Micro Devices Inc. Schaltung zur Unterdrückung von Störsignalen

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