DE4140920C1 - Level changing circuitry for flanks of rectangular or trapezoidal signals - has threshold value discriminator with output signal separated into two channels, each having a gate circuit assigned to SR-flip=flop - Google Patents
Level changing circuitry for flanks of rectangular or trapezoidal signals - has threshold value discriminator with output signal separated into two channels, each having a gate circuit assigned to SR-flip=flopInfo
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Abstract
Description
Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Erzeugung störsignalfreier Pegelwechsel an den Flanken rechteck- oder trapezförmiger Signale.The invention relates to a circuit arrangement for generation Noise level change on the edges rectangular or trapezoidal signals.
Rechteck- oder trapezförmige Signale werden in Datenverarbeitungsanlagen als Taktsignale an Bausteine angelegt, um Arbeitsabläufe zu steuern. Derartige Taktsignale für Mikrocomputer sind in dem Buch "Einführung in die Mikrocomputer-Technik" von A. Osborne, 7. Auflage, 1982, te-wi Verlag GmbH auf den Seiten 4-20, 4-21, 4-22, 4-23 und 4-24 dargestellt und beschrieben. Einzelne Einheiten von Mikrocomputern werden mit den Taktsignalen gesteuert, die ihnen über Taktleitungen zugeführt werden. Vielfach sind eine Anzahl von Taktleitungen notwendig, um die Taktimpulse an die Einheiten anzulegen. Bei der Übertragung, insbesondere mit hohen Taktfrequenzen, können unerwünschte Schwingungen an den Flanken der Taktsignale auftreten. Derartige Schwingungen stören oder behindern die Arbeitsweise einer Datenverarbeitungsanlage. Die Schwingungen werden z. B. durch Reflexionen an nicht angepaßten Leitungsenden verursacht.Rectangular or trapezoidal signals are used in data processing systems applied to modules as clock signals to control work processes. Such clock signals for microcomputers are described in the book "Introduction to die Mikrocomputer-Technik "by A. Osborne, 7th edition, 1982, te-wi Verlag GmbH on pages 4-20, 4-21, 4-22, 4-23 and 4-24 and described. Individual units of microcomputers are used with the Controlled clock signals that are supplied to them via clock lines. In many cases, a number of clock lines are necessary in order to Apply clock pulses to the units. When transferring, Especially with high clock frequencies, unwanted vibrations can occur occur on the edges of the clock signals. Such vibrations interfere or hinder the operation of a data processing system. The Vibrations are such. B. by reflections on unmatched Line ends caused.
Schaltungsanordnungen zur Unterdrückung von Schaltstoßimpulsen, die durch Kontaktprellen entstehen, sind bekannt. Die Schaltungsanordnung enthält logische Bausteine und Speicher, die nach einer vorgegebenen Zeitperiode nach dem Kontaktprellen ein Signal mit einem bestimmten Pegel ausgeben (DE-OS 25 10 73).Circuit arrangements for the suppression of switching shock pulses, the caused by bounces are known. The circuit arrangement contains logical blocks and memories that follow a given Time period after contact bouncing a signal with a certain one Output level (DE-OS 25 10 73).
Bekannt ist auch eine Schaltung zur Beseitigung von Störimpulsen in Digitalsignalen mit einem ersten Logikelement, das ausgangsseitig mit dem Setzeingang einer Zählerschaltung verbunden ist und eingangsseitig jeweils von einem gegebenenfalls mit Störimpulsen behafteten Digitalsignal beaufschlagt ist. Zwei weitere Logikelemente sind mit der Zählerschaltung verbunden, die eine Ausblende- und Speicherfunktion ausübt (DD 2 95 290 A5). A circuit for eliminating interference pulses is also known Digital signals with a first logic element, the output side with is connected to the set input of a counter circuit and on the input side in each case by a person who may have interference pulses Digital signal is applied. Two other logic elements are with the Counter circuit connected, which has a blanking and memory function exercises (DD 2 95 290 A5).
Schließlich ist eine Schaltung zum Entstören von Digitalsignalen bekannt, die zwei monostabile Kippschaltungen, ein ODER-Glied und ein Flipflop enthält (EP 00 09 549 A1).Finally, is a circuit for interference suppression of digital signals known, the two monostable multivibrators, an OR gate and one Contains flip-flop (EP 00 09 549 A1).
Der Erfindung liegt das Problem zugrunde, eine Schaltungsanordnung zur Regenerierung von Signalen, insbesondere an den Flanken zu entwickeln, mit der störende Schwingungen an den Flanken rechteck- oder trapezförmiger Signale für eine vorgebbare Dauer unterdrückt werden können. The invention is based on the problem of a circuit arrangement for To regenerate signals, especially on the flanks, with the disturbing vibrations on the flanks rectangular or trapezoidal signals can be suppressed for a predeterminable duration can.
Das Problem wird erfindungsgemäß dadurch gelöst, daß das jeweilige Signal einem Schwellwertdiskriminator zugeführt wird, dessen Ausgangssignal auf zwei Kanäle aufgeteilt wird, die je eine Torschaltung aufweisen und daß jeder Torschaltung ein Eingang eines Setz-Rücksetz- Flipflops nachgeschaltet ist, an dessen Ausgang ein Schieberegister angeschlossen ist, das mit einer die Frequenz der Signale übersteigenden Frequenz betrieben wird und von dessen letzter Stufe zwei antivalente Signale so je an die Torschaltungen gelegt sind, daß die Pegeländerung des Ausgangssingals des Setz-Rücksetz-Flipflops nach einer mindestens eine Periode der Schiebetaktsignale umfassenden Zeit die Torschaltungen für eine weitere Änderung des Schaltzustands des Setz-Rücksetz-Flipflops freigibt. Mit der vorstehend beschriebenen Schaltungsanordnung läßt sich eine an die Dauer von Störschwingungen beim Pegelübergang angepaßte digitale Zeit einstellen, während der Störschwingungen keinen Einfluß auf das Signal haben. Die Dauer der Störsignalunterdrückung kann sowohl durch die Frequenz der Schieberegistertaktsignale als auch durch die Anzahl der Registerstufen beeinflußt werden. Je nach der Stelle in einer Datenverarbeitungsanlage, an der die Signale benötigt werden, ist eine an die Gegebenheiten angepaßte Störsignalunterdrückung durch eine entsprechende Anzahl von Registerstufen möglich. Der Schwellwertdiskriminator hat eine Hysterese. Es ist so ausgelegt, daß er nach einem Ausgangssignalwechsel seinen Schaltzustand für eine Zeit beibehält, die zum Setzen oder Rücksetzen des S-R-Flipflops ausreicht.The problem is solved according to the invention in that the respective Signal is fed to a threshold discriminator, the Output signal is divided into two channels, each with a gate circuit and that each gate circuit has an input of a set-reset Flip-flops is connected downstream, a shift register at the output is connected with a signal that exceeds the frequency of the signals Frequency is operated and from the last stage two antivalent Signals are so placed on the gate circuits that the level change of the output signal of the set-reset flip-flop after at least one a period of the shift clock signals including the gate circuits for a further change in the switching state of the set-reset flip-flop releases. With the circuit arrangement described above the duration of spurious vibrations during the level transition Adjust the adjusted digital time during the interference vibrations none Influence the signal. The duration of the interference suppression can both by the frequency of the shift register clock signals be influenced by the number of register levels. Depending on the Place in a data processing system where the signals are required is a noise suppression adapted to the circumstances possible through an appropriate number of register levels. The Threshold discriminator has hysteresis. It is designed so that after a change of output signal it switches its switching state for a time maintains enough to set or reset the S-R flip-flop.
Bei einer bevorzugten Ausführungsform sind die Stufen des Schieberegisters D-Flipflops. Eine Änderung des Pegels von "High" nach "Low" oder umgekehrt am Ausgang des RS-Flipflops wird mit der nächstfolgenden Flanke der Schieberegistertaktsignale in das erste D- Flipflop übernommen und eine Periode der Schieberegistertaktsignale später in die zweite Stufe eingegeben. Für die meisten Anwendungsfälle reichen zwei Schieberegisterstufen aus, um die Störsignale zu unterdrücken.In a preferred embodiment, the stages are Shift registers D flip-flops. A change in level from "high" to "Low" or vice versa at the output of the RS flip-flop is with the next following edge of the shift register clock signals into the first D- Flip flop taken and a period of the shift register clock signals entered later in the second stage. For most applications two shift register stages are sufficient to admit the interference signals suppress.
Es ist zweckmäßig, wenn die Frequenz der Schiebergistertaktsignale etwa fünf- bis zehnmal größer ist als die Frequenz der Signale, die regeneriert werden sollen. Mit einem zweistufen Schieberegister lassen sich an den Flanken ausreichend kurze, den Verhältnissen der Praxis entsprechende Ausblendzeiten erreichen. It is useful if the frequency of the slide master clock signals is approximately is five to ten times greater than the frequency of the signals that should be regenerated. Leave with a two-stage shift register sufficiently short on the flanks, the conditions of practice achieve corresponding fade times.
Vorzugsweise führen die Torschaltungen eine UND-Verknüpfung ihrer Eingangssignale durch, wobei die dem Setz-Eingang des Setz-Rücksetz- Flipflops vorgeschaltete Torschaltung vom Ausgangssignal des Schwellwertdiskriminators und vom Ausgangssignal des invertierenden Ausgangs der letzten Schieberegisterstufe und die dem Rücksetzeingang des Setz-Rücksetz-Flipflops vorgeschaltete Torschaltung vom invertierten Ausgangssignal des Schwellwertdiskriminators und dem Ausgangssignal des nichtinvertierenden Ausgangs der letzten Schieberegisterstufe beaufschlagt werden.The gate circuits preferably carry out an AND operation of them Input signals through, which the set input of the set-reset Flip flops upstream gate circuit from the output signal of the Threshold discriminator and the output signal of the inverting Output of the last shift register stage and that of the reset input of the set-reset flip-flop upstream gate circuit from the inverted Output signal of the threshold discriminator and the output signal of the non-inverting output of the last shift register stage be charged.
Die oben beschriebene Anordnung eignet sich insbesondere zum Einsatz bei Bussen, um die Signale von an den Bus angeschlossenen Teilnehmern zu regenerieren. Da im allgemeinen Taktsignale die höchste Frequenz der auf einen Bus übertragenen Signale haben, ist es günstig, vor allem die Taktsignale mit den oben beschriebenen Schaltungen zu regenerieren. Die Regenerierung ermöglicht die Verwendung hoher Taktsignalfrequenzen, ohne daß Reflexionsstörungen an den Enden der Busleitungen oder den Anschlüssen der Teilnehmer an den Bus die übertragenen Daten verfälschen.The arrangement described above is particularly suitable for use with Buses to receive the signals from participants connected to the bus regenerate. Since clock signals generally have the highest frequency on the have a bus transmitted signals, it is cheap, especially the Regenerate clock signals with the circuits described above. The Regeneration allows the use of high clock signal frequencies without that reflection disturbances at the ends of the bus lines or the Connections of the participants to the bus the transmitted data distort.
Die Erfindung wird im folgenden anhand eines in einer Zeichnung dargestellten Ausführungsbeispiels näher beschrieben, aus dem sich weitere Einzelheiten, Merkmale und Vorteile ergeben.The invention is described below with reference to a drawing illustrated embodiment described in detail, from which further details, features and advantages result.
Es zeigtIt shows
Fig. 1 ein Schaltbild einer Anordnung für störungsfreie Pegelwechsel an Flanken von rechteck- oder trapzeförmigen Signalen und Fig. 1 is a circuit diagram of an arrangement for interference-free level changes on edges of rectangular or trapezoidal signals and
Fig. 2 ein Zeitdiagramm von Signalen der in Fig. 1 dargestellten Anordnung. Fig. 2 is a timing diagram of signals of the arrangement shown in Fig. 1.
Eine Schaltungsanordnung zum Herstellen störungsfreier Flanken von rechteck- oder trapzeförmigen Signalen enthält einen Schwellwertdiskriminator, dessen Eingang die zu regenerierenden Signale zugeführt werden. Der Eingang ist beispielsweise an einen Stift 2 eines Steckverbinders angeschlossen, der zu einer Baugruppe gehört, die in einem Magazin oder Gehäuse angeordnet ist. Über den Stift 2 steht die Baugruppe z. B. mit einer Busleitung in Verbindung. A circuit arrangement for producing interference-free edges of rectangular or trapezoidal signals contains a threshold value discriminator, the input of which is supplied with the signals to be regenerated. The input is connected, for example, to a pin 2 of a connector that belongs to an assembly that is arranged in a magazine or housing. About the pin 2 , the assembly is z. B. with a bus line in connection.
An den Ausgang des Schwellwertdiskriminators 1 ist ein Invertierer 3 angeschlossen, der ausgangsseitig einen Eingang eines NAND-Glieds 4 speist. Weiterhin ist dem Ausgang des Schwellwertdiskriminators 1 ein anderes NAND-Glied 5 nachgeschaltet. Mit dem Ausgang des NAND-Glieds 5 ist der Setz-Eingang 6 eines Setz-Rücksetz-Flipflops 7 verbunden. Das Setz-Rücksetz-Flipflop 7 wird von Signalen mit "Low"-Pegeln, d. h. niedrigen Pegeln, gesetzt. Dem Ausgang des NAND-Glieds 4 ist der Rücksetz-Eingang 8 des Flipflops 7 nachgeschaltet. Das Flipflop 7 wird von Signalen mit "Low"-Pegel, d. h. niedrigem Signalpegel zurückgesetzt. Die Invertierung durch die NAND-Glieder 4, 5 und das Reagieren des Flipflops 7 auf "Low"-Pegel wirken sich so aus, als ob die NAND-Glieder 4, 5 UND-Glieder wären und das Flipflop 7 auf Signale mit "High"-Pegeln, also hohen logischen Pegeln, ansprechen würde. Der Schwellwertdiskriminator 1 ist so ausgelegt, daß er nach einem Ausgangssignalwechsel seinen Schaltzustand für eine Mindestdauer beibehält. Diese Mindestdauer muß für das Setzen oder Rücksetzen des Flipflops 7 ausreichen.An inverter 3 is connected to the output of the threshold discriminator 1 and feeds an input of an NAND element 4 on the output side. Another NAND gate 5 is connected downstream of the output of the threshold discriminator 1 . The set input 6 of a set-reset flip-flop 7 is connected to the output of the NAND gate 5 . The set-reset flip-flop 7 is set by signals with "low" levels, ie low levels. The output of the NAND gate 4 is followed by the reset input 8 of the flip-flop 7 . The flip-flop 7 is reset by signals with a "low" level, ie a low signal level. The inversion by the NAND gates 4 , 5 and the reaction of the flip-flop 7 to "low" level have the effect as if the NAND gates were 4 , 5 AND gates and the flip-flop 7 to signals with "high" -Levels, i.e. high logic levels. The threshold discriminator 1 is designed so that it maintains its switching state for a minimum period after an output signal change. This minimum duration must be sufficient for the flip-flop 7 to be set or reset.
Der invertierende Ausgang 9 des Flipflops 7 ist über einen invertierenden Verstärker 10 an einen Anschluß 11 gelegt. Der nichtinvertierende Ausgang 12 des Flipflops 7 ist an den D-Eingang eines D-Flipflops 13 angeschlossen, dessen nichtinvertierender Ausgang 14 mit dem D-Eingang eines zweiten D-Flipflops 15 verbunden ist. Die Takteingänge beider Flipflops 13, 15 sind an einen nicht dargestellten Taktsignalgeber angeschlossen, dessen Ausgang unter anderem an einen Stift 16 des Steckverbinders gelegt ist. Dem Stift 16 ist ein nicht näher bezeichneter Verstärker nachgeschaltet, der ausgangsseitig an die Takteingänge der Flipflops 13, 15 gelegt ist.The inverting output 9 of the flip-flop 7 is connected to a terminal 11 via an inverting amplifier 10 . The non-inverting output 12 of the flip-flop 7 is connected to the D input of a D flip-flop 13 , the non-inverting output 14 of which is connected to the D input of a second D flip-flop 15 . The clock inputs of both flip-flops 13 , 15 are connected to a clock signal generator, not shown, the output of which is connected, inter alia, to a pin 16 of the connector. The pin 16 is followed by an amplifier, not specified, which is connected on the output side to the clock inputs of the flip-flops 13 , 15 .
Die Flipflops 13, 15 bilden ein zweistufiges Schieberegister 17. Der nichtinvertierende Ausgang des Flipflops 15 ist mit dem zweiten Eingang des NAND-Glieds 4 verbunden. Der zweite Eingang des NAND-Glieds 5 ist an den invertierenden Ausgang des Flipflops 15 verbunden. Am Stift 16 werden dem Schieberegister 17 die Schiebetaktimpulse zur Verfügung gestellt. Die ins Positive verlaufenden Flanken lösen die Eingabe der am Ausgang 12 anstehenden "High"- oder "Low"-Signale in das Flipflop 13 aus. Auch das Flipflop 15 wird mit ins Positive verlaufenden Flanken der Schiebetaktsignale gesetzt. The flip-flops 13 , 15 form a two-stage shift register 17 . The non-inverting output of the flip-flop 15 is connected to the second input of the NAND gate 4 . The second input of the NAND gate 5 is connected to the inverting output of the flip-flop 15 . The shift clock pulses 17 are made available to the shift register 17 on the pin 16 . The flanks running into positive trigger the input of the "high" or "low" signals present at the output 12 into the flip-flop 13 . The flip-flop 15 is also set with positive edges of the shift clock signals.
Die Frequenz der Schiebetaktsignale ist höher als die Frequenz der zu regenerierenden Signale, insbesondere fünf- bis zehnmal höher. Es ist nicht notwendig, daß die Schiebetaktimpulse mit den zu regenerierenden Signalen synchronisiert sind.The frequency of the shift clock signals is higher than the frequency of the regenerating signals, especially five to ten times higher. It is not necessary for the shift clock pulses to be regenerated Signals are synchronized.
In Fig. 2 sind in Ordinatenrichtung Verläufe eines zu regenerierenden Signals S, des regenerierten Signals RS, des Signals SET am Eingang 6, des Signals Reset am Eingang 8, des Signals Q1 am Ausgang 12, des Schiebetaktsignals QLK, des Signals Q2 am Ausgang 14 und des invertierten und nichtinvertierten Ausgangssignals des Flipflops 15 in Abhängigkeit von der Zeit t dargestellt.In FIG. 2, in the ordinate profiles of a signal to be regenerated S, the regenerated signal RS, the SET signal at the input 6, the signal reset at the entrance 8, the signal Q1 at the output 12, the shift clock signal QLK, the signal Q2 at output 14 and the inverted and non-inverted output signal of the flip-flop 15 as a function of the time t.
Die in Fig. 1 dargestellte Schaltungsanordnung arbeitet wie folgt: Es sei angenommen, daß zu einem Zeitpunkt t1 das zu regenerierende Signal S seinen Pegel von einem "High"-Pegel, der z. B. einer binären "1" zugeordnet ist, auf einen "Low"-Pegel ändert, der z. B. einer binären "0" zugeordnet ist. Das Signal RS hat zum Zeitpunkt t1 einen "High"-Pegel, der dem Pegel am Ausgang 12 entspricht. Auch das Signal Q2 am Ausgang 14 hat zum Zeitpunkt t1 einen "High"-Pegel ebenso wie das Signal Q3 des Flipflops 15. Das Signal Q4 am invertierenden Ausgang des Flipflops 15 weist zum Zeitpunkt t1 einen "Low"-Pegel auf.The circuit arrangement shown in Fig. 1 operates as follows: It is assumed that at a time t 1, the signal S to be regenerated has its level from a "high" level, the z. B. is assigned a binary "1", changes to a "low" level, the z. B. is assigned a binary "0". The signal RS has a "high" level at the time t 1 , which corresponds to the level at the output 12 . The signal Q2 at the output 14 also has a "high" level at the time t 1, as does the signal Q3 of the flip-flop 15 . The signal Q4 at the inverting output of the flip-flop 15 has a "low" level at the time t 1 .
Durch den Pegelwechsel des Signals S treten an den Eingängen des NAND- Glieds 4 Signale mit jeweils einem "Low"- und einem "High"-Pegel auf, wodurch das Signal am Ausgang des NAND-Glieds 4 seinen Pegel wechselt. Damit wird das Flipflop 7 zurückgesetzt, wodurch am Ausgang 12 ein Signal mit "Low"-Pegel entsteht.As a result of the level change of the signal S, signals with a "low" and a "high" level occur at the inputs of the NAND element 4 , as a result of which the signal at the output of the NAND element 4 changes its level. The flip-flop 7 is thus reset, as a result of which a signal with a "low" level is produced at the output 12 .
Kurze Zeit nach dem Pegelwechsel des Signals S trete ein Störimpuls 18 auf, der zwar den Eingängen des NAND-Glieds 5 Signale mit unterschiedlichen Pegeln verursacht, die jedoch das Signal SET, das einen hohen Pegel hat, nicht verändern. Lediglich im Signal RESET erscheint ein entsprechender Störimpuls 19, der jedoch keine Auswirkung auf den Schaltzustand des Flipflops 7 hat. Das Signal RS, das mit einer durch die Signallaufzeiten des Invertierers 3, des NAND-Glieds 4 und des Flipflops 7 bedingten Verzögerung vom Zeitpunkt t2 von einem hohen auf einen niedrigen Pegel übergeht, wird durch den Störimpuls 18 nicht beeinflußt. A short time after the level change of the signal S, an interference pulse 18 occurs which, although it causes the inputs of the NAND gate 5, signals with different levels, but does not change the signal SET, which has a high level. A corresponding interference pulse 19 appears only in the RESET signal, but this has no effect on the switching state of the flip-flop 7 . The signal RS, which merges with a through the signal delay times of the inverter 3, the NAND gate 4 and the flip-flop 7 conditional delay from the time t 2 from a high to a low level, is not influenced by the interference pulse 18th
Nach dem Abfall des Signals Q1 auf einen niedrigen Pegel wird mit der nächstfolgenden positiven Flanke 20 des Schiebetaktsignals QLK zum Zeitpunkt t3 der Ausgang 14 des Flipflops 13 von einem hohen auf einen niedrigen Pegel zurückgesetzt.After the signal Q1 has dropped to a low level, the output 14 of the flip-flop 13 is reset from a high to a low level with the next positive edge 20 of the shift clock signal QLK at time t 3 .
Eine Periode des Schiebetaktsignals QLK wird zum Zeitpunkt t₄ das Signal Q3 des Flipflops 15 auf einen niedrigen Pegel und das Signal Q4 auf einen hohen Pegel gesetzt. Erst zum Zeitpunkt t1 sind die NAND-Glieder 4, 5 in der Lage, einen Pegelwechsel des Signals S weiterzuleiten.A period of the shift clock signal QLK, the signal Q3 of the flip-flop 15 is set to a low level and the signal Q4 to a high level at the time t₄. Only at time t 1 are the NAND elements 4 , 5 able to pass on a level change of the signal S.
Die Zeitdifferenz t4-t1 ist so gelegt, daß die mit dem Pegelwechsel des Signals eventuell auftretenden Störschwingungen abgeklungen sind. Die Auswahl der Zeitdifferenz t4-t1 geschieht durch entsprechende Wahl in der Schiebetaktfrequenz und/oder der Anzahl der Stufen des Schieberegisters 17. Das in Fig. 1 dargestellte Schieberegister 17 hat nur zwei Stufen, d. h. zwei D-Flipflops 13, 15. Bedarfsweise können auch mehr Stufen, d. h. D-Flipflops vorgesehen werden, wenn die Zeitdifferenz t4-t1 größer sein soll.The time difference t 4 -t 1 is set in such a way that the interference vibrations that may occur with the level change of the signal have subsided. The time difference t 4 -t 1 is selected by appropriate selection in the shift clock frequency and / or the number of stages of the shift register 17 . The shift register 17 shown in FIG. 1 has only two stages, ie two D flip-flops 13 , 15 . If necessary, more stages, ie D flip-flops, can also be provided if the time difference t 4 -t 1 is to be greater.
Zum Zeitpunkt t5 ändert sich z. B. der Pegel des Signals S von "Low" auf "High". Hierdurch stehen an den Eingängen des NAND-Glieds 5 Signale mit hohen Pegeln an. Am Ausgang des NAND-Glieds 5 geht das Signal SET auf einen niedrigen Pegel über, wodurch das Flipflop 7 gesetzt wird. Dies bedeutet, daß das Signal Q1 und das Signal RS am Anschluß 11 hohe bzw. "High"-Pegel annehmen. Da das Signal Q3 einen niedrigen Pegel hat, wirken sich Änderungen des Signals S am Rücksetz-Eingang des Flipflops 7 nicht aus. Es kann daher kurze Zeit nach dem Zeitpunkt t5, z. B. zum Zeitpunkt t6, ein Störimpuls 21 den Pegel des Signals S verändern, ohne daß dies bei dem Signal RS in Erscheinung tritt. Das hohe Signal am Ausgang 12 setzt frühestens eine Periode der Schiebetaktsignale QLK zum Zeitpunkt t7 das Flipflop 13. Eine weitere Periode der Schiebetaktsignale später ändern sich zum Zeitpunkt t8 die Pegel der Signale Q3 und Q4. Erst nach dem Zeitpunkt t8 kann ein Pegelwechsel des Signals S zu einer Änderung des Signals RS führen. Die Zeitspanne t8- t5 ist so gewählt, daß zum Zeitpunkt t8 alle mit einem Pegelwechsel zusammenhängenden Störschwingungen abgeklungen sind. Diese Zeitspanne beinhaltet zwei Perioden des Schiebetaktsignals QLK. Maßgebend für die Wahl der Zeitgröße ist also die Periode der Schiebetaktsignale. At time t 5 , z. B. the level of the signal S from "low" to "high". As a result, 5 signals with high levels are present at the inputs of the NAND gate. At the output of the NAND gate 5 , the signal SET goes to a low level, whereby the flip-flop 7 is set. This means that the signal Q1 and the signal RS at terminal 11 assume high or "high" levels. Since the signal Q3 has a low level, changes in the signal S at the reset input of the flip-flop 7 have no effect. It can therefore be a short time after the time t 5 , z. B. at time t 6 , a glitch 21 change the level of the signal S without this occurring in the signal RS. The high signal at output 12 sets flip-flop 13 at the earliest one period of shift clock signals QLK at time t 7 . Another period of the shift clock signals later, the levels of signals Q3 and Q4 change at time t 8 . Only after time t 8 can a level change in signal S lead to a change in signal RS. The time period t 8 - t 5 is chosen so that all disturbing vibrations associated with a level change have subsided at time t 8 . This period includes two periods of the shift clock signal QLK. The period of the shift clock signals is decisive for the choice of the time variable.
Das zu regenerierende Signal kann auf einem Bus oder einer anderen Leitung anstehen. Ein günstiges Einsatzgebiet sind Busleitungen, insbesondere solche, auf denen Taktsignale übertragen werden, die im allgemeinen die kürzesten Perioden der Bussignale aufweisen.The signal to be regenerated can be on a bus or another Line up. A good area of application is bus lines, in particular those on which clock signals are transmitted which are in the generally have the shortest periods of the bus signals.
Bei hohen Taktfrequenzen können an den Busleitungsenden sowie an Teilnehmeranschlüssen durch Pegelwechsel ausgelöst werden. Mit der oben beschriebenen Regenerierschaltung ist es möglich, den Teilnehmern des Busses einwandfreie Rechteck- oder Trapezsignale zur Verfügung zu stellen.At high clock frequencies can at the bus line ends as well Subscriber connections are triggered by level changes. With the above described regeneration circuit, it is possible to the participants of the Busses impeccable square or trapezoidal signals are available too put.
Die Zeitdauer für die Störsignalunterdrückung ist von der Schiebetaktfrequenz abhängig, die von einem Oszillator mit hoher Genauigkeit und Langzeitstabilität, z. B. eine Quarzoszillator, gewonnen wird. Damit ist eine genaue, über lange Zeit konstante Zeiteinstellung möglich.The time period for noise suppression is from Sliding clock frequency dependent on that of an oscillator with high Accuracy and long-term stability, e.g. B. a crystal oscillator becomes. This is an exact time setting that is constant over a long period of time possible.
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