DE10047183A1 - Intermediate digital memory element for transmitting flank signals from an interrupt generator to a CPU without any dead time being caused by the transfer - Google Patents
Intermediate digital memory element for transmitting flank signals from an interrupt generator to a CPU without any dead time being caused by the transferInfo
- Publication number
- DE10047183A1 DE10047183A1 DE2000147183 DE10047183A DE10047183A1 DE 10047183 A1 DE10047183 A1 DE 10047183A1 DE 2000147183 DE2000147183 DE 2000147183 DE 10047183 A DE10047183 A DE 10047183A DE 10047183 A1 DE10047183 A1 DE 10047183A1
- Authority
- DE
- Germany
- Prior art keywords
- digital
- flip
- data
- flop
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
Die Erfindung betrifft ein digitales Zwischenspeicherbauele ment zur Übergabe von einer empfangenen Anzeigesignalflanke eines von einer Digitalschaltung erzeugten digitalen Anzeige signals, insbesondere eines Interrupt-Signals an eine nachge schaltete Datenverarbeitungseinheit.The invention relates to a digital buffer component ment for the transfer of a received display signal edge a digital display generated by a digital circuit signals, in particular an interrupt signal to a nachge switched data processing unit.
In Mikrocomputersystemen übernehmen periphere Geräte Aufgaben der Datenaufbereitung und Datenformatierung und entlasten so mit eine zentrale Datenverarbeitungseinheit. Die Schnittstel le zwischen den peripheren Geräten und der zentralen Daten verarbeitungseinheit wird in der Regel mit sogenannten Inter rupt-Signalen gesteuert. Dabei wird in dem Peripheriegerät ein Ereignis, d. h. eine Interrupt-Ursache erfaßt und der zentralen Datenverarbeitungseinheit bzw. der CPU über eine Interrupt-Anzeigeleitung gemeldet. Die zentrale Datenverar beitungseinheit ist meist an mehrere periphere Geräte, die Interrupt Signalquellen darstellen, angeschlossen.In microcomputer systems, peripheral devices take on tasks of data preparation and data formatting and thus relieve with a central data processing unit. The interface le between the peripheral devices and the central data processing unit is usually with so-called Inter rupt signals controlled. This is done in the peripheral device an event, d. H. an interrupt cause is detected and the central data processing unit or the CPU via a Interrupt display line reported. The central data processing processing unit is usually connected to several peripheral devices Show interrupt signal sources, connected.
Die EP 0 079 618 beschreibt ein Verfahren und eine Anordnung zur überwachten Übergabe von Steuersignalen an Schnittstellen digitaler Systeme. Bei diesem Verfahren handelt es sich um ein synchrones Interrupt-Ausleseverfahren bei dem Interrupt- Anzeigesignale in Statusregistern zwischengespeichert werden. Die Statusregister werden durch eine nachgeschaltete Daten verarbeitungseinheit ausgelesen. Nach dem Auslesevorgang wird das Statusregister synchron mit dem Systemtakt der ersten Di gitalschaltung, der asynchron zu dem Takt der nachgeschalte ten Datenverarbeitungseinheit ist, zurückgesetzt.EP 0 079 618 describes a method and an arrangement for the monitored transfer of control signals to interfaces digital systems. This procedure is a synchronous interrupt readout method in the interrupt Display signals are temporarily stored in status registers. The status registers are followed by data processing unit read out. After the readout process the status register synchronous with the system clock of the first Di gital circuit, the asynchronous to the clock of the downstream th data processing unit is reset.
Der Nachteil der in der EP 0 079 618 beschriebenen Schal tungsanordnung besteht darin, dass ein Systemtakt zum Rück setzen des Statusregisters notwendig ist. In vielen Anwendun gen ist ein Systemtakt, der durch eine Taktgeneratoreinheit erzeugt werden muß, nicht vorhanden. Ein weiterer Nachteil der Schaltungsanordnung besteht darin, dass der Rücksetzvor gang des Statusregisters, der synchron zu dem Systemtakt des ersten digitalen Systems ist zeitverzögert nach dem Auslese vorgang erfolgt, so dass das Statusregister für eine gewisse Zeitspanne ankommende Interrupt-Signale nicht zwischenspei chern kann.The disadvantage of the scarf described in EP 0 079 618 arrangement is that a system clock to return setting the status register is necessary. In many applications gene is a system clock generated by a clock generator unit must be generated, does not exist. Another disadvantage the circuit arrangement is that the reset status register, which is synchronous with the system clock of the first digital system is delayed after the readout operation takes place so that the status register for a certain Interrupt signals arriving do not buffer can chore.
In digitalen Systemen, die über lediglich ein Taktsystem ver fügen, werden asynchrone Interrupt-Ausleseverfahren einge setzt. Bei dem Taktsystem handelt es sich um den Takt der dem digitalen Zwischenspeicher nachgeschalteten digitalen Daten verarbeitungseinheit bzw. CPU. Bei dem asynchronen Interrupt- Ausleseverfahren werden die von den Interruptquellen abgege benen Interrupt-Signale in einem Statusregister zwischenge speichert und der Datenverarbeitungseinheit das Vorliegen ei nes Interrupts gemeldet. Die CPU liest das Interruptstatus register aus und gibt nach Empfang der Daten von dem Status register ein Quittierungssignal bzw. ein Acknowledgement- Signal an das Statusregister ab. Durch das Acknowledgement- Signal wird das Statusregister asynchron zurückgesetzt.In digital systems that only have one clock system asynchronous interrupt readout procedures are inserted puts. The clock system is the clock of the digital buffer downstream digital data processing unit or CPU. With the asynchronous interrupt Readout procedures are issued by the interrupt sources Interrupt signals in a status register saves and the data processing unit the presence Interrupts reported. The CPU reads the interrupt status register and after receiving the data of the status register an acknowledgment signal or an acknowledgment Signal to the status register. Through the acknowledgment Signal, the status register is reset asynchronously.
Der Nachteil derartiger asynchroner Interrupt Ausleseverfah ren besteht darin, dass eine Totzeit zwischen dem Auslesevor gang und dem Rücksetzvorgang besteht. Während dieser Totzeit können weitere Interrupt-Signale von weiteren Interruptquel len auftreten, die dann durch die Datenverarbeitungseinheit möglicherweise zu spät zur Behebung der Interrupt-Ursache verarbeitet werden.The disadvantage of such an asynchronous interrupt readout is that there is a dead time between the readout gear and the reset process. During this dead time can interrupt signals from other interrupt sources len occur, which are then processed by the data processing unit possibly too late to correct the cause of the interrupt are processed.
Es ist daher die Aufgabe der vorliegenden Erfindung ein digi tales Zwischenspeicherbauelement zur Übergabe einer empfange nen Anzeigesignalflanke von einer ersten Digitalschaltung an eine zu der ersten Digitalschaltung asynchronen zweiten Digi talschaltung zu schaffen, das keine Totzeit aufweist. It is therefore the object of the present invention a digi tales buffer device to transfer a receive display signal edge from a first digital circuit a second digi asynchronous to the first digital circuit To create valley switching that has no dead time.
Diese Aufgabe wird erfindungsgemäß durch ein digitales Zwi schenspeicherbauelement mit den im Patentanspruch 1 angegebe nen Merkmalen gelöst.According to the invention, this object is achieved by a digital intermediate schenspeicherelement with the specified in claim 1 resolved characteristics.
Die Erfindung schafft ein digitales Zwischenspeicherbauele ment zur Übergabe von einer empfangenen Anzeigesignalflanke eines von einer ersten Digitalschaltung erzeugten digitalen Anzeigesignals, das eine Zustandsänderung der ersten Digital schaltung anzeigt, an eine zweite Digitalschaltung, wobei die beiden Digitalschaltungen zueinander asynchron sind und wobei sich das digitale Zwischenspeicherbauelement nach erfolgter Übergabe der Anzeigesignalflanke an die zweite Digitalschal tung selbst automatisch ohne Empfang eines Quittierungssig nals von der zweiten Digitalschaltung zurücksetzt und für die Übergabe einer weiteren Anzeigesignalflanke an die zweite Di gitalschaltung bereit ist.The invention creates a digital buffer device ment for the transfer of a received display signal edge one digital generated by a first digital circuit Display signal, which is a change in state of the first digital circuit indicates to a second digital circuit, the two digital circuits are asynchronous to each other and where the digital buffer component after it has been completed Transfer of the display signal edge to the second digital scarf automatically without receiving an acknowledgment signal nals from the second digital circuit and for the Transfer of a further display signal edge to the second Di switch is ready.
Bei der ersten Digitalschaltung handelt es sich vorzugsweise um eine Interrupt-Signalquelle, die ein Interrupt-Signal als digitales Anzeigesignal an das digitale Zwischenspeicherbau element abgibt.The first digital circuit is preferably to an interrupt signal source that is called an interrupt signal digital display signal to the digital buffer storage element.
Bei der zweiten Digitalschaltung handelt es sich vorzugsweise um eine CPU-Datenverarbeitungseinheit.The second digital circuit is preferably around a CPU data processing unit.
Das digitale Zwischenspeicherbauelement erhält vorzugsweise von der zweiten Digitalschaltung über eine Auslesesignallei tung ein Auslesesignal zur Übergabe der Anzeigesignalflanke an die zweite Digitalschaltung.The digital buffer device preferably receives from the second digital circuit via a Auslesesignallei a readout signal for transferring the display signal edge to the second digital circuit.
Bei der Anzeigesignalflanke handelt es sich vorzugsweise um eine ansteigende oder eine abfallende Signalflanke des digi talen Anzeigesignals.The display signal edge is preferably a rising or falling signal edge of the digi tal display signal.
Das erfindungsgemäße digitale Zwischenspeicherbauelement be
sitzt vorzugsweise einen Anzeigesignaleingang, für das von
der ersten Digitalschaltung empfangene Anzeigesignal, einen
Auslesesignaleingang für das von der zweiten Digitalschaltung
erhaltenen Auslesesignal,
einen Anzeigesignalausgang zur Abgabe der Anzeigesignalflanke
an die zweite Digitalschaltung und
einen Datensignalausgang zur Abgabe eines Zustandsdatums an
die zweite Digitalschaltung.The digital buffer component according to the invention preferably has a display signal input for the display signal received by the first digital circuit, a read signal input for the read signal received from the second digital circuit,
a display signal output for delivering the display signal edge to the second digital circuit and
a data signal output for delivering a status data to the second digital circuit.
Bei einer bevorzugten Ausführungsform des erfindungsgemäßen
digitalen Zwischenspeicherbauelements enthält dieses
ein erstes Flip-Flop mit einem Takteingang, der an den Anzei
gesignaleingang angeschlossen ist, einem Dateneingang und ei
nem Datenausgang,
ein zweites Flip-Flop mit einem Takteingang, der an den Aus
lesesignaleingang angeschlossen ist, einem Dateneingang und
einem Datenausgang, und
ein drittes Flip-Flop mit einem Takteingang, der an den Aus
lesesignaleingang angeschlossen ist, einem Dateneingang und
einem Datenausgang.In a preferred embodiment of the digital buffer component according to the invention, it contains
a first flip-flop with a clock input which is connected to the display signal input, a data input and a data output,
a second flip-flop with a clock input, which is connected to the read signal input, a data input and a data output, and
a third flip-flop with a clock input, which is connected to the read-out signal input, a data input and a data output.
Bei den Flip-Flops handelt es sich vorzugsweise um flankenge triggerte Flip-Flops.The flip-flops are preferably flanked triggered flip-flops.
Die flankengetriggerten Flip-Flops sind vorzugsweise flanken getriggerte D-Flip-Flops.The edge-triggered flip-flops are preferably edges triggered D flip-flops.
In einer bevorzugten Ausführungsform des digitalen Zwischen speicherbauelements weist dieses vorzugsweise eine erste Zu standsvergleichslogikschaltung auf, die den Zustand der Da tenausgänge des ersten Flip-Flops und des zweiten Flip-Flops vergleicht, und deren Ausgang mit dem Anzeigesignalausgang des digitalen Zwischenspeicherbauelements verbunden ist, eine zweite Zustandsvergleichslogikschaltung, die den Zustand der Datenausgänge des zweiten Flip-Flops und des dritten Flip-Flops vergleicht, und deren Ausgang mit dem Datensignal ausgang des digitalen Zwischenspeicherbauelements verbunden ist. In a preferred embodiment of the digital intermediate memory component, this preferably assigns a first allocation level comparison logic circuit on the state of Da th outputs of the first flip-flop and the second flip-flop compares, and their output with the display signal output of the digital buffer component is connected, a second state comparison logic circuit that represents the state the data outputs of the second flip-flop and the third Compares flip-flops, and their output with the data signal output of the digital buffer device connected is.
Bei den Zustandsvergleichslogikschaltungen handelt es sich vorzugsweise um XOR-Logik-Data.The state comparison logic circuits are preferably around XOR logic data.
Der Datenausgang des ersten Flip-Flops ist vorzugsweise mit einem Eingang der ersten Zustandsvergleichslogikschaltung und dem Dateneingang des zweiten Flip-Flops verbunden.The data output of the first flip-flop is preferably with an input of the first state comparison logic circuit and connected to the data input of the second flip-flop.
Der Datenausgang des zweiten Flip-Flops ist vorzugsweise mit einem Eingang der ersten Zustandsvergleichslogikschaltung, einem Eingang der zweiten Zustandsvergleichslogikschaltung, dem Dateneingang des dritten Flip-Flops und mit dem Eingang der Inverterschaltung verbunden, deren Ausgang an den Daten eingang des ersten Flip-Flops angeschlossen ist.The data output of the second flip-flop is preferably with an input of the first state comparison logic circuit, an input of the second state comparison logic circuit, the data input of the third flip-flop and with the input connected to the inverter circuit, whose output is connected to the data input of the first flip-flop is connected.
Der Datenausgang des dritten Flip-Flops ist vorzugsweise mit einem Eingang der zweiten Zustandsvergleichslogikschaltung verbunden.The data output of the third flip-flop is preferably with an input of the second state comparison logic circuit connected.
Das zweite Flip-Flop und das dritte Flip-Flop bilden vorzugs weise zusammen ein Schieberegister.The second flip-flop and the third flip-flop are preferred assign a shift register together.
Mehrere erfindungsgemäße digitale Zwischenspeicherbauelemente sind vorzugsweise parallel zu einem digitalen Zwischenspei cherregister verschaltbar.Several digital buffer components according to the invention are preferably parallel to a digital buffer interconnectable register.
Dabei sind die Anzeigesignalausgänge der parallel geschalte ten Zwischenspeicherbauelemente des digitalen Zwischenspei cherregisters vorzugsweise mit den Eingängen einer Oder- Logikschaltung verbunden, die über eine Anzeigesteuerleitung mit der zweiten Digitalschaltung verbunden ist und die Daten signalausgänge der parallel geschalteten Zwischenspeicherbau elemente des digitalen Zwischenspeicherregisters sind über einen Datenbus an die zweite Digitalschaltung angeschlossen ist. The display signal outputs are connected in parallel th buffer components of the digital buffer cherregisters preferably with the inputs of an OR Logic circuit connected via a display control line is connected to the second digital circuit and the data signal outputs of the parallel buffer storage construction elements of the digital buffer register are over a data bus connected to the second digital circuit is.
Das digitale Zwischenspeicherregister und die Oder- Logikschaltung bilden vorzugsweise einen digitalen Zwischen speicher.The digital buffer register and the OR Logic circuitry preferably form a digital intermediate Storage.
Der digitale Zwischenspeicher ist dabei vorzugsweise über ei nen Adreßbus durch die zweite Digitalschaltung adressierbar.The digital buffer is preferably via egg NEN address bus addressable by the second digital circuit.
Die Erfindung schafft ferner einen Digitalzwischenspeicher
zur Übergabe von Anzeigesignalflanken von mehreren ersten Di
gitalschaltungen an eine zweite Digitalschaltung, wobei der
digitale Zwischenspeicher ein Zwischenspeicherregister, das
aus N parallel geschalteten erfindungsgemäßen Zwischenspei
cherbauelementen besteht, eine Oder-Logikschaltung, deren
Eingänge mit den Anzeigesignalausgängen der Zwischenspeicher
bauelemente verbunden sind, und einen Datenpufferspeicher
aufweist, dessen Eingänge mit den Datensignalausgängen der
Zwischenspeicherbauelemente verbunden sind,
wobei der Ausgang der Oder-Logikschaltung über eine Anzeige
steuerleitung an die zweite Digitalschaltung angeschlossen
ist,
die Ausgänge der Datenpufferspeicher über einen N Bit breiten
Datenbus an die zweite Digitalschaltung angeschlossen sind,
die Anzeigesignaleingänge der N Zwischenspeicherbauelemente
des Zwischenspeicherregisters über Anzeigesignalleitungen mit
N ersten Digitalschaltungen verbunden sind und
wobei die Auslesesignaleingänge der N Zwischenspeicherbauele
mente des Zwischenspeicherregisters über eine Ausleseleitung
mit der zweiten Digitalschaltung verbunden sind.The invention also provides a digital buffer for transferring display signal edges from a plurality of first digital circuits to a second digital circuit, the digital buffer being a buffer register which consists of N buffer components according to the invention connected in parallel, an OR logic circuit whose inputs are connected to the display signal outputs of the buffer components are connected, and have a data buffer memory whose inputs are connected to the data signal outputs of the buffer components,
the output of the OR logic circuit being connected via a display control line to the second digital circuit,
the outputs of the data buffer memory are connected to the second digital circuit via an N-bit data bus,
the display signal inputs of the N buffer components of the buffer register are connected to N first digital circuits via display signal lines and
wherein the readout signal inputs of the N intermediate memory components of the intermediate register are connected to the second digital circuit via a readout line.
Im weiteren wird eine bevorzugte Ausführungsform des erfin dungsgemäßen digitalen Zwischenspeicherbauelements in Bezug nahme auf die beigefügten Figuren zur Erläuterung der erfin dungswesentlichen Merkmale beschrieben.Furthermore, a preferred embodiment of the inventions digital buffer device according to the invention in relation took on the accompanying figures to explain the inventions essential features described.
Es zeigen: Show it:
Fig. 1 einen digitalen Zwischenspeicher mit einem Zwischen speicherregister, das aus mehreren parallel geschalteten di gitalen Zwischenspeicherbauelementen gemäß der Erfindung be steht; Figure 1 shows a digital buffer with a buffer register, which consists of several parallel digital buffer components according to the invention be.
Fig. 2 eine besonders bevorzugte Ausführungsform des erfin dungsgemäßen digitalen Zwischenspeicherbauelements; Fig. 2 shows a particularly preferred embodiment of the inventive digital buffer device;
Fig. 3 Ablaufdiagramme zur Erläuterung der Funktionsweise des in Fig. 2 dargestellten digitalen Zwischenspeicherbau elements gemäß der Erfindung. Fig. 3 flowcharts to explain the operation of the digital buffer device shown in Fig. 2 according to the invention.
Wie man aus Fig. 1 erkennen kann, sind N digitale Zwischen speicherbauelemente 1 gemäß der Erfindung parallel zu einem Zwischenspeicherregister 2 eines digitalen Zwischenspeichers 3 verschaltet. Die Zwischenspeicherbauelemente 1 besitzen je weils einen Anzeigesignaleingang 4, der über eine Anzeigesig nalleitung 5 mit einem Ausgang 6 einer ersten Digitalschal tung 7 verbunden ist. Die erste Digitalschaltung 7 ist bei spielsweise eine Interrupt-Signalquelle, die ein Interrupt- Signal über die Anzeigesignalleitung 5 an den Anzeigesignal eingang 4 des zugehörigen erfindungsgemäßen Zwischenspeicher bauelements 1 abgibt. Die Zwischenspeicherbauelemente 1 be sitzen neben dem Anzeigesignaleingang 4 einen Auslesesignal eingang 8. Die Auslesesignaleingänge 8 der verschiedenen di gitalen Zwischenspeicherbauelemente 1 des Zwischenspeicherre gisters 2 sind über eine gemeinsame Auslesesignalleitung 9 mit einem Auslesesteuerausgang 10 einer zweiten Digitalschal tung 11 verbunden. Die zweite Digitalschaltung 11 ist vor zugsweise eine CPU-Datenverarbeitungseinheit, die die von den Interrupt-Signalquellen 7 ausgelösten Interrupt-Signale ver arbeitet. Die digitalen Zwischenspeicherbauelemente 1 besit zen ferner jeweils einen Anzeigesignalausgang 12 zur Abgabe der von den Interrupt-Signalquellen 7 empfangenen Anzeigesig nalflanke. Die Anzeigesignalausgänge 12 der digitalen Zwi schenspeicherbauelemente 1 sind über Leitungen 13 mit Signal eingängen 14 einer Oder-Logikschaltung 15 verbunden. Die Oder-Logikschaltung 15 führt eine logische Oder-Verknüpfung der an den Signaleingängen 14 anliegenden Anzeigesignale durch. Die Oder-Logikschaltung 15 besitzt einen Ausgang 16, der über eine Anzeigesignalsteuerleitung 17 mit einem Steuer eingang 18 der zweiten Digitalschaltung 11 verbunden ist.As can be seen from FIG. 1, N digital buffer components 1 according to the invention are connected in parallel to a buffer register 2 of a digital buffer 3 . The latch components 1 each have a display signal input 4 , which is connected via an indicator signal line 5 to an output 6 of a first digital circuit device 7 . The first digital circuit 7 is, for example, an interrupt signal source that outputs an interrupt signal via the display signal line 5 to the display signal input 4 of the associated inventive buffer component 1 . The latch components 1 be sitting next to the display signal input 4, a read signal input 8th The readout signal inputs 8 of the various digital buffer components 1 of the buffer register 2 are connected to a readout control output 10 of a second digital circuit 11 via a common readout signal line 9 . The second digital circuit 11 is preferably a CPU data processing unit that processes the interrupt signals triggered by the interrupt signal sources 7 . The digital buffer devices 1 also have a display signal output 12 for emitting the signal edge received from the interrupt signal sources 7 . The display signal outputs 12 of the digital intermediate memory components 1 are connected via lines 13 to signal inputs 14 of an OR logic circuit 15 . The OR logic circuit 15 logically ORs the display signals present at the signal inputs 14 . The OR logic circuit 15 has an output 16 which is connected via a display signal control line 17 to a control input 18 of the second digital circuit 11 .
Die digitalen Zwischenspeicherbauelemente 1 besitzen ferner jeweils einen Datensignalausgang 19, der über Leitungen 20 mit einem als Datenbus 23 an einen Datenbuseingang 24 der zweiten Digitalschaltung 11 angeschlossen.The digital buffer memory components 1 also each have a data signal output 19 , which is connected via lines 20 with a data bus 23 to a data bus input 24 of the second digital circuit 11 .
Die zweite Digitalschaltung 11 bzw. die CPU-Einheit 11 ist über einen Adreßbus 25 mit dem digitalen Zwischenspeicher 3 verbunden. Die zweite Digitalschaltung 11 ist ferner über ei ne Steuerleitung 26 an einen Steuereingang 27 des digitalen Zwischenspeichers 3 zu dessen Aktivierung bzw. Deaktivierung angeschlossen.The second digital circuit 11 or the CPU unit 11 is connected to the digital buffer 3 via an address bus 25 . The second digital circuit 11 is also connected via egg ne control line 26 to a control input 27 of the digital buffer 3 for its activation or deactivation.
Die von den Interrupt-Signalquellen 7 abgegebenen Interrupt- Signale werden in den digitalen Zwischenspeicherbauelementen 1 des Zwischenspeicherregisters 2 zwischengespeichert. Die Oder-Logikschaltung 15 gibt ein Anzeigesignal über die Anzei gesteuerleitung 18 an die Datenverarbeitungseinheit 11 ab, welches anzeigt, das in mindestens einem der Zwischenspei cherbauelemente 1 ein Interrupt-Ereignis zwischengespeichert worden ist. Die Datenverarbeitungseinheit 11 gibt über die Ausleseleitung 9 ein Auslesesignal zum Auslesen der Zwischen speicherbauelemente 1 ab. Das N-Bit breite Zwischenspeicher register 2 wird über die Datenausgänge 19 der Zwischenspei cherbauelemente 1 ausgelesen. Die Datenverarbeitungseinheit 11 erhält über den N-Bit breiten Datenbus 23 die zwischenge speicherten Datenbits und erkennt in dem empfangenen N-Bit breiten Datenwert die gesetzten Datenbits und somit welche der N Interrupt-Signalquellen einen Interrupt gemeldet ha ben. Die Datenverarbeitungseinheit 11 führt entsprechend den gemeldeten Interrupt-Signalen notwendige Prozeßvorgänge durch. The interrupt signals emitted by the interrupt signal sources 7 are temporarily stored in the digital buffer components 1 of the buffer register 2 . The OR logic circuit 15 outputs a display signal via the display control line 18 to the data processing unit 11 , which indicates that an interrupt event has been buffered in at least one of the intermediate memory components 1 . The data processing unit 11 outputs a read-out signal for reading out the buffer components 1 via the read-out line 9 . The N-bit wide buffer register 2 is read out via the data outputs 19 of the buffer components 1 . The data processing unit 11 receives the temporarily stored data bits via the N-bit wide data bus 23 and recognizes in the received N-bit wide data value the set data bits and thus which of the N interrupt signal sources have reported an interrupt. The data processing unit 11 carries out necessary process operations in accordance with the reported interrupt signals.
Die erfindungsgemäßen digitalen Zwischenspeicherbauelemente 1 des in dem digitalen Zwischenspeicher 3 enthaltenen Zwischen speicherregisters 2 sind derart aufgebaut, dass sie sich nach erfolgter Übergabe der Anzeigesignalflanke bzw. Interrupt signals über die Anzeigesignalleitung 13, die Oder- Logikschaltung 15 und die Anzeigesteuerleitung 17 an die zweite Digitalschaltung 11 automatisch selbst zurücksetzen und sofort für die Übergabe einer weiteren Anzeigesignalflan ke bzw. Interrupt-Signalflanke an die zweite Digitalschaltung 11 bereit sind.The digital buffer components 1 according to the invention of the buffer register 2 contained in the digital buffer 3 are constructed in such a way that they are transmitted to the second digital circuit 11 after the display signal edge or interrupt signal has been transferred via the display signal line 13 , the OR logic circuit 15 and the display control line 17 automatically reset itself and are immediately ready for the transfer of a further display signal edge or interrupt signal edge to the second digital circuit 11 .
Die digitalen Zwischenspeicherbauelemente 1 des Zwischenspei cherregisters 2 benötigen kein Quittierungs- bzw. Rücksetz signal von der zweiten Digitalschaltung bzw. Datenverarbei tungseinheit 11 für den Rücksetzvorgang. Eine Totzeit zwi schen dem Zeitpunkt des Auslesevorgangs und dem Zeitpunkt, bei dem das Zwischenspeicherbauelement 1 für das Zwischenspei chern einer weiteren Interrupt-Signalflanke bereit ist, be steht nicht. Die Zwischenspeicherbauelemente 1 werden nicht durch einen Schreibzugriff der CPU-Datenverarbeitungseinheit 11 zurück gesetzt, sondern sind schaltungstechnisch derart ausgelegt, dass sie bei dem Auslesevorgang automatisch zu rückgesetzt werden. Die Zwischenspeicherbauelemente 1 spei chern hierzu einen auftretenden Interrupt nicht als einen Zu stand statisch ab, sondern ein auftretender Interrupt führt zu einem Zustandswechsel innerhalb des digitalen Zwischen speicherbauelements, der der nachgeschalteten Datenverarbei tungseinheit 11 gemeldet wird. Eine durch CPU- Datenverarbeitungseinheit 11 veranlaßte Lesezugriff auf das Zwischenspeicherregister 2 führt zu einem Vergleich der bei diesem Lesezugriff ausgelesenen Interruptdaten und der bei letzten Lesezugriff aufgetretenen Interruptdaten. Die Inter ruptdaten unterscheiden sich, wenn in der Zwischenzeit ein Interrupt-Ereignis in einer Interrupt-Signalquelle aufgetre ten ist und in dem zugehörigen Zwischenspeicherbauelement 1 zwischengespeichert wurde. Die erfindungsgemäße digitale Zwischenspeicherbauelement 1 speichert Zustandswechsel bzw. In terrupt-Signalflanken und keine Interrupt-Zustände ab.The digital buffer components 1 of the buffer register 2 do not require an acknowledgment or reset signal from the second digital circuit or data processing unit 11 for the reset operation. There is no dead time between the time of the readout process and the time at which the buffer device 1 is ready for buffering a further interrupt signal edge. The intermediate memory components 1 are not reset by a write access of the CPU data processing unit 11 , but are designed in terms of circuitry in such a way that they are automatically reset during the readout process. The intermediate memory components 1 do not store an occurring interrupt as a status statically, but an occurring interrupt leads to a change of state within the digital intermediate memory component, which is reported to the downstream data processing unit 11 . A read access to the buffer register 2 caused by the CPU data processing unit 11 leads to a comparison of the interrupt data read out during this read access and the interrupt data that occurred during the last read access. The interrupt data differ when an interrupt event has occurred in an interrupt signal source in the meantime and has been buffered in the associated buffer component 1 . The digital buffer component 1 according to the invention stores state changes or interrupt signal edges and no interrupt states.
Fig. 2 zeigt eine schaltungstechnische Realisierung einer besonders bevorzugten Ausführungsform eines digitalen Zwi schenspeicherbauelements 1 gemäß der Erfindung. Fig. 2 shows a circuit implementation of a particularly preferred embodiment of a digital intermediate storage device 1 according to the invention.
Das digitale Zwischenspeicherbauelement 1 besitzt einen An zeigesignaleingang 4 für das von der zugehörigen Interrupt signalquelle 7 empfangene Anzeigesignal, einen Auslesesignal eingang 8 für das von der digitalen Datenverarbeitungseinheit 11 erhaltene Auslesesignal, einen Anzeigesignalausgang 12 zur Abgabe der Anzeigesignalflanke an die Datenverarbeitungsein heit 11 und einen Datensignalausgang 19 zur Abgabe eines Zu standsdatums bzw. eines Zustandsbits an die Datenverarbei tungseinheit 11. Das digitale Zwischenspeicherbauelement 1 enthält ein erstes Flip-Flop 28 mit einem Takteingang 29 der über eine Leitung 30 mit dem Anzeigesignaleingang 4 verbunden ist. Der erste Flip-Flop 28 besitzt ferner einen Dateneingang 31 und einen Datenausgang 32. Das erfindungsgemäße digitale Zwischenspeicherbauelement 1 enthält ferner ein zweites Flip- Flop 33 mit einem Takteingang 34 und der über eine Leitung 35 mit dem Auslesesignaleingang 8 des digitalen Zwischenspei cherbauelements 1 verbunden ist. Das zweite Flip-Flop 33 be sitzt ebenfalls einen Dateneingang 36 und einen Datenausgang 37. Das digitale Zwischenspeicherbauelement 1 enthält ferner ein drittes Flip-Flop 38 mit einem Takteingang 39 der über eine Leitung 40 an den Auslesesignaleingang 8 angeschlossen ist. Das dritte Flip-Flop 38 besitzt einen Dateneingang 41 und einen Datenausgang 42. Bei den drei Flip-Flop-Schaltungen 28, 33, 38 des digitalen Zwischenspeicherbauelements 1 han delt es sich vorzugsweise um flankengetriggerte Flip-Flops, insbesondere D-Flip-Flops.The digital buffer device 1 has a display signal input 4 for the display signal received by the associated interrupt signal source 7 , a read signal input 8 for the read signal received from the digital data processing unit 11 , a display signal output 12 for emitting the display signal edge to the data processing unit 11 and a data signal output 19 for delivering a status date or a status bit to the data processing unit 11 . The digital buffer component 1 contains a first flip-flop 28 with a clock input 29 which is connected via a line 30 to the display signal input 4 . The first flip-flop 28 also has a data input 31 and a data output 32 . The digital buffer component 1 according to the invention also contains a second flip-flop 33 with a clock input 34 and which is connected via a line 35 to the readout signal input 8 of the digital buffer component 1 . The second flip-flop 33 also has a data input 36 and a data output 37 . The digital buffer component 1 also contains a third flip-flop 38 with a clock input 39 which is connected to the read signal input 8 via a line 40 . The third flip-flop 38 has a data input 41 and a data output 42 . The three flip-flop circuits 28 , 33 , 38 of the digital buffer device 1 are preferably edge-triggered flip-flops, in particular D-flip-flops.
Neben den drei Flip-Flop-Schaltungen enthält das digitale Zwischenspeicherbauelement 1 ferner eine erste Zustandsver gleichslogikschaltung 42 die den Signalzustand an dem Datenausgang 32 des ersten Flip-Flops 28 und an dem Datenausgang 37 des zweiten Flip-Flops 33 vergleicht. Die erste Zustands vergleichslogikschaltung 43 besitzt zwei Signaleingänge 44, 45, wobei der erste Signaleingang 44 über eine Leitung 46 mit dem Datenausgang 32 des ersten Flip-Flops 28 verbunden ist und der zweite Signaleingang 45 über Leitungen 47, 48, 49 mit dem Datenausgang 37 des zweiten Flip-Flops 33 verbunden ist.In addition to the three flip-flop circuits, the digital buffer component 1 also contains a first state comparison logic circuit 42 which compares the signal state at the data output 32 of the first flip-flop 28 and at the data output 37 of the second flip-flop 33 . The first state comparison logic circuit 43 has two signal inputs 44 , 45 , the first signal input 44 being connected via a line 46 to the data output 32 of the first flip-flop 28 and the second signal input 45 via lines 47 , 48 , 49 to the data output 37 of the second flip-flops 33 is connected.
Das digitale Zwischenspeicherbauelement 1 enthält eine zweite Zustandsvergleichslogikschaltung 50 mit zwei Signaleingängen 51, 52. Die zweite Zustandsvergleichslogikschaltung 50 ver gleicht den Signalzustand an dem Datenausgang 37 des zweiten Flip-Flops 33 und den Signalzuständen an dem Datenausgang 42 des dritten Flip-Flops 38. Der erste Signaleingang 51 der zweiten Zustandsvergleichslogikschaltung 50 ist über eine Leitung 53 und über die Leitung 49 mit dem Datenausgang 37 des zweiten Flip-Flops 33 verbunden. Der zweite Signaleingang 52 der zweiten Zustandsvergleichslogikschaltung 50 ist über eine Leitung 54 an den Datenausgang 42 des dritten Flip-Flops 38 angeschlossen.The digital buffer component 1 contains a second state comparison logic circuit 50 with two signal inputs 51 , 52 . The second state comparison logic circuit 50 compares the signal state at the data output 37 of the second flip-flop 33 and the signal states at the data output 42 of the third flip-flop 38 . The first signal input 51 of the second state comparison logic circuit 50 is connected via a line 53 and via the line 49 to the data output 37 of the second flip-flop 33 . The second signal input 52 of the second state comparison logic circuit 50 is connected via a line 54 to the data output 42 of the third flip-flop 38 .
Bei den beiden Zustandsvergleichslogikschaltungen 43, 50 han delt es sich vorzugsweise um XOR-Logikgatter. Die Zustands vergleichslogikschaltungen 43, 50 besitzen jeweils einen Aus gang 55, 56. Dabei ist der Ausgang 55 der ersten Zustandsver gleichslogikschaltung 43 über eine Leitung 47 mit dem Anzei gesignalausgang 12 des digitalen Zwischenspeicherbauelements 1 verbunden. Der Ausgang 56 der zweiten Zustandsvergleichslo gikschaltung 50 ist über eine Leitung 58 mit dem Datensignal ausgang 19 des Zwischenspeicherbauelements 1 verbunden. Der Datenausgang 32 des ersten Flip-Flops 28 ist über eine Lei tung 59 an den Dateneingang 36 des zweiten Flip-Flops 33 an geschlossen. Der Datenausgang 37 des zweiten Flip-Flops 33 ist mit dem Eingang 45 der ersten Zustandsvergleichslogik schaltung 43, dem Signaleingang 51 der zweiten Zustandsver gleichslogikschaltung 50 und über eine Leitung 60 mit dem Da teneingang 41 des dritten Flip-Flops 38 verbunden. Ferner ist der Datenausgang 37 des zweiten Flip-Flops 33 über die Lei tung 48 mit dem Eingang 61 eine Inverterschaltung 62 verbun den, deren Ausgang 63 über eine Leitung 64 an den Datenein gang 31 des ersten Flip-Flops 28 angeschlossen ist.The two state comparison logic circuits 43 , 50 are preferably XOR logic gates. The state comparison logic circuits 43 , 50 each have an output 55 , 56 . The output 55 of the first state comparison logic circuit 43 is connected via a line 47 to the signal output 12 of the digital buffer component 1 . The output 56 of the second state comparison logic circuit 50 is connected via a line 58 to the data signal output 19 of the buffer component 1 . The data output 32 of the first flip-flop 28 is connected via a line 59 to the data input 36 of the second flip-flop 33 . The data output 37 of the second flip-flop 33 is connected to the input 45 of the first state comparison logic circuit 43 , the signal input 51 of the second state comparison logic circuit 50 and via a line 60 to the data input 41 of the third flip-flop 38 . Furthermore, the data output 37 of the second flip-flop 33 is connected via the line 48 to the input 61, an inverter circuit 62 , the output 63 of which is connected via a line 64 to the data input 31 of the first flip-flop 28 .
Das zweite Flip-Flop 33 und das dritte Flip-Flop 38 bilden zusammen ein Schieberegister 65 innerhalb des digitalen Zwi schenspeicherbauelements 1.The second flip-flop 33 and the third flip-flop 38 together form a shift register 65 within the digital intermediate storage device 1 .
Wie man aus Fig. 2 erkennen kann ist das erfindungsgemäße digitale Zwischenspeicherbauelement 1 zweistufig aufgebaut. Die erste Stufe besteht aus dem ersten Flip-Flop 28 und dem zweiten Flip-Flop 33 die zu verschiedenen Taktsystemen gehö ren. Das erste Flip-Flop 28 ist über den Takteingang 29 mit einer ersten Digitalschaltung, bspw. einer Interrupt-Signal quelle 7 verbunden, und das zweite Flip-Flop 33 ist über ei nen Takteingang 34 über den Auslesesignaleingang 8 und die Auslesesteuerleitung 9 an die zweite Digitalschaltung 11 bzw. die CPU-Datenverarbeitungseinheit 11 angeschlossen. Die In terrupt-Signalquellen 7 und die CPU-Datenverarbeitungseinheit 11 sind zueinander asynchron. Das Flip-Flop 28 der ersten Stufe des digitalen Zwischenspeicherbauelements 1 wird somit vor das Interrupt-Signalquellensystem gesetzt, während das zweite Flip-Flop 33 der ersten Stufe durch einen von der zweiten Digitalschaltung 11 stammende Auslesetaktsignal ge setzt wird. Das erste Flip-Flop 28 kann erst dann erneut ge setzt werden, wenn das zweite Flip-Flop 33 den entsprechenden Digitalwert von dem ersten Flip-Flop 28 übernommen hat. So lange das erste Flip-Flop 28 und das zweite Flip-Flop 33 an ihren Datenausgängen 32, 37 unterschiedliche Ausgangsdaten werte aufweisen, signalisiert die XOR-Logikschaltung 43 über den Anzeigesignalausgang 12 der nachgeschalteten Datenverar beitungseinheit 11 das Vorliegen eines Interrups.As can be seen from FIG. 2, the digital buffer component 1 according to the invention is constructed in two stages. The first stage consists of the first flip-flop 28 and the second flip-flop 33 which belong to different clock systems. The first flip-flop 28 is connected via the clock input 29 to a first digital circuit, for example an interrupt signal source 7 , and the second flip-flop 33 is connected via egg NEN clock input 34 via the readout signal input 8 and the readout control line 9 to the second digital circuit 11 and the CPU data processing unit 11 . The interrupt signal sources 7 and the CPU data processing unit 11 are asynchronous to one another. The flip-flop 28 of the first stage of the digital buffer device 1 is thus placed in front of the interrupt signal source system, while the second flip-flop 33 of the first stage is set by a read clock signal from the second digital circuit 11 . The first flip-flop 28 can only be set again when the second flip-flop 33 has taken over the corresponding digital value from the first flip-flop 28 . As long as the first flip-flop 28 and the second flip-flop 33 have different output data values at their data outputs 32 , 37 , the XOR logic circuit 43 signals via the display signal output 12 of the downstream data processing unit 11 the presence of an interrup.
Die zweite Stufe des digitalen Zwischenspeicherbauelements 1 besteht aus dem Schieberegister 65, dass das zweite Flip-Flop 33 und das dritte Flip-Flop 38 enthält. Die beiden Flip-Flops 33, 38 des Schieberegisters 65 werden mit dem an dem Auslese signaleingang 8 anliegenden Auslesesignaltakt gesetzt. Die XOR-Logikschaltung 50 vergleicht die Zustände an dem Signal ausgang 37 des zweiten Flip-Flops 33 und an dem Signalausgang 42 des dritten Flip-Flops 38 und erzeugt an seinem Signalaus gang 56 das zu lesende Datum bzw. Datenbit. Ein Lesezugriff der Datenverarbeitungseinheit 11 durch Anlegen eines Auslese signals an dem Auslesesignaleingang 8 führt somit zu einem Vergleich der Interruptdaten zu verschiedenen Zeitpunkten. Diese beiden Interruptdatenwerte unterscheiden sich nur dann, wenn in der Zwischenzeit ein Interrupt-Ereignis aufgetreten ist.The second stage of the digital buffer component 1 consists of the shift register 65 , which contains the second flip-flop 33 and the third flip-flop 38 . The two flip-flops 33 , 38 of the shift register 65 are set with the read signal clock present at the readout signal input 8 . The XOR logic circuit 50 compares the states at the signal output 37 of the second flip-flop 33 and at the signal output 42 of the third flip-flop 38 and generates the date or data bit to be read at its signal output 56 . A read access of the data processing unit 11 by applying a read signal to the read signal input 8 thus leads to a comparison of the interrupt data at different times. These two interrupt data values only differ if an interrupt event has occurred in the meantime.
Fig. 3 zeigt Ablaufdiagramme zur Erläuterung der Funktions weise des digitalen Zwischenspeicherbauelements 1, wie es in Fig. 2 dargestellt ist. Fig. 3 shows flow charts for explaining the function of the digital buffer device 1 , as shown in Fig. 2.
Zum Zeitpunkt t1 kommen die Interrupt-Signalflanke (INTR) und die Auslesesignalflanke (RD) fast gleichzeitig an den Signal eingängen 4, 8 des digitalen Zwischenspeicherbauelements 1 an. Der am Signalausgang 32 des ersten Flip-Flops 28 anlie gende Datenwert wird somit nicht an den Datenausgang 37 des zweiten Flip-Flops 33 übernommen. Dies hat zur Folge, dass an dem Signalausgang 32 des ersten Flip-Flops 28 und an dem Sig nalausgang 37 des zweiten Flip-Flops 33 unterschiedliche Da tenwerte anliegen, so dass die XOR-Logikschaltung 43 ein In terrupt-Anzeigesignal INTO an dem Anzeigesignalausgang 12 signalisiert.At time t 1 , the interrupt signal edge (INTR) and the readout signal edge (RD) arrive at the signal inputs 4 , 8 of the digital buffer device 1 almost simultaneously. The data value present at the signal output 32 of the first flip-flop 28 is therefore not transferred to the data output 37 of the second flip-flop 33 . The result of this is that different data values are present at the signal output 32 of the first flip-flop 28 and at the signal output 37 of the second flip-flop 33 , so that the XOR logic circuit 43 outputs an interrupt display signal INTO at the display signal output 12 signaled.
Ein zweiter Interrupt zum Zeitpunkt t2, der noch vor dem Aus lesen des ersten Interrupts auftritt, verändert den Zustand des digitalen Zwischenspeicherbauelements 1 nicht, so dass der zuerst aufgetretene Interrupt weiterhin signalisiert wird.A second interrupt at time t 2 , which occurs before the first interrupt is read, does not change the state of the digital buffer component 1 , so that the interrupt that occurred first is still signaled.
Zum Zeitpunkt t3 wird der zuerst aufgetretene Interrupt in das Schieberegister 65 übernommen. Die ansteigende Auslesesignalflanke (RD) liegt zeitlich deutlich vor dem eigentli chen Auslesen des Datenbuses 23 und der Datenverarbeitungs einheit 11. Für das XOR-Gatter 50 steht somit ausreichend Zeit zur Verfügung den Signalzustand an dem Signalausgang 37 des zweiten Flip-Flops 33 mit dem Signalzustand an dem Sig nalausgang 42 des dritten Flip-Flops zu vergleichen. Durch die Übernahme des an dem Signalausgang 32 des ersten Flip- Flops 28 anliegenden Datenwertes (Q1) an debn Datenausgang 37 des zweiten Flip-Flops 33 wird das Interrupt-Flip-Flop 28 wieder scharf geschaltet, d. h. es ist für den Empfang eines erneuten Interrupt-Signals bereit, und das Interrupt- Anzeigesignal (INTO) wird zurückgesetzt. Da nur ein Datum (Q1) in das Schieberegister 65 übernommen wird, können Sig nalverzögerungen vernachlässigt werden.At time t 3 , the interrupt that occurred first is transferred to shift register 65 . The rising readout signal edge (RD) is well ahead of the actual readout of the data bus 23 and the data processing unit 11 . Sufficient time is thus available for the XOR gate 50 to compare the signal state at the signal output 37 of the second flip-flop 33 with the signal state at the signal output 42 of the third flip-flop. The takeover of the at the signal output 32 of the first flip-flop 28 applied data value (Q1) to debn data output 37 of the second flip-flop 33 is the interrupt flip-flop 28 is armed again, that it is for the receipt of a new interrupt Signal is ready and the interrupt indication signal (INTO) is reset. Since only one data (Q1) is transferred to the shift register 65 , signal delays can be neglected.
Da zwischen den Zeitpunkten t3 und t4 in dem gezeigten Bei spiel kein Interrupt aufgetreten ist, zeigt ein erneutes Aus lesen des digitalen Zwischenspeicherbauelements 1 durch die Datenverarbeitungseinheit 11 eine logische 0 bzw. keinen In terrupt an dem Datenausgang 19 des Zwischenspeicherbauele ments 1 an (UDAT).Since no interrupt has occurred between the times t 3 and t 4 in the example shown, a new readout of the digital buffer component 1 by the data processing unit 11 indicates a logical 0 or no interrupt at the data output 19 of the buffer component 1 ( UDAT).
Zum Zeitpunkt t5 tritt ein weiterer Interrupt auf und ändert den Datenwert (Q1) an dem Signalausgang 32 des ersten Flip- Flops 28. Da der neue Datenwert (Q1) am Signalausgang 32 des ersten Flip-Flops 28 immer invertiert zu dem Datenwert (Q2) am Signalausgang 37 des zweiten Flip-Flops 33 ist, wird an dem Anzeigesignalausgang 11 des digitalen Zwischenspeicher bauelements 1 erneut ein Interrupt (INTO) signalisiert.A further interrupt occurs at time t 5 and changes the data value (Q 1 ) at signal output 32 of first flip-flop 28 . Since the new data value (Q 1 ) at the signal output 32 of the first flip-flop 28 is always inverted to the data value (Q2) at the signal output 37 of the second flip-flop 33 , an interrupt is again at the display signal output 11 of the digital buffer component 1 ( INTO) signals.
Führt zu diesem Zeitpunkt die Datenverarbeitungseinheit 11 einen Lesezugriff auf das digitale Zwischenspeicherbauelement 1 durch, wird das Interrupt-Anzeigesignal (INTO) sofort wie der zurückgesetzt und das Interruptdatum auf dem Datenbus (UDAT) ausgegeben. Das Interruptdatum (UDAT) und das Inter rupt-Anzeigesignal (INTO) werden beide durch den Datenwert (Q2) am Signalausgang 37 des zweiten Flip-Flops 33 gesteuert. If the data processing unit 11 carries out a read access to the digital temporary storage component 1 at this time, the interrupt display signal (INTO) is immediately reset as that and the interrupt date is output on the data bus (UDAT). The interrupt date (UDAT) and the interrupt signal (INTO) are both controlled by the data value (Q2) at the signal output 37 of the second flip-flop 33 .
Da der Datenwert (UDAT) erst mit der fallenden Signalflanke von der Datenverarbeitungseinheit 11 übernommen wird, kann zu diesem Zeitpunkt kein Interrupt verloren gehen. Zum Zeitpunkt t7 wiederholt sich der im Zeitpunkt t4 auftretende Vorgang.Since the data value (UDAT) is only accepted by the data processing unit 11 with the falling signal edge, no interrupt can be lost at this time. At time t 7 , the process occurring at time t 4 is repeated.
Wie man aus dem Ablaufdiagramm erkennen kann, gehen zu den Zeitpunkten t1 und t6 während des Auslesens des Zwischenspei cherbauelements 1 keine Interrupt-Ereignisse verloren. Ist der Lesezugriff so früh, dass der am Signalausgang 32 des ersten Flip-Flops anliegende Datenwert nicht übernommen wer den konnte, wird über den Interrupt-Anzeigesignalausgang 12 (INTO) ein neues Interrupt-Ereignis angezeigt, das einerseits die Datenverarbeitungseinheit 11 bzw. den Mikroprozessor zum erneuten Auslesen des Zwischenspeicherbauelements 1 veran laßt. Wird umgekehrt der an dem Signalausgang 32 des ersten Flip-Flops anliegende Wert (Q1) gerade noch an dem Signalaus gang 37 des zweiten Flip-Flops übernommen, wird das Inter rupt-Anzeigesignal (INTO) sofort wieder zurückgenommen und das entsprechende Interruptdatum auf dem Datenbus 23 ausgege ben. Das erfindungsgemäße Zwischenspeicherbauelement 1 setzt sich nach dem Auslesevorgang automatisch selbst zurück und ist für die Übergabe eines weiteren Interrupts-Anzeige signals in die Datenverarbeitungseinheit 11 bereit. Dabei geht in keinem Fall ein Interruptdatum verloren, selbst wenn das Interrupt-Ereignis (INTR) und der Lesezugriff durch die Datenverarbeitungseinheit 11 (RD), wie z. B. zum Zeitpunkt t1, gleichzeitig erfolgen. Das erfindungsgemäße digitale Zwi schenspeicherbauelement 1 ist somit stabil bzw. robust und bietet die Sicherheit das keine Interrupt-Ereignisse verloren gehen. As can be seen from the flow chart, no interrupt events are lost at times t 1 and t 6 during the reading of the intermediate storage device 1 . If the read access is so early that the data value present at the signal output 32 of the first flip-flop could not be taken over, a new interrupt event is displayed via the interrupt display signal output 12 (INTO), which on the one hand the data processing unit 11 or the microprocessor causes to read out the buffer device 1 again. Conversely, if the value present at the signal output 32 of the first flip-flop (Q1) is just taken over at the signal output 37 of the second flip-flop, the interrupt signal (INTO) is immediately withdrawn and the corresponding interrupt date on the data bus 23 issued. The buffer component 1 according to the invention resets itself automatically after the read-out process and is ready for the transfer of a further interrupt display signal into the data processing unit 11 . An interrupt date is never lost, even if the interrupt event (INTR) and the read access by the data processing unit 11 (RD), such as. B. at time t 1 , simultaneously. The digital intermediate storage device 1 according to the invention is thus stable or robust and offers the security that no interrupt events are lost.
11
Zwischenspeicherbauelement
Between memory device
22
Zwischenspeicherregister
Buffer register
33
Digitaler Zwischenspeicher
Digital clipboard
44
Anzeigesignaleingang
Display signal input
55
Leitung
management
66
Ausgang
output
77
Erste Digitalschaltung
First digital circuit
88th
Auslesesignaleingang
Read signal input
99
Auslesesteuerleitung
Readout control line
1010
Auslesesteuerausgang
Readout control output
1111
Zweite Digitalschaltung
Second digital circuit
1212
Anzeigesignalausgang
Display signal output
1313
Leitung
management
1414
Eingang
entrance
1515
Oder-Logikschaltung
Or logic circuit
1616
Ausgang
output
1717
Anzeigesteuerleitung
Display control line
1818
Anzeigesteuereingang
Display control input
1919
Datenausgang
data output
2020
Leitung
management
2121
Datenbus
bus
2222
Datenbuseingang
data bus input
2323
Adreßbus
address bus
2424
Steuerleitung
control line
2525
Steuereingang
control input
2626
Erstes Flip-Flop
First flip-flop
2727
Takteingang
clock input
2828
Leitung
management
2929
Dateneingang
data input
3030
Datenausgang
data output
3131
Zweites Flip-Flop
Second flip-flop
3232
Takteingang
clock input
3333
Leitung
management
3434
Dateneingang
data input
3535
Datenausgang
data output
3636
Drittes Flip-Flop
Third flip-flop
3737
Takteingang
clock input
3838
Leitung
management
3939
Dateneingang
data input
4040
Datenausgang
data output
4141
Zustandsvergleichslogikschaltung
State comparison logic circuit
4242
Eingang
entrance
4343
Eingang
entrance
4444
Leitung
management
4545
Leitung
management
4646
Leitung
management
4747
Leitung
management
4848
Zustandsvergleichslogikschaltung
State comparison logic circuit
4949
Eingang
entrance
5050
Eingang
entrance
5151
Leitung
management
5252
Leitung
management
5353
Ausgang
output
5454
Ausgang
output
5555
Leitung
management
5656
Leitung
management
6060
Leitung
management
6161
Eingang
entrance
6262
Inverterschaltung
inverter circuit
6363
Ausgang
output
6464
Leitung
management
6565
Schieberegister
shift register
Claims (20)
dass das digitale Zwischenspeicherbauelement (1)
einen Anzeigesignaleingang (4) für das von der ersten Digi talschaltung (7) empfangene Anzeigesignal,
einen Auslesesignaleingang (8) für das von der zweiten Digi talschaltung (11) erhaltene Auslesesignal,
einen Anzeigesignalausgang (12) zur Abgabe der Anzeigesignal flanke an die zweite Digitalschaltung (11) und
einen Datensignalausgang (9) zur Abgabe eines Zustandsdatums an die zweite Digitalschaltung (11) aufweist.6. Digital buffer component according to one of the preceding claims, characterized in that
that the digital buffer component ( 1 )
a display signal input ( 4 ) for the display signal received by the first digital circuit ( 7 ),
a readout signal input ( 8 ) for the readout signal received by the second digital circuit ( 11 ),
a display signal output ( 12 ) for emitting the display signal edge to the second digital circuit ( 11 ) and
has a data signal output ( 9 ) for delivering a status data to the second digital circuit ( 11 ).
dass das digitale Zwischenspeicherbauelement (1) aufweist:
ein erstes Flip-Flop (28) mit einem Takteingang (29), der an dem Anzeigesignaleingang (4) angeschlossen ist, einem Daten eingang (31) und einem Datenausgang (32),
ein zweites Flip-Flop (33) mit einem Takteingang (34), der an dem Auslesesignaleingang (8) angeschlossen ist, einem Daten eingang (36) und einem Datenausgang (37), und
ein drittes Flip-Flop (38) mit einem Takteingang (39), der an dem Auslesesignaleingang (8) angeschlossen ist, einem Daten eingang (41) und einem Datenausgang(42).7. Digital buffer component according to one of the preceding claims, characterized in that
that the digital buffer component ( 1 ) has:
a first flip-flop ( 28 ) with a clock input ( 29 ) which is connected to the display signal input ( 4 ), a data input ( 31 ) and a data output ( 32 ),
a second flip-flop ( 33 ) with a clock input ( 34 ) which is connected to the readout signal input ( 8 ), a data input ( 36 ) and a data output ( 37 ), and
a third flip-flop ( 38 ) with a clock input ( 39 ), which is connected to the readout signal input ( 8 ), a data input ( 41 ) and a data output ( 42 ).
dass das digitale Zwischenspeicherbauelement (1)aufweist:
eine erste Zustandsvergleichslogikschaltung (43), die den Zu stand der Datenausgänge (32, 37) des ersten Flip-Flops (28) und des zweiten Flip-Flops (33) vergleicht und deren Ausgang (55) mit dem Anzeigesignalausgang (12) des digitalen Zwi schenspeicherbauelements (1) verbunden ist,
eine zweite Zustandsvergleichslogikschaltung (50), die den Zustand der Datenausgänge (37, 42) des zweiten Flip-Flops (33) und des dritten Flip-Flops (38) vergleicht, und dessen Ausgang (56) mit dem Datensignalausgang (19) des digitalen Zwischenspeicherbauelements (1) verbunden ist.10. Digital buffer component according to one of the preceding claims, characterized in that
that the digital buffer component ( 1 ) has:
a first state comparison logic circuit ( 43 ) which compares the state of the data outputs ( 32 , 37 ) of the first flip-flop ( 28 ) and the second flip-flop ( 33 ) and whose output ( 55 ) with the display signal output ( 12 ) of the digital Intermediate storage component ( 1 ) is connected,
a second state comparison logic circuit ( 50 ) which compares the state of the data outputs ( 37 , 42 ) of the second flip-flop ( 33 ) and the third flip-flop ( 38 ), and its output ( 56 ) with the data signal output ( 19 ) of the digital Intermediate memory component ( 1 ) is connected.
deren Eingänge (14-1 bis 14-N) mit den Anzeigesignalausgängen (12-1 bis 12-N) der Zwischenspeicherbauelemente (1-1 bis 1-N) verbunden sind.
wobei der Ausgang (16) der Oder-Logikschaltung (15) über eine Anzeigesteuerleitung (17) an die zweite Digitalschaltung (11) angeschlossen ist,
wobei die Datensignalausgänge (19-1 bis 19-N) über einen N Bit breiten Datenbus (23) an die zweite Digitalschaltung (11) angeschlossen sind,
wobei die Anzeigesignaleingänge (4-1 bis 4-N) der Zwischen speicherbauelemente (1-1 bis 1-N) des Zwischenspeicherregisters (2) über Anzeigesignalleitungen (5-1 bis 5-N) mit N ers ten Digitalschaltungen (7-1 bis 7-N) verbunden sind und
wobei die Auslesesignaleingänge (8-1 bis 8-N) der N Zwischen speicherbauelemente (1-1 bis 1-N) des Zwischenspeicherregis ters (2) über eine Ausleseleitung (9) mit der zweiten Digi talschaltung (11) verbunden sind.20. Digital buffer ( 3 ) for transferring display signal edges from a plurality of first digital circuits ( 7-1 to 7 -N) to a second digital circuit ( 11 ), the digital buffer ( 3 ) being a buffer register ( 2 ) consisting of N in parallel switched buffer memory components ( 1 ) according to claim 1 and an OR logic circuit ( 15 ),
whose inputs ( 14-1 to 14 -N) are connected to the display signal outputs ( 12-1 to 12 -N) of the buffer components ( 1-1 to 1 -N).
the output ( 16 ) of the OR logic circuit ( 15 ) being connected to the second digital circuit ( 11 ) via a display control line ( 17 ),
The data signal outputs ( 19-1 to 19 -N) are connected to the second digital circuit ( 11 ) via an N-bit data bus ( 23 ),
wherein the display signal inputs ( 4-1 to 4 -N) of the intermediate memory components ( 1-1 to 1 -N) of the buffer register ( 2 ) via display signal lines ( 5-1 to 5 -N) with N th digital circuits ( 7-1 to 7 -N) are connected and
the readout signal inputs ( 8-1 to 8 -N) of the N intermediate memory components ( 1-1 to 1 -N) of the buffer register register ( 2 ) via a readout line ( 9 ) are connected to the second digital circuit ( 11 ).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2000147183 DE10047183A1 (en) | 2000-09-22 | 2000-09-22 | Intermediate digital memory element for transmitting flank signals from an interrupt generator to a CPU without any dead time being caused by the transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2000147183 DE10047183A1 (en) | 2000-09-22 | 2000-09-22 | Intermediate digital memory element for transmitting flank signals from an interrupt generator to a CPU without any dead time being caused by the transfer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE10047183A1 true DE10047183A1 (en) | 2002-04-18 |
Family
ID=7657357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2000147183 Ceased DE10047183A1 (en) | 2000-09-22 | 2000-09-22 | Intermediate digital memory element for transmitting flank signals from an interrupt generator to a CPU without any dead time being caused by the transfer |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE10047183A1 (en) |
Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979732A (en) * | 1975-02-18 | 1976-09-07 | Motorola, Inc. | Asynchronous status interlock circuit for interface adaptor |
| US4198579A (en) * | 1976-12-25 | 1980-04-15 | Citizen Watch Co., Ltd. | Input circuit for portable electronic devices |
| EP0079618A2 (en) * | 1981-11-17 | 1983-05-25 | Siemens Aktiengesellschaft | Method and arrangement for the controlled transmission of control signals to interfaces of digital systems |
| US4419762A (en) * | 1982-02-08 | 1983-12-06 | Sperry Corporation | Asynchronous status register |
| EP0167827A2 (en) * | 1984-07-11 | 1986-01-15 | International Business Machines Corporation | Interrupt level sharing circuit |
| EP0243235A2 (en) * | 1986-04-18 | 1987-10-28 | Fujitsu Limited | Noise pulse suppressing circuit in a digital system |
| JPS62251932A (en) * | 1986-04-25 | 1987-11-02 | Nec Corp | Interruption control circuit |
| EP0347082A2 (en) * | 1988-06-13 | 1989-12-20 | Advanced Micro Devices, Inc. | Asynchronous interrupt status bit circuit |
| EP0358330A1 (en) * | 1988-09-09 | 1990-03-14 | Compaq Computer Corporation | Programmable interrupt controller |
| GB2225460A (en) * | 1988-11-25 | 1990-05-30 | Standard Microsyst Smc | Asynchronous interrupt arbitrator |
| EP0468454A2 (en) * | 1990-07-25 | 1992-01-29 | Kabushiki Kaisha Toshiba | Interrupt controller |
| EP0506140A1 (en) * | 1991-03-29 | 1992-09-30 | Nec Corporation | Interrupt control unit |
| DE4140920C1 (en) * | 1991-12-12 | 1993-05-27 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt, De | Level changing circuitry for flanks of rectangular or trapezoidal signals - has threshold value discriminator with output signal separated into two channels, each having a gate circuit assigned to SR-flip=flop |
| JPH0844472A (en) * | 1994-07-29 | 1996-02-16 | Sharp Corp | Document processor |
| US5584028A (en) * | 1990-05-14 | 1996-12-10 | At&T Global Information Solutions Company | Method and device for processing multiple, asynchronous interrupt signals |
| US5752063A (en) * | 1993-12-08 | 1998-05-12 | Packard Bell Nec | Write inhibited registers |
-
2000
- 2000-09-22 DE DE2000147183 patent/DE10047183A1/en not_active Ceased
Patent Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979732A (en) * | 1975-02-18 | 1976-09-07 | Motorola, Inc. | Asynchronous status interlock circuit for interface adaptor |
| US4198579A (en) * | 1976-12-25 | 1980-04-15 | Citizen Watch Co., Ltd. | Input circuit for portable electronic devices |
| EP0079618A2 (en) * | 1981-11-17 | 1983-05-25 | Siemens Aktiengesellschaft | Method and arrangement for the controlled transmission of control signals to interfaces of digital systems |
| US4419762A (en) * | 1982-02-08 | 1983-12-06 | Sperry Corporation | Asynchronous status register |
| EP0167827A2 (en) * | 1984-07-11 | 1986-01-15 | International Business Machines Corporation | Interrupt level sharing circuit |
| EP0243235A2 (en) * | 1986-04-18 | 1987-10-28 | Fujitsu Limited | Noise pulse suppressing circuit in a digital system |
| JPS62251932A (en) * | 1986-04-25 | 1987-11-02 | Nec Corp | Interruption control circuit |
| EP0347082A2 (en) * | 1988-06-13 | 1989-12-20 | Advanced Micro Devices, Inc. | Asynchronous interrupt status bit circuit |
| EP0358330A1 (en) * | 1988-09-09 | 1990-03-14 | Compaq Computer Corporation | Programmable interrupt controller |
| GB2225460A (en) * | 1988-11-25 | 1990-05-30 | Standard Microsyst Smc | Asynchronous interrupt arbitrator |
| US5584028A (en) * | 1990-05-14 | 1996-12-10 | At&T Global Information Solutions Company | Method and device for processing multiple, asynchronous interrupt signals |
| EP0468454A2 (en) * | 1990-07-25 | 1992-01-29 | Kabushiki Kaisha Toshiba | Interrupt controller |
| EP0506140A1 (en) * | 1991-03-29 | 1992-09-30 | Nec Corporation | Interrupt control unit |
| DE4140920C1 (en) * | 1991-12-12 | 1993-05-27 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt, De | Level changing circuitry for flanks of rectangular or trapezoidal signals - has threshold value discriminator with output signal separated into two channels, each having a gate circuit assigned to SR-flip=flop |
| US5752063A (en) * | 1993-12-08 | 1998-05-12 | Packard Bell Nec | Write inhibited registers |
| JPH0844472A (en) * | 1994-07-29 | 1996-02-16 | Sharp Corp | Document processor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3300260C2 (en) | ||
| DE3300262C2 (en) | ||
| DE3300261C2 (en) | ||
| DE2418653C3 (en) | Device for displaying an extreme value of a sequence of digital values | |
| DE2847216C2 (en) | Data processing system with multi-program operation | |
| DE2856483C2 (en) | ||
| DE69428634T2 (en) | Hardware arrangement and method for extending the data processing time in the assembly line stages of a microcomputer system | |
| DE2853239A1 (en) | DATA BUFFER MEMORY OF TYPE FIRST-IN, FIRST-OUT WITH VARIABLE INPUT AND FIXED OUTPUT | |
| DE69321637T2 (en) | Device and method for data transmission between buses of different widths | |
| DE4018481A1 (en) | MICROPROCESSOR HOLD AND LOCK CIRCUIT | |
| DE2719531B2 (en) | Digital logic circuit for synchronizing data transmission between asynchronous data systems | |
| EP0099142B1 (en) | Method and device for the demodulation of a frequency-modulated input signal | |
| DE69328913T2 (en) | Serial data transmission arrangement | |
| DE2918357C2 (en) | Store data buffer controller | |
| DE3818097C2 (en) | ||
| DE69327886T2 (en) | Parallelized differential flag logic | |
| DE10047183A1 (en) | Intermediate digital memory element for transmitting flank signals from an interrupt generator to a CPU without any dead time being caused by the transfer | |
| DE69527819T2 (en) | Arrangement for conflict management between a CPU and memories | |
| DE19948598B4 (en) | Microcomputer with sampling function of a repeat request signal in synchronization with a sampling signal | |
| DE4437959C2 (en) | Serial communication circuit | |
| DE3152403C2 (en) | ||
| DE68910419T2 (en) | Statistical coding device for generating code words with a variable number of binary elements. | |
| DE4206112A1 (en) | PATTERN RECOGNITION DEVICE | |
| DE10245126B3 (en) | Digital counter readable without interruption and method for counting counting pulses | |
| DE3713068C2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8131 | Rejection |