KR20120088441A - 소자 특성 보상회로 및 이를 이용하는 반도체 장치 - Google Patents

소자 특성 보상회로 및 이를 이용하는 반도체 장치 Download PDF

Info

Publication number
KR20120088441A
KR20120088441A KR1020110009798A KR20110009798A KR20120088441A KR 20120088441 A KR20120088441 A KR 20120088441A KR 1020110009798 A KR1020110009798 A KR 1020110009798A KR 20110009798 A KR20110009798 A KR 20110009798A KR 20120088441 A KR20120088441 A KR 20120088441A
Authority
KR
South Korea
Prior art keywords
signal
clock signal
control code
generate
delay
Prior art date
Application number
KR1020110009798A
Other languages
English (en)
Inventor
김기한
이현우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110009798A priority Critical patent/KR20120088441A/ko
Priority to US13/219,611 priority patent/US8519760B2/en
Publication of KR20120088441A publication Critical patent/KR20120088441A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60Q—ARRANGEMENT OF SIGNALLING OR LIGHTING DEVICES, THE MOUNTING OR SUPPORTING THEREOF OR CIRCUITS THEREFOR, FOR VEHICLES IN GENERAL
    • B60Q1/00—Arrangement of optical signalling or lighting devices, the mounting or supporting thereof or circuits therefor
    • B60Q1/26—Arrangement of optical signalling or lighting devices, the mounting or supporting thereof or circuits therefor the devices being primarily intended to indicate the vehicle, or parts thereof, or to give signals, to other traffic
    • B60Q1/30—Arrangement of optical signalling or lighting devices, the mounting or supporting thereof or circuits therefor the devices being primarily intended to indicate the vehicle, or parts thereof, or to give signals, to other traffic for indicating rear of vehicle, e.g. by means of reflecting surfaces
    • B60Q1/302—Arrangement of optical signalling or lighting devices, the mounting or supporting thereof or circuits therefor the devices being primarily intended to indicate the vehicle, or parts thereof, or to give signals, to other traffic for indicating rear of vehicle, e.g. by means of reflecting surfaces mounted in the vicinity, e.g. in the middle, of a rear window
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60Q—ARRANGEMENT OF SIGNALLING OR LIGHTING DEVICES, THE MOUNTING OR SUPPORTING THEREOF OR CIRCUITS THEREFOR, FOR VEHICLES IN GENERAL
    • B60Q1/00—Arrangement of optical signalling or lighting devices, the mounting or supporting thereof or circuits therefor
    • B60Q1/26—Arrangement of optical signalling or lighting devices, the mounting or supporting thereof or circuits therefor the devices being primarily intended to indicate the vehicle, or parts thereof, or to give signals, to other traffic
    • B60Q1/2619—Arrangement of optical signalling or lighting devices, the mounting or supporting thereof or circuits therefor the devices being primarily intended to indicate the vehicle, or parts thereof, or to give signals, to other traffic built in the vehicle body
    • B60Q1/2623—Details of the fastening means
    • B60Q1/2626—Screw-nut fasteners
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F13/00—Illuminated signs; Luminous advertising
    • G09F13/04—Signs, boards or panels, illuminated from behind the insignia
    • G09F13/12—Signs, boards or panels, illuminated from behind the insignia using a transparent mirror or other light reflecting surface transparent to transmitted light whereby a sign, symbol, picture or other is visible only when illuminated
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60Q—ARRANGEMENT OF SIGNALLING OR LIGHTING DEVICES, THE MOUNTING OR SUPPORTING THEREOF OR CIRCUITS THEREFOR, FOR VEHICLES IN GENERAL
    • B60Q1/00—Arrangement of optical signalling or lighting devices, the mounting or supporting thereof or circuits therefor
    • B60Q1/0064—Arrangement of optical signalling or lighting devices, the mounting or supporting thereof or circuits therefor with provision for maintenance, e.g. changing the light bulb
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60Y—INDEXING SCHEME RELATING TO ASPECTS CROSS-CUTTING VEHICLE TECHNOLOGY
    • B60Y2200/00—Type of vehicle
    • B60Y2200/10—Road Vehicles
    • B60Y2200/11—Passenger cars; Automobiles

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

소자 특성 검출 회로는 소자 특성 검출부 및 내부전압 조절부를 포함한다. 상기 소자 특성 검출부는 클럭 신호의 주파수 및 소자 특성을 검출하고 검출 결과에 따라 제어코드 신호를 생성한다. 상기 내부전압 조절부는 상기 제어코드 신호에 응답하여 내부전압의 레벨을 보정하여 보정 내부전압을 생성한다.

Description

소자 특성 보상회로 및 이를 이용하는 반도체 장치 {DEVICE CHARACTERISTICS COMPENSATING CIRCUIT AND SEMICONDUCTOR APPARATUS USING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 소자 특성 보상회로 및 이를 이용하는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치에 탑재되는 반도체 칩은 복수개가 웨이퍼 상에서 제조된다. 상기 복수개의 칩은 동일한 웨이퍼 상에서 제조되지만, 상기 복수개의 칩의 성능에는 스큐 및 특성 변화가 발생할 수 밖에 없다. 즉, 상기 웨이퍼 중앙부에 위치한 칩과 상기 웨이퍼의 가장자리에 배치되는 칩은 동일한 제조과정을 통해 제조되더라도 공정 차이를 겪을 수 밖에 없기 때문에, 칩을 구성하는 소자의 특성에 변동이 생기고, 이에 따라 칩 간의 성능 차이가 발생할 수 밖에 없다.
반도체 장치는 앞서 설명한 소자의 특성 및 칩의 성능 차이에 무관하게 일정한 레벨의 내부전압을 사용하도록 설계된다. 따라서, 칩의 소자 특성이 그대로 반도체 장치의 성능에 반영되는 문제점이 있다.
클럭의 주파수가 높은 경우 동작속도가 그만큼 빨라지기 때문에 클럭의 주파수가 낮은 경우보다 상대적으로 높은 레벨의 내부전압이 사용되어야 하고, 소자 특성이 큰 경우 성능 개선을 위해 상기 소자 특성이 작은 경우보다 상대적으로 높은 레벨의 전압이 사용되어야 한다. 그러나, 종래의 반도체 장치에서는, 상기 클럭 신호의 주파수 및 상기 소자 특성에 무관하게 일정한 레벨의 내부전압을 사용하였다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 클럭 신호의 주파수, 공정 스큐 및 소자 특성에 따라 칩의 성능을 보상할 수 있는 소자 특성 보상회로 및 이를 이용하는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 소자 특성 보상회로는 클럭 신호의 주파수 및 소자 특성을 검출하고 검출 결과에 따라 제어코드 신호를 생성하도록 구성된 소자 특성 검출부; 및 상기 제어코드 신호에 응답하여 내부전압의 레벨을 보정하여 보정 내부전압을 생성하도록 구성된 내부전압 조절부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 클럭 신호를 지연하여 내부 클럭 신호를 생성하는 지연 고정 루프; 버퍼 제어신호에 응답하여 상기 내부 클럭 신호를 버퍼링하여 출력하는 클럭 버퍼링부; 상기 클럭 신호의 주파수 및 소자 특성을 검출하고, 검출 결과에 따라 제어코드 신호를 생성하는 소자 특성 검출부; 및 상기 제어코드 신호에 응답하여 제 1 및 제 2 동작 신호 중 하나로부터 상기 버퍼 제어신호를 생성하는 버퍼 제어부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는 클럭 신호를 지연하여 내부 클럭 신호를 생성하는 지연 고정 루프; 상기 클럭 신호의 주파수 및 소자 특성을 검출하고, 검출 결과에 따라 제어코드 신호를 생성하는 소자 특성 검출부; 및 상기 제어코드 신호에 응답하여 상기 지연 고정 루프의 업데이트 주기를 변화시키는 업데이트 주기 설정부를 포함한다.
본 발명에 의하면, 공정 상의 차이로 인해 반도체 장치를 구성하는 칩들의 소자 특성을 보상할 수 있으므로, 소자 특성에 따라 변동하는 칩의 성능을 최적화하고, 칩의 저하된 성능을 개선할 수 있으며, 불필요한 전력소모를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 소자 특성 보상회로의 구성을 개략적으로 보여주는 블록도,
도 2는 도 1의 제어코드 생성부의 실시예를 개략적으로 보여주는 블록도,
도 3은 도 1의 내부전압 조절부의 실시예를 개략적으로 보여주는 블록도,
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성으로 개략적으로 보여주는 블록도이다.
도 1은 본 발명의 실시예에 따른 소자 특성 보상회로의 구성을 개략적으로 보여주는 블록도이다. 도 1에서, 상기 소자 특성 보상회로(1)는 소자 특성 검출부(100) 및 내부전압 조절부(130)를 포함한다.
상기 소자 특성 검출부(100)는 클럭 신호(CLK)를 수신하여 제어코드 신호(CODE<0:n>)를 생성하도록 구성된다. 상기 소자 특성 검출부(100)는 상기 클럭 신호(CLK)의 주파수 및 소자 특성을 검출하고, 검출 결과에 따라 상기 제어코드 신호(CODE<0:n>)를 생성할 수 있다. 상기 클럭 신호(CLK)의 주파수는 클럭 주기의 느리고 빠름을 의미하고, 상기 소자 특성은 반도체 장치의 칩을 구성하는 소자들의 동작 성능이 느리고 빠름을 의미한다. 본 발명의 실시예에서, 상기 소자 특성이 빠르고 느림은 상기 소자 특성이 기준(default)보다 큰 것을 말한다. 또한, 상기 소자 특성이 빠르고 느린 것은 기준으로부터 스큐가 크다는 것을 의미한다. 또한, 상기 소자 특성이 크다는 것은 소자 특성이 좋지 않다는 의미가 될 수 있고, 상기 소자 특성이 작다는 것은 상기 소자 특성이 우수하다는 의미가 될 수 있다. 또한, 상기 소자 특성이 우수하다는 것은 상기 소자 특성이 상기 기준에 근접하다는 것을 의미할 수 있다. 상기 기준은 반도체 제조자 및 설계자가 의도한 제고공정에서 소자가 가질 수 있는 특성을 의미할 수 있다. 즉, 상기 소자 특성은 상기 반도체 칩이 제조되면서 발생한 상기 소자들의 공정 특성일 수 있다. 상기 소자 특성 검출부(100)는 상기 클럭 신호(CLK)의 주파수와 상기 소자 특성을 함께 검출하여 상기 제어코드 신호(CODE<0:n>)의 코드 값을 증가시키거나 감소시킨다.
상기 소자 특성 검출부(100)는 소자 특성 검출 지연부(110) 및 제어코드 생성부(120)를 포함한다. 상기 소자 특성 검출 지연부(110)는 상기 클럭 신호(CLK)를 수신하여 지연 클럭 신호(CLKD)를 생성한다. 상기 소자 특성 검출 지연부(110)는 상기 소자 특성을 검출하기 위해 반도체 장치를 구성하는 신호 경로 중 어느 것이라도 복제하여 사용할 수 있다. 또는, 상기 소자 특성 검출 지연부(110)는 상기 반도체 장치를 구성하는 어떠한 신호 경로가 갖는 지연 값과 실질적으로 동일한 지연 값을 갖도록 구성될 수 있다. 예를 들어, 가장 정밀한 소자 특성의 검출 결과를 얻기 위해서 상기 소자 특성 검출 지연부(110)는 가장 나쁜 조건의 신호 경로를 복제하거나 상기 가장 나쁜 신호 경로의 지연 값과 실질적으로 동일한 지연 값을 갖도록 구성될 수 있다. 또한, 대략적인 검출 결과를 얻기 위해서는 상기 신호 경로의 일부분을 복제하여 구성하거나 상기 일부분의 신호 경로의 지연 값과 실질적으로 동일한 지연 값을 갖도록 구성될 수 있다. 상기 신호 경로는 예를 들어, 반도체 장치의 입력 단자로부터 출력 단자까지의 데이터의 이동 경로일 수 있다. 다시 말해, 상기 신호 경로는 반도체 장치에 구비된 신호 경로 중에 가장 긴 신호 경로, 즉, 임계 경로(critical path)일 수 있다. 다만, 이에 한정하는 것은 아니고, 반도체 장치의 신호 경로 중 어드레스 신호의 이동 경로 또는 커맨드 신호의 이동 경로 등 다양한 신호 경로가 사용될 수 있다.
상기 임계 경로가 복제된 회로 또는 상기 임계 경로와 실질적으로 동일한 지연 값을 갖는 회로가 상기 소자 특성 검출 지연부(110)로 선택되는 경우, 상기 클럭 신호(CLK)는 상기 소자 특성 검출 지연부(110)에 의해 가장 나쁜 조건으로 지연될 수 있으므로, 상기 소자 특성을 가장 정확하게 상기 제어코드 신호(CODE<0:n>)로서 출력할 수 있을 것이다. 따라서, 소자 특성이 작은 경우, 상기 소자 특성 검출 지연부(110)의 지연량은 중간 값을 가질 것이고, 상기 소자 특성이 큰 경우, 즉, 상기 소자 특성이 빠른 경우 작은 지연량을 갖고, 상기 소자 특성이 느린 경우 큰 상기 소자 특성 검출 지연부(110)의 지연량은 클 것이다.
상기 제어코드 생성부(120)는 상기 클럭 신호(CLK) 및 상기 지연 클럭 신호(CLKD)를 수신하여 상기 제어코드 신호(CODE<0:n>)를 생성한다. 상기 제어코드 생성부(120)는 상기 클럭 신호(CLK)의 주파수 및 상기 소자 특성 검출 지연부(110)에 응답하여 상기 제어코드 신호(CODE<0:n>)를 증가시키거나 감소시킨다. 상기 제어코드 생성부(120)의 상세한 설명은 이하에서 다시 서술하기로 한다.
상기 내부전압 조절부(130)는 내부전압(VINT) 및 상기 제어코드 신호(CODE<0:n>)를 수신하여 보정 내부전압(CVINT)을 생성한다. 상기 내부전압(VINT)은 상기 반도체 장치의 내부전압 생성 회로에서 생성된 전압으로, 외부전압 또는 전원전압을 상기 반도체 장치의 내부에서 사용될 수 있도록 그 레벨이 조절된 전압이다. 상기 내부전압 조절부(130)는 상기 제어코드 신호(CODE<0:n>)에 응답하여 상기 내부전압(VINT)의 레벨을 조절하여 상기 보정 내부전압(CVINT)을 생성할 수 있다. 상기 내부전압 조절부(130)는 예를 들어, 상기 제어코드 신호(CODE<0:n>)의 코드 값이 큰 경우 상기 내부전압(VINT)으로부터 상대적으로 높은 레벨의 보정 내부전압(CVINT)을 생성하고, 상기 제어코드 신호(CODE<0:n>)의 코드 값이 작은 경우 상기 내부전압(VINT)으로부터 상대적으로 낮은 레벨의 보정 내부전압(CVINT)을 생성한다. 또한, 상기 제어코드 신호(CODE<0:n>)의 코드 값이 중간 값을 가질 때는 수신된 내부전압(VINT)을 보정하지 않고 상기 보정 내부전압(CVINT)으로 제공할 수 있다.
도 2는 도 1의 제어코드 생성부의 실시예의 구성을 보여주는 블록도이다. 도 2에서, 상기 제어코드 생성부(120)는 활성화부(121), 비활성화부(122) 및 카운팅부(123)를 포함한다. 상기 활성화부(121)는 상기 클럭 신호(CLK)를 수신하면 인에이블 신호(EN)를 생성한다. 상기 활성화부(121)는 플립플롭으로 구성되어 상기 클럭 신호(CLK)가 입력되면 외부전압(VDD)으로부터 펄스 형태의 상기 인에이블 신호(EN)를 생성할 수 있다. 상기 비활성화부(122)는 상기 지연 클럭 신호(CLKD)를 수신하면 디스에이블 신호(DIS)를 생성한다. 상기 비활성화부(122)는 상기 활성화부(121)와 마찬가지로, 플립플롭으로 구성되어 상기 지연 클럭 신호(CLKD)가 입력되면 펄스 형태의 상기 디스에이블 신호(DIS)를 생성할 수 있다.
상기 카운팅부(123)는 상기 인에이블 신호(EN)가 인에이블된 시점부터 상기 디스에이블 신호(DIS)가 디스에이블될 때까지 상기 클럭 신호(CLK)의 토글링 수를 카운트 한다. 상기 카운팅부(123)는 상기 인에이블 신호(EN)가 인에이블되면 상기 디스에이블 신호(DIS)가 인에이블될 때까지 상기 클럭 신호(CLK)의 토글링 수를 카운트하고, 상기 카운트 결과에 따라 상기 제어코드 신호(CODE<0:n>)의 값을 증가시킨다. 예를 들어, 카운트된 상기 클럭 신호(CLK)의 토글링 수가 적은 경우, 작은 코드 값을 갖는 상기 제어코드 신호(CODE<0:n>)를 생성하고, 카운트된 상기 클럭 신호(CLK)의 토글링 수가 많은 경우, 큰 코드 값을 갖는 상기 제어코드 신호(CODE<0:n>)를 생성한다.
위와 같은 구성을 통해, 상기 소자 특성 검출부(100)는 상기 클럭 신호(CLK)의 주파수가 높고, 상기 소자 특성 검출 지연부(110)의 지연량이 많을수록 큰 코드 값을 갖는 상기 제어코드 신호(CODE<0:n>)를 생성한다. 반대로, 상기 클럭 신호(CLK)의 주파수가 작고, 상기 소자 특성 검출 지연부(110)의 지연량이 작을수록 작은 코드 값을 갖는 상기 제어코드 신호(CODE<0:n>)를 생성할 수 있다. 따라서, 상기 클럭 신호(CLK)의 주파수가 동일한 경우 상기 소자 특성 검출부(100)는 소자 특성이 빠르면 작은 코드 값을 갖는 상기 제어코드 신호(CODE<0:n>)를 생성할 수 있고, 상기 소자 특성이 느리면 작은 코드 값을 갖는 상기 제어코드 신호(CODE<0:n>)를 생성할 수 있으며, 상기 소자 특성이 작다면 중간 값인 기준 코드 값을 갖는 상기 제어코드 신호(CODE<0:n>)를 생성할 수 있다.
도 3은 도 1의 내부전압 조절부의 실시예의 구성을 보여주는 블록도이다. 상기 내부전압 조절부(130)는 코드 값 판별부(131) 및 레귤레이팅부(132)를 포함한다. 상기 코드 값 판별부(131)는 상기 제어코드 신호(CODE<0:n>)를 수신하여 코드 값 판별신호를 생성한다. 상기 코드 값 판별신호는 업 신호(UP), 다운 신호(DN), 기준 신호(REF)를 포함하고, 상기 코드 값 판별부(131)는 상기 제어코드 신호(CODE<0:n>)의 코드 값에 따라 상기 업 신호(UP), 다운 신호(DN) 및 기준 신호(REF)를 생성한다. 즉, 상기 코드 값 판별부(131)는 상기 소자 특성이 작은 경우(또는 우수한 경우)를 기준 값(또는, 중간 값)으로 설정하여, 상기 기준 값보다 큰 값을 갖는 상기 제어코드 신호(CODE<0:n>)가 입력되면 상기 업 신호(UP)를 생성하고, 상기 기준 값과 동일한 값을 갖는 상기 제어코드 신호(CODE<0:n>)가 입력되면 상기 기준 신호(REF)를 생성하며, 상기 기준 값보다 작은 값을 갖는 상기 제어코드 신호(CODE<0:n>)가 입력되면 상기 다운 신호(DN)를 생성한다. 상기 코드 값 판별부(131)는 일반적인 디코더 회로를 사용하여 구현될 수 있다.
상기 레귤레이팅부(132)는 상기 코드 값 판별신호에 따라 상기 내부전압(VINT)의 레벨을 조절하여 상기 보정 내부전압(CVINT)을 생성하도록 구성된다. 상기 레귤레이팅부(132)는 상기 코드 값 판별부(131)로부터 업 신호(UP)를 수신하는 경우 상기 내부전압(VINT)보다 더 높은 레벨의 전압을 상기 보정 내부전압(CVINT)으로 제공한다. 상기 레귤레이팅부(132)는 상기 코드 값 판별부(131)로부터 기준 신호(REF)를 수신하는 경우 상기 내부전압(VINT)을 상기 보정 내부전압(CVINT)을 제공한다. 또한, 상기 레귤레이팅부(132)는 상기 코드 값 판별부(131)로부터 다운 신호(DOWN)를 수신하는 경우 상기 내부전압(VINT)보다 낮은 레벨의 전압을 상기 보정 내부전압(CVINT)으로 제공한다. 상기 보정 내부전압(CVINT)은 상기 반도체 장치에 구비되는 내부 회로들로 전송되어 상기 내부 회로의 전원으로 사용된다.
도 1 내지 도 3을 참조하여 본 발명의 실시예에 따른 소자 특성 보상회로(1)의 동작을 설명하면 다음과 같다. 상기 소자 특성이 빠른 칩을 포함하는 반도체 장치의 경우 상기 소자 특성 검출 지연부(110)는 작은 지연량을 갖는다. 상기 소자 특성이 느린 칩을 포함하는 반도체 장치의 경우 상기 소자 특성 검출 지연부(110)는 큰 지연량을 갖고, 상기 소자 특성이 작은 칩을 포함하는 반도체 장치의 경우 상기 소자 특성 검출 지연부(110)가 상기 소자 특성이 빠른 경우와 느린 경우 사이의 지연량을 갖게 된다. 이 때 입력되는 클럭 신호(CLK)의 주파수가 동일하다고 가정하면, 상기 클럭 신호(CLK)에 응답하여 인에이블 신호(EN)가 인에이블 된 시점부터 상기 소자 특성 검출 지연부(110)에 의해 지연된 상기 지연 클럭 신호(CLKD)에 응답하여 디스에이블 신호(DIS)가 인에이블되는 시점까지의 상기 클럭 신호(CLK)의 토글링 수는 상기 소자 특성이 느린 경우가 가장 많고, 소자 특성이 작은 경우가 그 다음이며, 상기 소자 특성이 빠른 경우가 가장 적다. 상기 제어코드 생성부(120)는 상기 소자 특성이 느린 경우 가장 큰 코드 값을 갖는 상기 제어코드 신호(CODE<0:n>)를 생성하고, 상기 내부전압 조절부(130)는 상기 제어코드 신호(CODE<0:n>) 및 이로부터 생성되는 상기 업 신호(UP)에 따라 상기 내부전압(VINT)보다 높은 레벨을 갖는 상기 보정 내부전압(CVINT)을 생성한다. 상기 소자 특성이 작은 경우 상기 제어코드 생성부(120)는 기준 값에 상응하는 상기 제어코드 신호(CODE<0:n>)를 생성하고, 상기 내부전압 조절부(130)는 상기 제어코드 신호(CODE<0:n>) 및 이로부터 생성되는 상기 기준 신호(REF)에 따라 상기 내부전압(VINT)을 별도로 보정하지 않고 상기 보정 내부전압(CVINT)을 생성한다. 소자 특성이 빠른 경우 상기 제어코드 생성부(120)는 위의 두 경우보다 작은 코드 값을 갖는 상기 제어코드 신호(CODE<0:n>)를 생성하고, 상기 내부전압 조절부(130)는 상기 제어코드 신호(CODE<0:n>) 및 이로부터 생성되는 상기 다운 신호(DN)에 따라 상기 내부전압(VINT)보다 낮은 레벨을 갖는 상기 보정 내부전압(CVINT)을 생성한다. 따라서, 본원발명의 실시예에 따른 소자 특성 보상회로(1)는 소자의 특성이 느리면 높은 레벨의 내부전압을 제공하여 그 동작 속도를 향상시키고, 소자 특성이 빠르면 낮은 레벨의 내부전압을 제공하여 그 동작 속도를 최적화 한다. 따라서, 본 발명의 실시예는 상기 소자 특성에 따라 칩의 성능을 최적화할 수 있고, 칩의 신뢰성을 향상시킬 수 있다.
또한, 상기 반도체 장치가 높은 주파수를 갖는 클럭 신호(CLK)를 수신하는 경우 상기 각각의 경우에서 상기 제어코드 생성부(120)가 생성하는 상기 제어코드 신호(CODE<0:n>)의 코드 값은 더 커지고, 이에 따라 상기 내부전압 생성부(130)가 제공하는 내부전압(VINT) 레벨은 전체적으로 더 상승할 수 있다. 반대로, 상기 반도체가 낮은 주파수를 갖는 클럭 신호(CLK)를 수신하는 경우 상기 각각의 경우에서 상기 제어코드 생성부(120)가 생성하는 상기 제어코드 신호(CODE<0:n>)의 코드 값은 더 작아지고, 이에 따라 상기 내부전압 생성부(130)가 제공하는 내부전압(VINT) 레벨은 전체적으로 더 하강할 수 있다. 따라서, 본 발명의 실시예는 높은 주파수의 클럭 신호(CLK)를 수신하는 반도체 장치에서 높은 레벨의 내부전압(VINT)을 생성하여 고성능으로 동작할 수 있도록 하고, 낮은 주파수의 클럭 신호(CLK)를 수신하는 반도체 장치에서 낮은 레벨의 내부전압(VINT)을 생성하여 불필요한 전류 소모를 감소시킬 수 있다.
따라서, 본 발명의 실시예에 따른 소자 특성 보상회로는 클럭 신호의 주파수가 높을수록 그리고 소자 특성이 느릴수록 높은 레벨을 갖는 상기 보정 내부전압(CVINT)을 제공할 수 있다. 그리고, 클럭 신호의 주파수가 낮을수록 그리고 소자 특성이 빠를수록 낮은 레벨을 갖는 상기 보정 내부전압(CVINT)을 제공할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 블록도이다. 도 4에서, 상기 반도체 장치(2)는 지연 고정 루프(210), 클럭 버퍼링부(220), 버퍼 제어부(230), 업데이트 주기 설정부(240)를 포함한다. 상기 지연 고정 루프(210)는 클럭 신호(CLK)를 수신하고, 상기 클럭 신호(CLK)를 소정시간 지연하여 내부 클럭 신호(DLL_CLK)를 생성한다. 상기 지연 고정 루프(210)는 일반적인 구성으로 지연라인(211), 지연라인 제어부(212), 지연 모델부(213) 및 위상 감지부(214)를 포함한다.
상기 클럭 버퍼링부(220)는 버퍼 인에이블 신호(BUFEN)에 응답하여 상기 내부 클럭 신호(DLL_CLK)를 버퍼링하여 출력한다. 상기 클럭 버퍼링부(220)는 상기 버퍼 인에이블 신호(BUFEN)에 응답하여 활성화되었을 때 상기 내부 클럭 신호(DLL_CLK)를 버퍼링하여 출력한다. 상기 반도체 장치(2)는 상기 지연 고정 루프(210) 및 상기 클럭 버퍼링부(220)를 포함하여 클럭 신호(CLK)에 동기되어 입력되는 커맨드에 응답하여 내부적으로 동작할 수 있도록 구성되어 있다.
상기 버퍼 제어부(230)는 도 1의 소자 특성 검출부(100)로부터 생성된 상기 제어코드 신호(CODE<0:n>)를 수신한다. 상기 버퍼 제어부(230)는 상기 제어코드 신호(CODE<0:n>)에 응답하여 제 1 동작 신호(ACT_int) 및 제 2 동작 신호(RD_int) 중 하나로부터 상기 버퍼 인에이블 신호(BUFEN)를 생성한다. 상기 버퍼 제어부(230)는 상기 제어코드 신호(CODE<0:n>)에 응답하여 상기 제 1 및 제 2 동작 신호(ACT_int, RD_int) 중 하나를 상기 버퍼 인에이블 신호(BUFEN)로서 제공한다. 본 발명의 실시예에서, 상기 제 2 동작 신호(RD_int)의 인에이블 구간은 상기 제 1 동작 신호(ACT_int)의 인에이블 구간보다 짧은 것이 바람직하다. 예를 들어, 상기 제 1 동작 신호(ACT_int)는 액티브 신호일 수 있고, 상기 제 2 동작 신호(RD_int)는 리드 신호일 수 있다. 상기 액티브 신호는 상기 반도체 장치(2)를 활성화시키는 신호이고, 상기 리드 신호는 상기 반도체 장치(2)가 활성화된 이후 개별적인 리드 동작을 수행하도록 지시하는 신호이다.
상기 버퍼 제어부(230)는 상기 제어코드 신호(CODE<0:n>)의 코드 값이 소정 값보다 큰 경우 상기 제 1 동작 신호(ACT_int)로부터 상기 버퍼 인에이블 신호(BUFEN)를 생성하고, 상기 제어코드 신호(CODE<0:n>)의 코드 값이 상기 소정 값보다 작은 경우 상기 제 2 동작 신호(RD_int)로부터 상기 버퍼 인에이블 신호(BUFEN)를 생성한다. 상기 버퍼 제어부(230)는 상기 제어코드 신호(CODE<0:n>)의 코드 값이 큰 경우, 긴 인에이블 구간을 갖는 상기 제 1 동작 신호(ACT_int)로부터 상기 버퍼 인에이블 신호(BUFEN)를 생성하고, 상기 제어코드 신호(CODE<0:n>)의 코드 값이 작은 경우, 짧은 인에이블 구간을 갖는 상기 제 2 동작 신호(RD_int)로부터 상기 버퍼 인에이블 신호(BUFEN)를 생성한다.
도 4에서, 상기 반도체 장치(2)는 출력 인에이블 신호 생성부(250) 및 출력 제어신호 생성부(260)를 더 포함한다. 상기 출력 인에이블 생성부(250)는 상기 클럭 버퍼링부(220)에서 출력된 버퍼링된 내부 클럭 신호(DLL_CLK)를 다시 클럭 신호(CLK)에 동기시켜 출력 인에이블 신호(OUTEN)를 생성한다. 상기 출력 제어신호 생성부(260)는 상기 출력 인에이블 신호(OUTEN) 및 상기 내부 클럭 신호(DLL_CLK)를 수신하여 데이터 출력 신호(DQ/DQS)를 생성한다. 상기 데이터 출력 신호(DQ/DQS)는 반도체 장치(2)에 저장된 데이터를 외부로 출력할 때, 상기 데이터가 동기되는 신호이다. 즉, 상기 반도체 장치(2)는 상기 데이터 출력 신호(DQ/DQS)에 동기하여 상기 데이터를 출력한다.
클럭 신호(CLK)의 주파수가 높거나 소자 특성이 느린 경우 상기 출력 인에이블 신호 생성부(250)가 상기 출력 인에이블 신호(OUTEN)를 생성할 수 있는 타이밍 마진이 증가한다. 따라서, 상기 클럭 버퍼링부(220)가 충분한 시간 동안 상기 내부 클럭 신호(DLL_CLK)를 제공해야 상기 출력 인에이블 신호(OUTEN)를 정상적으로 생성할 수 있다. 따라서, 본 발명의 실시예는 상기 출력 인에이블 신호(OUTEN)의 정상적인 생성을 위해, 클럭의 주파수가 낮고, 소자 특성이 느린 경우 상기 제 1 동작 신호(ACT_int)에 응답하여 충분한 시간 동안 상기 내부 클럭 신호(DLL_CLK)를 제공할 수 있다. 반대로, 클럭의 주파수가 낮거나 소자 특성이 빠른 경우 상기 출력 인에이블 신호(OUTEN)를 생성할 수 있는 타이밍 마진은 충분히 확보된다. 따라서, 본 발명의 실시예는 제 2 동작 신호(RD_int)에 응답하여 필요한 시간 동안 상기 내부 클럭 신호(DLL_CLK)를 제공할 수 있다. 따라서, 불필요한 전류소모를 감소시킬 수 있다. 따라서, 본 발명의 실시예는 클럭의 주파수 및 소자 특성을 검출하는 소자 특성 검출부(100)를 구비하여 반도체 장치(2)의 동작 상황에 맞게 상기 내부 클럭 신호(DLL_CLK)의 생성 구간, 즉, DLL 회로의 동작 구간을 설정할 수 있다.
상기 업데이트 주기 설정부(240)는 상기 지연 고정 루프(210)의 지연 고정 동작의 주기를 설정할 수 있다. 즉, 상기 업데이트 주기 설정부(240)는 상기 지연 고정 루프로 업데이트 신호(UPDATE)를 제공하여 상기 지연 고정 루프(210)의 동작을 제어한다. 상기 지연 고정 루프(210)는 상기 업데이트 신호(UPDATE)를 수신하면 상기 지연라인(211)의 지연량을 변경하여 지연 고정 동작을 수행한다. 상기 업데이트 주기 설정부(240)는 상기 제어코드 신호(CODE<0:n>)에 응답하여 상기 업데이트 신호(UPDATE)의 생성 주기를 가변한다.
상기 업데이트 주기 설정부(240)는 상기 클럭 신호(CLK)의 주기가 짧고 소자 특성이 느린 경우에는 상기 업데이트 신호(UPDATE)의 생성주기를 짧게 하고, 상기 클럭 신호(CLK)의 주기가 길고 소자 특성이 빠른 경우 상기 업데이트 신호(UPDATE)의 생성주기를 길게 한다. 상기 지연 고정 루프(210)는 상기 업데이트 신호(UPDATE)에 응답하여 지연 고정 동작을 수행하므로, 상기 업데이트 주기 설정부(240)는 상기 클럭 신호(CLK)의 주기가 짧고 소자 특성이 빠른 경우에는 상대적으로 더 빈번하게 상기 업데이트 신호(UPDATE)를 생성하고, 상기 클럭 신호(CLK)의 주기가 길고 소자 특성이 느린 경우에는 상기 업데이트 신호(UPDATE)의 생성 횟수를 감소시킨다. 따라서, 상기 업데이트 주기 설정부(240)는 상기 지연 고정 루프(210)의 지연 고정 동작을 제어하여, 정확한 내부 클럭 신호(DLL_CLK)가 생성되도록 하고 불필요한 전류소모를 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 소자 특성 검출부 110: 소자 특성 검출 지연부
120: 제어코드 생성부 130: 내부전압 조절부
210: 지연 고정 루프 220: 클럭 버퍼링부
230: 버퍼 제어부 240: 업데이트 주기 설정부
250: 출력 인에이블 신호 생성부 260: 출력 제어신호 생성부

Claims (22)

  1. 클럭 신호의 주파수 및 소자 특성을 검출하고 검출 결과에 따라 제어코드 신호를 생성하도록 구성된 소자 특성 검출부; 및
    상기 제어코드 신호에 응답하여 내부전압의 레벨을 보정하여 보정 내부전압을 생성하도록 구성된 내부전압 조절부를 포함하는 소자 특성 보상회로.
  2. 제 1 항에 있어서,
    상기 소자 특성 검출부는, 상기 클럭 신호를 지연하여 지연 클럭 신호를 생성하는 소자 특성 검출 지연부; 및
    상기 클럭 신호 및 상기 지연 클럭 신호를 수신하여 상기 제어코드 신호를 생성하는 제어코드 생성부를 포함하는 소자 특성 보상회로.
  3. 제 2 항에 있어서,
    상기 소자 특성 검출 지연부는, 상기 반도체 장치의 입력 단자로부터 출력 단자까지의 신호 경로 중 적어도 일부분을 복제한 회로를 통해 상기 클럭 신호를 지연하여 상기 지연 클럭 신호를 생성하는 소자 특성 보상회로.
  4. 제 2 항에 있어서,
    상기 소자 특성 검출 지연부는, 상기 반도체 장치의 입력 단자로부터 출력 단자까지의 신호 경로 중 적어도 일부분과 실질적으로 동일한 지연 값을 갖는 회로를 통해 상기 클럭 신호를 지연하여 상기 지연 클럭 신호를 생성하는 소자 특성 보상회로.
  5. 제 2 항에 있어서,
    상기 제어코드 생성부는, 상기 클럭 신호에 응답하여 인에이블 신호를 생성하는 활성화부;
    상기 지연 클럭 신호에 응답하여 디스에이블 신호를 생성하는 비활성화부; 및
    상기 인에이블 신호가 활성화된 시점부터 상기 디스에이블 신호가 활성화될 때까지 상기 클럭 신호의 토글링 수를 카운팅하여 상기 제어코드 신호를 생성하는 카운팅부를 포함하는 소자 특성 보상회로.
  6. 제 1 항에 있어서,
    상기 내부전압 조절부는 상기 제어코드 신호에 응답하여 코드 값 판별신호를 생성하는 코드 값 판별부; 및
    상기 코드 값 판별신호에 응답하여 상기 내부전압의 레벨을 조절하여 보정 내부전압을 생성하는 레귤레이팅부를 포함하는 소자 특성 보상회로.
  7. 제 1 항에 있어서,
    상기 소자 특성 보상회로는, 상기 클럭 신호의 주파수가 높아지고 상기 소자 특성이 느려질 수록 높아지는 레벨의 상기 보정 내부전압을 생성하는 소자 특성 보상회로.
  8. 제 1 항에 있어서,
    상기 소자 특성 보상회로는, 상기 클럭 신호의 주파수가 낮아지고 상기 소자 특성이 빨라질수록 낮아지는 레벨의 상기 보정 내부전압을 생성하는 소자 특성 보상회로.
  9. 클럭 신호를 지연하여 내부 클럭 신호를 생성하는 지연 고정 루프;
    버퍼 제어신호에 응답하여 상기 내부 클럭 신호를 버퍼링하여 출력하는 클럭 버퍼링부;
    상기 클럭 신호의 주파수 및 소자 특성을 검출하고, 검출 결과에 따라 제어코드 신호를 생성하는 소자 특성 검출부; 및
    상기 제어코드 신호에 응답하여 제 1 및 제 2 동작 신호 중 하나로부터 상기 버퍼 제어신호를 생성하는 버퍼 제어부를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 소자 특성 검출부는, 상기 클럭 신호를 지연하여 지연 클럭 신호를 생성하는 소자 특성 검출 지연부; 및
    상기 클럭 신호 및 상기 지연 클럭 신호를 수신하여 상기 제어코드 신호를 생성하는 제어코드 생성부를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 소자 특성 검출 지연부는, 상기 반도체 장치의 입력 단자로부터 출력 단자까지의 신호 경로 중 적어도 일부분을 복제한 회로를 통해 상기 클럭 신호를 지연하여 상기 지연 클럭 신호를 생성하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 소자 특성 검출 지연부는, 상기 반도체 장치의 입력 단자로부터 출력 단자까지의 신호 경로 중 적어도 일부분과 실질적으로 동일한 지연 값을 갖는 회로를 통해 상기 클럭 신호를 지연하여 상기 지연 클럭 신호를 생성하는 반도체 장치.
  13. 제 10 항에 있어서,
    상기 제어코드 생성부는, 상기 클럭 신호에 응답하여 인에이블 신호를 생성하는 활성화부;
    상기 지연 클럭 신호에 응답하여 디스에이블 신호를 생성하는 비활성화부; 및
    상기 인에이블 신호가 활성화된 시점부터 상기 디스에이블 신호가 활성화될 때까지 상기 클럭 신호의 토글링 수를 카운팅하여 상기 제어코드 신호를 생성하는 카운팅부를 포함하는 반도체 장치.
  14. 제 10 항에 있어서,
    상기 제 2 동작 신호의 인에이블 구간은 상기 제 1 동작 신호의 인에이블 구간보다 짧은 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 동작 신호는 액티브 신호이고, 상기 제 2 동작 신호는 리드 신호인 반도체 장치.
  16. 클럭 신호를 지연하여 내부 클럭 신호를 생성하는 지연 고정 루프;
    상기 클럭 신호의 주파수 및 소자 특성을 검출하고, 검출 결과에 따라 제어코드 신호를 생성하는 소자 특성 검출부; 및
    상기 제어코드 신호에 응답하여 상기 지연 고정 루프의 업데이트 주기를 변화시키는 업데이트 주기 설정부를 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 소자 특성 검출부는, 상기 클럭 신호를 지연하여 지연 클럭 신호를 생성하는 소자 특성 검출 지연부; 및
    상기 클럭 신호 및 상기 지연 클럭 신호를 수신하여 상기 제어코드 신호를 생성하는 제어코드 생성부를 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 소자 특성 검출 지연부는, 상기 반도체 장치의 입력 단자로부터 출력 단자까지의 신호 경로 중 적어도 일부분을 복제한 회로를 통해 상기 클럭 신호를 지연하여 상기 지연 클럭 신호를 생성하는 반도체 장치.
  19. 제 17 항에 있어서,
    상기 소자 특성 검출 지연부는, 상기 반도체 장치의 입력 단자로부터 출력 단자까지의 신호 경로 중 적어도 일부분과 실질적으로 동일한 지연 값을 갖는 회로를 통해 상기 클럭 신호를 지연하여 상기 지연 클럭 신호를 생성하는 반도체 장치.
  20. 제 17 항에 있어서,
    상기 제어코드 생성부는, 상기 클럭 신호에 응답하여 인에이블 신호를 생성하는 활성화부;
    상기 지연 클럭 신호에 응답하여 디스에이블 신호를 생성하는 비활성화부; 및
    상기 인에이블 신호가 활성화된 시점부터 상기 디스에이블 신호가 활성화될 때까지 상기 클럭 신호의 토글링 수를 카운팅하여 상기 제어코드 신호를 생성하는 카운팅부를 포함하는 반도체 장치.
  21. 제 16 항에 있어서,
    상기 반도체 장치는, 상기 클럭 신호의 주파수가 높고 상기 소자 특성이 빠를수록 짧아지는 상기 업데이트 주기를 설정하는 반도체 장치.
  22. 제 16 항에 있어서,
    상기 반도체 장치는, 상기 클럭 신호의 주파수가 낮고 상기 소자 특성이 느릴수록 길어지는 상기 업데이트 주기를 설정하는 반도체 장치.
KR1020110009798A 2011-01-31 2011-01-31 소자 특성 보상회로 및 이를 이용하는 반도체 장치 KR20120088441A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110009798A KR20120088441A (ko) 2011-01-31 2011-01-31 소자 특성 보상회로 및 이를 이용하는 반도체 장치
US13/219,611 US8519760B2 (en) 2011-01-31 2011-08-27 Device characteristic compensation circuit and semiconductor apparatus using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110009798A KR20120088441A (ko) 2011-01-31 2011-01-31 소자 특성 보상회로 및 이를 이용하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR20120088441A true KR20120088441A (ko) 2012-08-08

Family

ID=46576851

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110009798A KR20120088441A (ko) 2011-01-31 2011-01-31 소자 특성 보상회로 및 이를 이용하는 반도체 장치

Country Status (2)

Country Link
US (1) US8519760B2 (ko)
KR (1) KR20120088441A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543837B2 (en) 2014-08-21 2017-01-10 SK Hynix Inc. Apparatus and system for adjusting internal voltage

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245605B2 (en) 2013-04-17 2016-01-26 Samsung Electronics Co., Ltd. Clock synchronization circuit and semiconductor memory device including clock synchronization circuit
KR20150133327A (ko) * 2014-05-19 2015-11-30 에스케이하이닉스 주식회사 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법
KR20210042748A (ko) * 2019-10-10 2021-04-20 삼성전자주식회사 Pll 회로 및 이를 포함하는 클록 발생기

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100353543B1 (en) 2000-12-27 2002-09-27 Hynix Semiconductor Inc Circuit for controlling internal voltage
KR101076889B1 (ko) * 2010-04-06 2011-10-25 주식회사 하이닉스반도체 데이터출력제어회로
KR101153805B1 (ko) * 2010-08-18 2012-07-03 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 ｄｌｌ 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543837B2 (en) 2014-08-21 2017-01-10 SK Hynix Inc. Apparatus and system for adjusting internal voltage

Also Published As

Publication number Publication date
US8519760B2 (en) 2013-08-27
US20120194233A1 (en) 2012-08-02

Similar Documents

Publication Publication Date Title
KR101030275B1 (ko) 듀티 보정 회로 및 이를 포함하는 클럭 보정 회로
US7154322B2 (en) Delay signal generator circuit and memory system including the same
KR100813554B1 (ko) 데이터 출력 스트로브 신호 생성 회로 및 이를 포함하는반도체 메모리 장치
US7352218B2 (en) DLL circuit and method of controlling the same
US7825711B2 (en) Clock jitter compensated clock circuits and methods for generating jitter compensated clock signals
US9780769B2 (en) Duty cycle detector
US8766688B2 (en) DLL circuit and delay-locked method using the same
US8917130B2 (en) Semiconductor device including a delay locked loop circuit
KR20090059676A (ko) 듀티비 보정 회로
US9602112B2 (en) Clock delay detecting circuit and semiconductor apparatus using the same
US7948289B2 (en) Delay locked loop circuit and semiconductor memory device using the same
KR101062741B1 (ko) Ｄｌｌ 회로 및 그 제어 방법
US9196349B2 (en) Semiconductor device
KR101076889B1 (ko) 데이터출력제어회로
US8729940B2 (en) Delay locked loop circuit and semiconductor device having the same
US8049544B2 (en) Delay locked loop circuit
KR20120088441A (ko) 소자 특성 보상회로 및 이를 이용하는 반도체 장치
US8680904B1 (en) Semiconductor device including delay locked loop circuit and method
US6940325B2 (en) DLL circuit
US8258840B2 (en) Delay locked loop and integrated circuit including the same
US8797073B2 (en) Delay locked loop circuit and integrated circuit including the same
US8638137B2 (en) Delay locked loop
TWI407437B (zh) 半導體記憶體裝置與驅動半導體記憶體裝置之方法
US7633832B2 (en) Circuit for outputting data of semiconductor memory apparatus
US7911251B2 (en) Clock signal generating circuit and semiconductor memory apparatus including the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application