KR101153805B1 - 반도체 장치 및 이를 이용한 ｄｌｌ 회로 - Google Patents

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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

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Abstract

본 발명은 설정된 주기마다 인에이블되는 업데이트 펄스를 생성하며, 클럭의 주파수에 따라 상기 설정된 주기를 가변시키는 업데이트 펄스 생성부, 및 입력 신호에 응답하여 출력 신호를 가변 및 고정시키며, 상기 업데이트 펄스에 응답하여 고정된 상기 출력 신호가 상기 입력 신호에 따라 가변되도록 제어하는 제어부를 포함한다.

Description

반도체 장치 및 이를 이용한 ＤＬＬ 회로 {A Semiconductor Apparatus and DLL Circuit Using the Same}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 장치의 DLL 회로에 관한 것이다.
일반적인 반도체 장치의 DLL 회로는 기준 클럭을 지연시켜 DLL 클럭을 생성하며, DLL 클럭을 설정된 시간만큼 지연시킨 피드백 클럭과 상기 기준 클럭의 위상이 동일해지도록 상기 기준 클럭을 지연시키는 지연 시간을 가변시킨다. 이때, 상기 피드백 클럭과 상기 기준 클럭의 위상이 동일해지면 상기 지연 시간을 고정시켜, 위상이 고정된 DLL 클럭을 생성한다. 한편, 상기 기준 클럭을 지연시키는 고정된 지연 시간을 주기적으로 해제하여 다시 상기 피드백 클럭과 상기 기준 클럭의 위상이 동일해질 때까지 지연 시간을 가변시키고 지연 시간을 고정시킨다.
일반적으로 DLL 회로에서 기준 클럭을 지연시키는 지연 시간을 고정할 때 락킹 동작을 수행한다고 하며, 이러한 락킹 동작은 상기 기준 클럭의 설정된 주기 예를들어 3주기가 경과할 때 마다 수행된다. 그러므로 락킹 동작의 주기는 상기 기준 클럭의 설정된 주기와 동일하고, 한번 정해진 주기는 회로 설계상 변하지 않는다.
이와 같이 일반적인 DLL 회로는 기준 클럭의 설정된 주기가 경과하면 업데이트 동작(락킹 동작)을 수행하도록 구성된다. 그러므로, 일반적인 DLL 회로는 기준 클럭의 주파수가 증가할수록 업데이트 주기가 짧아지고, 기준 클럭의 주파수가 감소할수록 업데이트 주기가 길어진다. 예를 들어, 기준 클럭의 5주기마다 업데이트 동작을 수행하는 DLL 회로는 기준 클럭의 1주기가 X시간이라고 가정하면 5X시간이 경과할 때마다 업데이트 동작을 수행하지만 기준 클럭의 1주기가 X-2가 되면 5X-10 시간이 경과할 때마다 업데이트 동작을 수행한다. 즉, 기준 클럭의 주파수가 증가하면 일반적인 DLL 회로의 업데이트 주기는 짧아진다. 반대로 기준 클럭의 주파수가 감소하면 DLL 회로의 업데이트 주기는 길어진다.
그러므로, 일반적인 DLL 회로가 기준 클럭을 지연시키는 지연 시간을 고정시키는 즉, DLL 클럭이 락킹되기 위한 최소 시간보다 기준 클럭의 주파수 변화로 인해 업데이트 주기가 짧아지면 DLL 회로는 지연 시간을 고정시키지 못한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 기준 클럭의 주파수와는 무관하게 일정한 업데이트 주기를 갖는 반도체 장치 및 이를 이용한 DLL 회로를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 설정된 주기마다 인에이블되는 업데이트 펄스를 생성하며, 클럭의 주파수에 따라 상기 설정된 주기를 가변시키는 업데이트 펄스 생성부, 및 입력 신호에 응답하여 출력 신호를 가변 및 고정시키며, 상기 업데이트 펄스에 응답하여 고정된 상기 출력 신호가 상기 입력 신호에 따라 가변되도록 제어하는 제어부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 클럭 주파수에 대응하는 코드를 생성하고, 상기 코드에 응답하여 주기가 가변되는 업데이트 펄스를 생성하는 업데이트 펄스 생성부, 및 입력 신호에 응답하여 출력 신호를 가변 및 고정시키며, 상기 업데이트 펄스에 응답하여 고정된 상기 출력 신호가 상기 입력 신호에 따라 가변되도록 제어하는 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 DLL 회로는 기준 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 정보를 생성하는 위상 비교부, 상기 위상 비교 정보에 따라 가변되는 지연 제어 정보를 생성하고, 상기 기준 클럭과 상기 피드백 클럭의 위상이 동일하다는 상기 위상 비교 정보가 입력되면 상기 지연 제어 정보를 고정시키는 제어부, 상기 지연 제어 정보에 따라 지연 시간을 결정하고, 결정된 지연 시간으로 상기 기준 클럭을 지연시켜 DLL 클럭을 생성하는 지연 라인, 상기 DLL 클럭을 설정된 시간만큼 지연시켜 상기 피드백 클럭을 생성하는 리플리카, 및 설정된 주기마다 인에이블되는 업데이트 펄스를 생성하고, 상기 기준 클럭의 주파수에 따라 상기 설정된 주기를 가변시키는 업데이트 펄스 생성부를 포함하며, 상기 제어부는 상기 업데이트 펄스를 입력받아 고정된 상기 지연 제어 정보를 상기 위상 비교 정보에 따라 가변되도록 제어하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치 및 이를 이용한 DLL 회로는 기준 클럭의 주파수와는 무관하게 일정한 업데이트 주기를 가지므로, 안정적인 동작 수행이 보장된다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 DLL 회로를 개략적으로 보여주는 구성도,
도 2는 도 1의 주파수 감주부의 구성도,
도 3은 도 2의 주파수 코딩부의 구성도,
도 4는 도 1의 펄스 생성부의 구성도,
도 5는 도 4의 펄스 주기 선택부의 구성도,
도 6은 도 4의 펄스 지연부의 구성도이다.
본 발명의 실시예에 따른 반도체 장치의 DLL 회로는 도 1에 도시된 바와 같이, 위상 비교부(10), 제어부(20), 지연 라인(30), 리플리카(40), 및 업데이트 펄스 생성부(100)를 포함한다.
상기 위상 비교부(10)는 기준 클럭(CLK_ref)과 피드백 클럭(CLK_fb)의 위상을 비교하여 위상 비교 정보(com<0:m>)를 생성한다.
상기 제어부(20)는 상기 위상 비교 정보(com<0:m>)에 따라 가변되는 지연 제어 정보(ctrl_dl<0:n>)를 생성하고, 상기 기준 클럭(CLK_ref)과 상기 피드백 클럭(CLK_fb)의 위상이 동일하다는 상기 위상 비교 정보(com<0:m>)가 입력되면 상기 지연 제어 정보(ctrl_dl<0:n>)를 고정시킨다.
상기 지연 라인(30)은 상기 지연 제어 정보(ctrl_dl<0:n>)에 따라 지연 시간을 결정하고, 결정된 지연 시간으로 상기 기준 클럭(CLK_ref)을 지연시켜 DLL 클럭(DLLCLK)을 생성한다.
상기 리플리카(40)는 상기 DLL 클럭(DLLCLK)을 설정된 시간만큼 지연시켜 상기 피드백 클럭(CLK_fb)을 생성한다.
상기 업데이트 펄스 생성부(100)는 설정된 주기마다 인에이블되는 업 데이트 펄스(pulse_up<0:k>)를 생성하고, 상기 기준 클럭(CLK_ref)의 주파수에 따라 상기 설정된 주기를 가변시킨다. 예를 들어, 상기 업데이트 펄스 생성부(100)는 상기 기준 클럭(CLK_ref)의 한 주기의 소정 배수에 해당하는 시간마다 인에이블되는 상기 업데이트 펄스(pulse_up<0:k>)를 생성하고, 상기 기준 클럭(CLK_ref)의 주파수에 따라 상기 소정 배수를 증감시킨다. 이때, 상기 제어부(20)는 상기 업데이트 펄스(pulse_up<0:k>)를 입력 받아 고정된 상기 지연 제어 정보(ctrl_dl<0:n>)를 상기 위상 비교 정보(com<0:m>)에 따라 가변되도록 제어한다.
상기 업데이트 펄스 생성부(100)는 주파수 감지부(110), 및 펄스 생성부(120)를 포함한다.
상기 주파수 감지부(110)는 상기 기준 클럭(CLK_ref)의 주파수를 감지하여 주파수 정보(f_dec<0:j>)를 생성한다.
상기 펄스 생성부(120)는 상기 주파수 정보(f_dec<0:j>)에 따라 상기 소정 배수를 증감시키고, 증감된 상기 소정 배수에 해당하는 시간마다 상기 업데이트 펄스(pulse_up<0:k>)를 생성한다.
상기 주파수 감지부(110)는 도 2에 도시된 바와 같이, 주파수 코딩부(111), 및 디코딩부(112)를 포함한다.
상기 주파수 코딩부(111)는 상기 기준 클럭(CLK_ref)의 주파수에 대응하는 주파수 코드(f_code<0:i>)를 생성한다.
상기 디코딩부(112)는 상기 주파수 코드(f_code<0:i>)를 디코딩하여 제 0 내지 제 j 디코딩 신호(f_dec<0:j>) 중 하나를 인에이블시키고, 상기 제 0 내지 제 j 디코딩 신호(f_dec<0:j>)를 상기 주파수 정보(f_dec<0:j>)로서 출력한다.
상기 주파수 코딩부(111)는 도 3에 도시된 바와 같이, 클럭 분주부(111-1), 제 0 내지 제 i 단위 지연부(111-2-0 ~ 111-2-i), 및 제 0 내지 제 i 위상 비교기(111-3-0 ~ 111-3-i)를 포함한다.
상기 클럭 분주부(111-1)는 상기 기준 클럭(CLK_ref)을 분주시켜 분주 클럭(CLK_dv)을 생성한다.
상기 제 0 내지 제 i 단위 지연부(111-2-0 ~ 111-2-i)는 직렬로 연결되고, 상기 제 0 단위 지연부(111-2-0)는 상기 분주 클럭(CLK_dv)을 입력 받는다.
상기 제 0 내지 제 i 위상 비교기(111-3-0 ~ 111-3-i)는 각 상기 단위 지연부(111-2-0 ~ 111-2-i)의 출력과 상기 분주 클럭(CLK_dv)의 위상을 비교하고, 상기 제 0 내지 제 i 위상 비교기(111-3-0 ~111-3-i)의 출력은 상기 주파수 코드(f_code<0:i>)로서 제공된다.
도 1에 도시된 상기 펄스 생성부(120)는 상기 기준 클럭(CLK_ref)의 주파수가 높아진다는 상기 주파수 정보(f_dec<0:j>)에 응답하여 상기 소정 배수를 증가시키고, 상기 기준 클럭(CLK_ref)의 주파수가 낮아진다는 상기 주파수 정보(f_dec<0:j>)에 응답하여 상기 소정 배수를 감소시키며, 상기 소정 배수에 해당하는 시간마다 인에이블되는 상기 업데이트 펄스(pulse_up<0:k>)를 생성한다.
상기 펄스 생성부(120)는 도 4에 도시된 바와 같이, 펄스 주기 선택부(121), 및 펄스 지연부(122)를 포함한다.
상기 펄스 주기 선택부(121)는 상기 주파수 정보(f_dec<0:j>)에 응답하여 제 0 내지 제 k 피드백 펄스(pulse_up<0:k>) 중 하나를 선택 펄스(pulse_sel)로서 출력한다.
상기 펄스 지연부(122)는 상기 선택 펄스(pulse_sel)를 순차적으로 지연시켜 상기 제 0 내지 제 k 피드백 펄스(pulse_up<0:k>)를 생성한다. 이때, 상기 제 0 내지 제 k 피드백 펄스(pulse_up<0:k>)는 상기 업데이트 펄스(pulse_up<0:k>)로서 제공된다.
상기 펄스 주기 선택부(121)는 도 5에 도시된 바와 같이, 제 1 내지 제 k 스위치(121-1 ~ 121-k) 및 플립플롭(121-2)를 포함한다.
상기 제 1 내지 제 k 스위치(121-1 ~ 121-k) 각각은 상기 제 1 내지 제 k 피드백 펄스(pulse_up<1:k>) 각각을 입력 받고, 각 상기 스위치(121-1 ~121-k)는 상기 제 0 내지 제 j 디코딩 신호(f_dec<0:j>) 각각에 응답하여 턴온/턴오프한다. 이때, 상기 제 1 내지 제 k 스위치(121-1 ~ 121-k)의 출력단은 공통 연결되어, 상기 플립플롭(121-2)의 입력단에 연결된다. 예를 들어, 상기 제 1 스위치(121-1)는 상기 제 0 디코딩 신호(f_dec<0>)에 응답하여 상기 제 1 피드백 펄스(pulse_up<1>)를 상기 플립플롭(121-2)에 출력한다. 상기 제 2 스위치(121-2)는 상기 제 1 디코딩 신호(f_dec<1>)에 응답하여 상기 제 2 피드백 펄스(pulse_up<2>)를 상기 플립플롭(121-2)에 출력한다. 상기 제 k 스위치(121-k)는 상기 제 j 디코딩 신호(f_dec<j>)에 응답하여 상기 제 k 피드백 펄스(pulse_up<k>)를 상기 플립플롭(121-2)에 출력한다.
상기 플립플롭(121-2)은 제 1 내지 제 3 노어 게이트(NOR11~ NOR13)를 포함한다. 상기 제 1 노어 게이트(NOR11)는 리셋 신호(reset), 상기 제 1 내지 제 k 스위치(121-1 ~ 121-k)의 출력, 및 상기 제 2 노어 게이트(NOR12)의 출력을 입력 받는다. 상기 제 2 노어 게이트(NOR12)는 상기 제 1 노어 게이트(NOR11)의 출력 및 상기 제 0 피드백 펄스(pulse_up<0>)를 입력 받는다. 상기 제 3 노어 게이트(NOR13)는 상기 리셋 신호(reset) 및 상기 제 1 노어 게이트(NOR11)의 출력을 입력 받아 상기 선택 펄스(pulse_sel)를 출력한다.
도 4에 도시된 상기 펄스 지연부(122)는 도 6에 도시된 바와 같이, 직렬로 연결된 제 0 내지 제 k 플립플롭(122-0 ~122-k)을 포함한다. 이때, 상기 제 0 플립플롭(122-0)은 상기 선택 펄스(pulse_sel)를 입력 받고, 상기 제 0 내지 제 k 플립플롭(122-0 ~ 122-k)의 각 출력은 상기 업데이트 펄스(pulse_up<0:k>, 제 1 내지 제 k 피드백 펄스)로서 출력되며, 상기 제 0 내지 제 k 플립플롭(122-0 ~ 122-K) 각각은 상기 기준 클럭(CLK_ref)에 응답하여 동작하고 상기 리셋 신호(reset)에 응답하여 초기화된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 DLL 회로는 다음과 같이 동작한다.
위상 비교부(10)는 기준 클럭(CLK_ref)과 피드백 클럭(CLK_fb)의 위상을 비교하여 위상 비교 정보(com<0:m>)를 생성한다.
제어부(20)는 상기 위상 비교 정보(com<0:m>)에 따라 가변되는 지연 제어 정보(ctrl_dl<0:n>)를 생성하고, 상기 기준 클럭(CLK_ref)과 상기 피드백 클럭(CLK_fb)의 위상이 동일하다는 상기 위상 비교 정보(com<0:m>)가 입력되면 상기 지연 제어 정보(ctrl_dl<0:n>)를 고정시킨다.
지연 라인(30)은 상기 지연 제어 정보(ctrl_dl<0:n>)에 따라 지연 시간을 결정하고, 결정된 지연 시간으로 상기 기준 클럭(CLK_ref)을 지연시켜 DLL 클럭(DLLCLK)을 생성한다.
리플리카(40)는 상기 DLL 클럭(DLLCLK)을 설정된 시간만큼 지연시켜 상기 피드백 클럭(CLK_fb)을 생성한다.
업데이트 펄스 생성부(100)는 설정된 주기마다 인에이블되는 업 데이트 펄스(pulse_up<0:k>)를 생성하고, 상기 기준 클럭(CLK_ref)의 주파수에 따라 상기 설정된 주기를 가변시킨다. 예를 들어, 상기 업데이트 펄스 생성부(100)는 상기 기준 클럭(CLK_ref)의 한 주기의 소정 배수에 해당하는 시간마다 인에이블되는 상기 업데이트 펄스(pulse_up<0:k>)를 생성하고, 상기 기준 클럭(CLK_ref)의 주파수에 따라 상기 소정 배수를 증감시킨다. 이때, 상기 제어부(20)는 상기 업데이트 펄스(pulse_up<0:k>)를 입력 받아 고정된 상기 지연 제어 정보(ctrl_dl<0:n>)를 상기 위상 비교 정보(com<0:m>)에 따라 가변되도록 제어한다
상기 업데이트 펄스 생성부(100)의 동작을 도 2 내지 제 6을 참조하여 더욱 자세히 설명한다.
주파수 코딩부(111)는 상기 기준 클럭(CLK_ref)의 주파수에 대응하는 주파수 코드(f_code<0:i>)를 생성한다.
디코딩부(112)는 상기 주파수 코드(f_code<0:i>)를 디코딩하여 주파수 정보(f_dec<0:j>)를 생성한다. 이때, 상기 주파수 정보(f_dec<0:j>)는 제 0 내지 제 j 디코딩 신호(f_dec<0:j>)를 포함한다.
상기 주파수 코딩부(111), 및 상기 디코딩부(112)를 포함하는 주파수 감지부(110)는 상기 기준 클럭(CLK_ref)의 주파수가 높아질수록 상기 제 0 내지 제 j 디코딩 신호(f_dec<0:j>)중 제 j 디코딩 신호(f_dec<j>)에 가까운 디코딩 신호 하나를 인에이블시키고, 상기 기준 클럭(CLK_ref)의 주파수가 낮아질수록 상기 제 0 내지 제 j 디코딩 신호(f_dec<0:j>) 중 제 0 디코딩 신호(f_dec<0>)에 가까운 디코딩 신호 하나를 인에이블시킨다.
펄스 주기 선택부(121)는 상기 제 0 내지 제 j 디코딩 신호(f_dec<0:j>)에 응답하여 제 1 내지 제 k 피드백 펄스(pulse_up<1:k>)중 하나를 선택하여 선택 펄스(pulse_sel)로서 출력한다. 이때, 상기 선택 펄스(pulse_sel)는 상기 제 0 피드백 펄스(pulse_up<0>)에 응답하여 초기화된다. 그러므로, 상기 펄스 주기 선택부(121)는 상기 제 0 내지 제 j 디코딩 신호(f_dec<0:j>) 중 인에이블된 디코딩 신호가 제 j 디코딩 신호(f_dec<j>)에 가까울수록 상기 제 1 내지 제 k 피드백 펄스(pulse_up<1:k>)중 제 k 피드백 펄스(pulse_up<k>)에 가까운 피드백 펄스를 상기 선택 펄스(pulse_sel)로서 출력한다.
펄스 지연부(122)는 상기 선택 펄스(pulse_sel)를 상기 기준 클럭(CLK_ref)의 한 주기씩 순차적으로 지연시켜 제 0 내지 제 k 피드백 펄스(pulse_up<0:k>)를 업데이트 펄스(pulse_up<0:k>)로서 제어부(20)에 출력한다.
상기 펄스 주기 선택부(121), 및 상기 펄스 지연부(122)를 포함하는 펄스 생성부(120)는 상기 기준 클럭(CLK_ref)의 주파수가 높아질수록 상기 제 0 내지 제 k 피드백 펄스(pulse_up<0:k>)중 지연 시간이 긴 피드백 펄스를 상기 선택 펄스(pulse_sel)로 선택하여 상기 업데이트 펄스(pulse_up<0:k>)를 생성하므로 주기가 긴 상기 업데이트 펄스(pulse_up<0:k>)를 생성한다. 한편, 상기 펄스 생성부(122)는 상기 기준 클럭(CLK_ref)의 주파수가 낮아질수록 상기 제 0 내지 제 k 피드백 펄스(pulse_up<0:k>)중 지연 시간이 짧은 피드백 펄스를 상기 선택 펄스(pulse_sel)로 선택하여 상기 업데이트 펄스(pulse_up<0:k>)를 생성하므로 주기가 짧은 상기 업데이트 펄스(pulse_up<0:k>)를 생성한다.
이러한 상기 업데이트 펄스(pulse_up<0:k>)를 이용하는 반도체 장치의 DLL 회로는 기준 클럭(CLK_ref)의 주파수가 높아지면 업데이트 주기를 길게 하고, 기준 클럭(CLK_ref)의 주파수가 낮아지면 업데이트 주기를 짧게 한다. 이로써, 기준 클럭(CLK_ref)의 주파수와는 무관하게 일정한 업데이트 주기를 갖는 DLL 회로의 구현이 가능하고, 이러한 DLL 회로는 안정된 동작 수행이 가능해진다.
본 발명의 실시예에 따른 반도체 장치의 DLL 회로는 기준 클럭 주파수에 대응하는 코드 즉, 주파수 정보 또는 제 0 내지 제 j 디코딩 신호(f_dec<0:j>)를 생성하고, 상기 코드에 응답하여 주기가 가변되는 업데이트 펄스를 생성하는 업데이트 펄스 생성부(100)를 포함하여 구현될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (22)

  1. 클럭의 설정된 주기마다 인에이블되는 업데이트 펄스를 생성하며, 상기 업데이트 펄스를 생성하기 위한 상기 설정된 주기를 상기 클럭의 주파수에 따라 가변시키는 업데이트 펄스 생성부; 및
    입력 신호에 응답하여 출력 신호를 가변 및 고정시키며, 상기 업데이트 펄스에 응답하여 고정된 상기 출력 신호가 상기 입력 신호에 따라 가변되도록 제어하는 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 업데이트 펄스 생성부는
    상기 클럭 한 주기의 소정 배수에 해당하는 시간마다 인에이블되는 상기 업데이트 펄스를 생성하고, 상기 클럭의 주파수에 따라 상기 소정 배수를 증감시키는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 업데이트 펄스 생성부는
    상기 클럭의 주파수를 감지하여 주파수 정보를 생성하는 주파수 감지부, 및
    상기 주파수 정보에 따라 상기 소정 배수를 증감시키고, 증감된 상기 소정 배수에 해당하는 시간마다 인에이블이블되는 상기 업데이트 펄스를 생성하는 펄스 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 주파수 감지부는
    상기 클럭의 주파수에 대응하는 주파수 코드를 생성하는 주파수 코딩부, 및
    상기 주파수 코드를 디코딩하여 복수개의 디코딩 신호중 하나를 인에이블시키고, 상기 복수개의 디코딩 신호를 상기 주파수 정보로서 출력하는 디코딩부를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 주파수 코딩부는
    상기 클럭을 분주시켜 분주 클럭을 생성하는 클럭 분주부,
    직렬로 연결된 복수개의 단위 지연부, 및
    각 상기 단위 지연부의 출력과 상기 분주 클럭의 위상을 비교하는 복수개의 위상 비교기를 포함하며,
    상기 직렬로 연결된 복수개의 단위 지연부 중 첫번째 단위 지연부는 상기 분주 클럭을 입력 받고, 상기 복수개의 위상 비교기의 출력은 상기 주파수 코드로서 제공되는 것을 특징으로 하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 펄스 생성부는
    상기 클럭의 주파수가 높아진다는 상기 주파수 정보에 따라 상기 소정 배수를 증가시키고, 상기 클럭의 주파수가 낮아진다는 상기 주파수 정보에 따라 상기 소정 배수를 감소시키며, 상기 소정 배수에 해당하는 시간마다 인에이블되는 상기 업데이트 펄스를 생성하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 펄스 생성부는
    선택 펄스를 순차적으로 지연시켜 복수개의 피드백 펄스를 생성하는 펄스 지연부, 및
    상기 주파수 정보에 응답하여 상기 복수개의 피드백 펄스 중 하나를 상기 선택 펄스로서 상기 펄스 지연부에 제공하는 펄스 주기 선택부를 포함하며,
    상기 피드백 펄스는 상기 업데이트 펄스로서 제공되는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 펄스 지연부는
    직렬로 연결된 복수개의 플립플롭을 포함하며, 상기 직렬로 연결된 복수개의 플립플롭 중 첫번째 플립플롭은 상기 선택 펄스를 입력 받으며, 각 플립플롭은 하나의 상기 피드백 펄스를 출력하는 것을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 주파수 정보는 복수개의 디코딩 신호로서 상기 복수개의 디코딩 신호중 하나가 인에이블되며,
    상기 펄스 주기 선택부는
    상기 복수개의 피드백 펄스를 각각 입력받는 복수개의 스위치, 및 플립플롭을 포함하고, 각 상기 스위치는 상기 복수개의 디코딩 신호 각각에 응답하여 턴온/턴오프하며, 상기 플립플롭은 상기 복수개의 스위치중 턴온된 하나의 스위치 출력을 상기 선택 펄스로서 출력하는 것을 특징으로 하는 반도체 장치.
  10. 기준 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 정보를 생성하는 위상 비교부;
    상기 위상 비교 정보에 따라 가변되는 지연 제어 정보를 생성하고, 상기 기준 클럭과 상기 피드백 클럭의 위상이 동일하다는 상기 위상 비교 정보가 입력되면 상기 지연 제어 정보를 고정시키는 제어부;
    상기 지연 제어 정보에 따라 지연 시간을 결정하고, 결정된 지연 시간으로 상기 기준 클럭을 지연시켜 DLL 클럭을 생성하는 지연 라인;
    상기 DLL 클럭을 설정된 시간만큼 지연시켜 상기 피드백 클럭을 생성하는 리플리카; 및
    설정된 주기마다 인에이블되는 업데이트 펄스를 생성하고, 상기 기준 클럭의 주파수에 따라 상기 설정된 주기를 가변시키는 업데이트 펄스 생성부를 포함하며,
    상기 제어부는 상기 업데이트 펄스를 입력받아 고정된 상기 지연 제어 정보를 상기 위상 비교 정보에 따라 가변되도록 제어하는 것을 특징으로 하는 반도체 장치의 DLL 회로.
  11. 제 10 항에 있어서,
    상기 업데이트 펄스 생성부는
    상기 기준 클럭의 한 주기의 소정 배수에 해당하는 시간마다 인에이블되는 상기 업데이트 펄스를 생성하고, 상기 기준 클럭의 주파수에 따라 상기 소정 배수를 증감시키는 것을 특징으로 하는 반도체 장치의 DLL 회로.
  12. 제 11 항에 있어서,
    상기 업데이트 펄스 생성부는
    상기 기준 클럭의 주파수를 감지하여 주파수 정보를 생성하는 주파수 감지부, 및
    상기 주파수 정보에 따라 상기 소정 배수를 증감시키고, 증감된 상기 소정 배수에 해당하는 시간마다 인에이블되는 상기 업데이트 펄스를 생성하는 펄스 생성부를 포함하는 것을 특징으로 하는 반도체 장치의 DLL 회로.
  13. 제 12 항에 있어서,
    상기 주파수 감지부는
    상기 기준 클럭의 주파수에 대응하는 주파수 코드를 생성하는 주파수 코딩부, 및
    상기 주파수 코드를 디코딩하여 복수개의 디코딩 신호중 하나를 인에이블시키고, 상기 복수개의 디코딩 신호를 상기 주파수 정보로서 출력하는 디코딩부를 포함하는 것을 특징으로 하는 반도체 장치의 DLL 회로.
  14. 제 13 항에 있어서,
    상기 주파수 코딩부는
    상기 클럭을 분주시켜 분주 클럭을 생성하는 클럭 분주부,
    직렬로 연결된 복수개의 단위 지연부, 및
    각 상기 단위 지연부의 출력과 상기 분주 클럭의 위상을 비교하는 복수개의 위상 비교기를 포함하며,
    상기 직렬로 연결된 복수개의 단위 지연부 중 첫번째 단위 지연부는 상기 분주 클럭을 입력 받고, 상기 복수개의 위싱 비교기의 출력은 상기 주파수 코드로서 제공되는 것을 특징으로 하는 반도체 장치의 DLL 회로.
  15. 제 12 항에 있어서,
    상기 펄스 생성부는
    상기 기준 클럭의 주파수가 높아진다는 상기 주파수 정보에 따라 상기 소정 배수를 증가시키고, 상기 기준 클럭의 주파수가 낮아진다는 상기 주파수 정보에 따라 상기 소정 배수를 감소시키며, 상기 소정 배수에 해당하는 시간마다 인에이블되는 상기 업데이트 펄스를 생성하는 것을 특징으로 하는 반도체 장치의 DLL 회로.
  16. 제 15 항에 있어서,
    상기 펄스 생성부는
    선택 펄스를 순차적으로 지연시켜 복수개의 피드백 펄스을 생성하는 펄스 지연부, 및
    상기 주파수 정보에 응답하여 상기 복수개의 피드백 펄스 중 하나를 상기 선택 펄스로서 상기 펄스 지연부에 제공하는 펄스 주기 선택부를 포함하며.
    상기 피드백 펄스는 상기 업데이트 펄스로서 제공되는 것을 특징으로 하는 반도체 장치의 DLL 회로.
  17. 제 16 항에 있어서,
    상기 펄스 지연부는
    직렬로 연결된 복수개의 플립플롭을 포함하고, 상기 직렬로 연결된 복수개의 플립플롭 중 첫번째 플립플롭은 상기 선택 펄스를 입력 받으며, 상기 복수개의 플립플롭은 상기 복수개의 피드백 클럭을 출력하는 것을 특징으로 하는 반도체 장치의 DLL 회로.
  18. 제 16 항에 있어서,
    상기 주파수 정보는 복수개의 디코딩 신호로서 상기 복수개의 디코딩 신호 중 하나가 인에이블되며,
    상기 펄스 주기 선택부는
    상기 복수개의 피드백 펄스를 각각 입력 받는 복수개의 스위치, 및
    플립플롭을 포함하고, 각 상기 스위치는 상기 복수개의 디코딩 신호 각각에 응답하여 턴온/턴오프하며, 상기 플립플롭은 상기 복수개의 스위치중 턴온된 하나의 스위치 출력을 상기 선택 펄스로서 출력하는 것을 특징으로 하는 반도체 장치의 DLL 회로.
  19. 제 18 항에 있어서,
    상기 플립플롭은
    상기 복수개의 피드백 펄스 중 지연 시간이 제일 짧은 피드백 펄스에 응답하여 초기화되는 것을 특징으로 하는 반도체 장치의 DLL 회로.
  20. 설정된 주기마다 업데이트 펄스를 생성하며, 클럭 주파수에 대응하는 코드를 생성하고, 상기 업데이트 펄스를 생성하기 위한 상기 설정된 주기를 상기 코드에 응답하여 가변시키는 업데이트 펄스 생성부; 및
    입력 신호에 응답하여 출력 신호를 가변 및 고정시키며, 상기 업데이트 펄스에 응답하여 고정된 상기 출력 신호가 상기 입력 신호에 따라 가변되도록 제어하는 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 업데이트 펄스 생성부는
    상기 클럭 주파수에 대응하는 상기 코드를 생성하는 주파수 감지부, 및
    상기 코드에 응답하여 주기가 상기 클럭 한주기의 소정 배수로 가변되는 상기 업데이트 펄스를 생성하는 펄스 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 펄스 생성부는
    선택 펄스를 순차적으로 지연시켜 복수개의 피드백 펄스를 생성하는 펄스 지연부, 및
    상기 코드에 응답하여 상기 복수개의 피드백 펄스 중 하나를 상기 선택 펄스로서 출력하는 펄스 주기 선택부를 포함하는 것을 특징으로 하는 반도체 장치.
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