KR101970516B1

KR101970516B1 - 클럭 생성 회로

Info

Publication number: KR101970516B1
Application number: KR1020120151739A
Authority: KR
Inventors: 지정환; 이근일
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-12-24
Filing date: 2012-12-24
Publication date: 2019-08-13
Also published as: US9081515B2; US20140176209A1; KR20140082877A

Abstract

인에이블 신호가 인에이블되면 입력 클럭의 주파수에 대응하는 카운팅 코드를 생성하는 카운팅 코드 생성부, 상기 카운팅 코드를 디코딩하여 제어 코드를 생성하는 제어 코드 생성부, 및 상기 제어 코드에 응답하여 출력 클럭의 주파수를 결정하는 주기 가변 오실레이팅부를 포함한다.

Description

클럭 생성 회로{Circuit for Generating Clock}

본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 클럭 생성 회로에 관한 것이다.

반도체 집적 회로는 외부에서 입력되는 클럭에 동기되어 동작하도록 설계된다. 반도체 집적 회로의 동작 속도 향상을 위해 연구가 계속되고 있으며, 현재 반도체 집적 회로는 높은 주파수의 클럭을 입력 받아 동작하도록 설계된다.

하지만, 반도체 집적 회로를 테스트하는 테스트 장비는 반도체 집적 회로보다 낮은 주파수의 클럭으로 동작한다.

그러므로, 반도체 집적 회로는 테스트시 낮은 주파수의 클럭을 입력 받아 내부에서 높은 주파수의 클럭을 생성하고, 생성된 클럭을 반도체 집적 회로의 동작에 이용하도록 설계된다.

일반적인 클럭 생성 회로는 도 1에 도시된 바와 같이, 제 1 주파수 분주부(10), 주파수 비교부(20), 차지 펌프(30), 전압 제어 오실레이터(40), 및 제 2 주파수 분주부(50)를 포함한다.

상기 제 1 주파수 분주부(10)는 입력 클럭(CLK_in)을 분주시켜 기준 클럭(CLK_ref)을 생성한다.

상기 주파수 비교부(20)는 상기 기준 클럭(CLK_ref)과 피드백 클럭(CLK_fb)의 주파수를 비교하여 주파수 비교 신호(Fre_com)를 생성한다.

상기 차지 펌프(30)는 상기 주파수 비교 신호(Fre_com)에 응답하여 차지 펌핑 전압(V_cp)을 생성한다.

상기 전압 제어 오실레이터(40)는 상기 차지 펌핑 전압(V_cp)의 전압 레벨에 응답하여 출력 클럭(CLK_out)을 생성한다.

상기 제 2 주파수 분주부(50)는 상기 출력 클럭(CLK_out)을 분주시켜 상기 피드백 클럭(CLK_fb)을 생성한다.

이와 같이 구성된 일반적인 클럭 생성 회로는 상기 제 1 주파수 분주부(10), 및 상기 제 2 주파수 분주부(20)의 분주율(제 2 주파수 분주부/제 1 주파수 분주부)에 따라 상기 출력 클럭(CLK_out)의 주파수를 결정한다. 예를 들어, 상기 제 1 주파수 분주부(10)가 상기 입력 클럭(CLK_in)의 주파수를 5배로 감소시켜 상기 기준 클럭(CLK_ref)을 생성하고, 상기 제 2 주파수 분주부(20)가 상기 출력(CLK_out)의 주파수를 10배로 감소시켜 상기 피드백 클럭(CLK_fb)을 생성한다고 가정하면, 상기 출력 클럭(CLK_out)의 주파수는 상기 입력 클럭(CLK_in)의 주파수에 2배가 된다.

하지만, 이와 같이 동작하는 일반적인 클럭 생성 회로는 상기 입력 클럭(CLK_in)과 상기 출력 클럭(CLK_out)의 주파수 차이에 대한 정보에 응답하여 상기 차지 펌핑 전압(V_cp)의 전압 레벨을 증감시키고, 상기 차지 펌핑 전압(V_cp)의 전압 레벨에 따라 상기 출력 클럭(CLK_out)의 주파수를 결정한다. 즉, 일반적인 클럭 생성 회로는 주파수 차이를 아날로그 전압 형태로 변환하고, 아날로그 전압 레벨에 따라 상기 출력 클럭(CLK_out)의 주파수를 결정하므로, 일반적인 클럭 생성 회로에서 이용되는 구동 전압의 전압 레벨 변화에 따라 상기 차지 펌핑 전압(V_cp)의 전압 레벨이 변하면 상기 출력 클럭(CLK_out)의 주파수가 영향을 받는다.

본 발명은 디지털 제어 형태의 클럭 생성 회로를 제공한다.

본 발명의 실시예에 따른 클럭 생성 회로는 인에이블 신호가 인에이블되면 입력 클럭의 주파수에 대응하는 카운팅 코드를 생성하는 카운팅 코드 생성부, 상기 카운팅 코드를 디코딩하여 제어 코드를 생성하는 제어 코드 생성부, 및 상기 제어 코드에 응답하여 출력 클럭의 주파수를 결정하는 주기 가변 오실레이팅부를 포함한다.

본 발명의 다른 실시예에 따른 클럭 생성 회로는 인에이블 신호가 인에이블되면 오실레이터 신호 및 입력 클럭에 응답하여 제 1 코드 및 제 2 코드를 생성하며, 상기 제 2 코드를 카운팅 코드로서 출력하는 카운팅 코드 생성부, 상기 카운팅 코드를 디코딩하여 제어 코드를 생성하는 제어 코드 생성부, 및 상기 제어 코드에 응답하여 지연 시간을 결정하고, 결정된 지연 시간에 대응하는 주기를 갖는 출력 클럭을 생성하는 주기 가변 오실레이팅부를 포함한다.

본 발명에 따른 클럭 생성 회로는 디지털 제어 형태의 클럭 생성 회로를 제공하므로써, 전압, 온도, 공정 변화와는 무관하게 설계자가 설정한 주파수의 클럭을 생성할 수 있다.

도 1은 일반적인 클럭 생성 회로의 구성도,
도 2는 본 발명의 실시예에 따른 클럭 생성 회로의 구성도,
도 3은 도 2의 카운팅 코드 생성부의 구성도,
도 4는 도 2의 주기 가변 오실레이터의 구성도이다.

본 발명의 실시예에 따른 클럭 생성 회로는 도 2에 도시된 바와 같이, 카운팅 코드 생성부(100), 제어 코드 생성부(200), 및 주기 가변 오실레이팅부(300)를 포함한다.

상기 카운팅 코드 생성부(100)는 인에이블 신호(EN_signal)가 인에이블되면 입력 클럭(CLK_in)의 주파수에 대응하는 카운팅 코드(Count_code<0:n>)를 생성한다.

상기 제어 코드 생성부(200)는 상기 카운팅 코드(Count_code<0:n>)를 디코딩하여 제어 코드(CTRL_code<0:m>)를 생성한다. 예를 들어, 상기 제어 코드 생성부(200)는 상기 카운팅 코드(Count_code<0:n>)를 디코딩하여 상기 제어 코드(CTRL_code<0:m>)가 포함하는 복수개의 비트 신호(CTRL_code<0>, CTRL_code<1>,..., CTRL_code<m>) 중 하나의 비트 신호(CTRL_code<i>)를 인에이블시킨다.

상기 주기 가변 오실레이팅부(300)는 상기 제어 코드(CTRL_code<0:m>)에 응답하여 출력 클럭(CLK_out)의 주파수를 결정한다.

상기 카운팅 코드 생성부(100)는 도 3에 도시된 바와 같이, 오실레이터 인에이블 신호 생성부(110), 오실레이터(120), 코드 생성부(130), 및 리셋 펄스 생성부(140)를 포함한다.

상기 오실레이터 인에이블 신호 생성부(110)는 상기 인에이블 신호(EN_signal)가 인에이블되면 상기 입력 클럭(CLK_in)의 주파수에 대응하는 인에이블 구간을 갖는 오실레이터 인에이블 신호(OSC_en)를 생성한다.

상기 오실레이터 인에이블 신호 생성부(110)는 제 1 카운팅부(111), 디코딩부(112), 및 신호 생성부(113)를 포함한다.

상기 제 1 카운팅부(111)는 상기 인에이블 신호(EN_signal)가 인에이블되면 상기 입력 클럭(CLK_in)에 응답하여 제 1 코드(c_code1<0:j>)를 생성한다. 예를 들어, 상기 제 1 카운팅부(111)는 상기 인에이블 신호(EN_signal)가 인에이블되면 상기 입력 클럭(CLK_in)이 특정 레벨(예를 들어, 하이 레벨)로 천이할 때마다 상기 제 1 코드(c_code1<0:j>)의 코드 값을 증가시킨다. 또한 상기 제 1 카운팅부(111)는 상기 인에이블 신호(EN_signal)가 디스에이블되면 카운팅된 상기 제 1 코드(c_code1<0:j>)를 초기화한다.

상기 디코딩부(112)는 상기 제 1 코드(c_code1<0:j>)를 디코딩하여 디코딩 신호(dec)를 생성한다. 예를 들어, 상기 디코딩부(112)는 상기 제 1 코드(c_code1<0:j>)의 코드 값이 기설정된 코드 값이상이면 상기 디코딩 신호(dec)를 인에이블시킨다.

상기 신호 생성부(113)는 상기 인에이블 신호(EN_signal)가 인에이블되면 상기 오실레이터 인에이블 신호(OSC_en)를 인에이블시키고, 상기 디코딩 신호(dec)가 인에이블되면 상기 오실레이터 인에이블 신호(OSC_en)를 디스에이블시킨다.

그러므로, 상기 오실레이터 신호 생성부(110)는 상기 입력 클럭(CLK_in)의 주파수가 높으면 낮을 때보다 인에이블 구간이 짧은 상기 오실레이터 인에이블 신호(OSC_en)를 생성한다.

상기 오실레이터(120)는 상기 인에이블 신호(EN_signal) 및 상기 오실레이터 인에이블 신호(OSC_en)에 응답하여 오실레이터 신호(OSC)를 생성한다. 예를 들어, 상기 오실레이터(120)는 상기 인에이블 신호(EN_signal) 및 상기 오실레이터 인에이블 신호(OSC_en)가 모두 인에이블되면 상기 오실레이터 신호(OSC)를 생성한다.

상기 코드 생성부(130)는 상기 오실레이터 신호(OSC)를 카운팅하여 상기 카운팅 코드(Count_code<0:n>)를 생성한다.

상기 코드 생성부(130)는 제 2 카운팅부(131), 및 래치부(132)를 포함한다.

상기 제 2 카운팅부(131)는 상기 오실레이터 신호(OSC)에 응답하여 제 2 코드(c_code2<0:n>)를 생성한다. 예를 들어, 상기 제 2 카운팅부(131)는 상기 오실레이터 신호(OSC)가 특정 레벨(예를 들어, 하이 레벨)로 천이할 때마다 상기 제 2 코드(c_code2<0:n>)의 코드 값을 증가시킨다. 또한 상기 제 2 카운팅부(131)는 리셋 펄스(Reset_p)가 입력되면 카운팅된 상기 제 2 코드(c_code2<0:n>)를 초기화한다.

상기 래치부(132)는 상기 오실레이터 인에이블 신호(OSC_en)가 인에이블되면 상기 제 2 코드(c_code2<0:n>)를 입력받아 래치하고, 상기 오실레이터 인에이블 신호(OSC_en)가 디스에이블되면 상기 제 2 코드(c_code2<0:n>)를 상기 카운팅 코드(Count_code<0:n>)로서 출력한다.

상기 리셋 펄스 생성부(140)는 상기 오실레이터 인에이블 신호(OSC_en)가 디스에이블되면 상기 리셋 펄스(Reset_p)를 생성한다.

상기 주기 가변 오실레이팅부(300)는 도 4에 도시된 바와 같이, 반전 제어부(310), 및 가변 지연부(320)를 포함한다.

상기 반전 제어부(310)는 상기 인에이블 신호(EN_signal)가 인에이블되면 상기 출력 클럭(CLK_out)를 반전시켜 반전 클럭(CLK_inv)으로서 출력한다.

상기 반전 제어부(310)는 낸드 게이트(ND11)를 포함하며, 상기 낸드 게이트(ND11)는 상기 인에이블 신호(EN_signal) 및 상기 출력 클럭(CLK_out)를 입력 받고, 상기 반전 클럭(CLK_inv)을 출력한다.

상기 가변 지연부(320)는 상기 제어 코드(CTRL_code<0:m>)에 응답하여 지연 시간을 결정하고, 결정된 지연 시간으로 상기 반전 클럭(CLK_inv)을 지연시켜 상기 출력 클럭(CLK_out)으로서 출력한다.

상기 가변 지연부(320)는 지연부(321), 및 입력 선택부(322)를 포함한다.

상기 지연부(321)는 직렬로 연결된 복수개의 단위 지연부(321_1, 321_2,..., 321_m)를 포함한다.

상기 입력 선택부(322)는 상기 제어 코드(CTRL_code<0:m>)에 응답하여 상기 복수개의 단위 지연부(321_1, 321_2,...,321_m) 중 하나의 단위 지연부에 상기 반전 클럭(CLK_inv)을 입력시킨다.

상기 입력 선택부(322)는 복수개의 스위치(322_1, 322_2, 322_3,..., 322_m)를 포함한다. 상기 복수개의 스위치(322_1, 322_2, 322_3,..., 322_m) 각각은 상기 복수개의 단위 지연부(321_1, 321_2,..., 321_m) 각각의 입력단에 연결된다. 또한 상기 복수개의 스위치(322_1, 322_2, 322_3,..., 322_m) 각각은 상기 제어 코드(CTRL_code<0:m>)의 각 비트 신호를 입력 받는다. 상기 제어 코드(CTRL_code<0:m>)는 복수개의 비트 신호(CTRL_code<0>, CTRL_code<1>,..., CTRL_code<m>) 중 하나의 비트 신호(CTRL_code<i>)가 인에이블되는 코드이므로, 상기 복수개의 스위치(322_1, 322_2, 322_3,..., 322_m) 중 하나의 스위치만이 턴온되고, 턴온된 스위치는 자신과 연결된 단위 지연부에 상기 반전 클럭(CLK_inv)을 전달한다.

이와 같이 구성된 본 발명의 실시예에 따른 클럭 생성 회로는 다음과 같이 동작한다.

도 2를 참조하면, 카운팅 코드 생성부(100)는 인에이블 신호(EN_signal)가 인에이블되면 입력 클럭(CLK_in)의 주파수에 대응하는 카운팅 코드(Count_code<0:n>)를 생성한다. 예를 들어, 상기 카운팅 코드 생성부(100)는 상기 인에이블 신호(EN_signal)가 인에이블되고 상기 입력 클럭(CLK_in)의 주파수가 높아질수록 상기 카운팅 코드(Count_code<0:n>)의 코드 값을 감소시킨다. 한편, 상기 카운팅 코드 생성부(100)는 상기 인에이블 신호(EN_signal)가 인에이블되고 상기 입력 클럭(CLK_in)의 주파수가 낮아질수록 상기 카운팅 코드(Count_code<0:n>)의 코드 값을 증가시킨다.

상기 제어 코드 생성부(200)는 상기 카운팅 코드(Count_code<0:n>)를 디코딩하여 제어 코드(CTRL_code<0:m>)를 생성한다. 이때, 상기 제어 코드(CTRL_code<0:m>)는 복수개의 비트 신호(CTRL_code<0>, CTRL_code<1>,..., CTRL_code<m>)를 포함하며, 상기 제어 코드 생성부(200)는 상기 카운팅 코드(Count_code<0:n>)에 응답하여 상기 복수개의 비트 신호(CTRL_code<0>, CTRL_code<1>,..., CTRL_code<m>) 중 하나의 비트 신호(CTRL_code<i>)를 인에이블시킨다.

주기 가변 오실레이팅부(300)는 상기 제어 코드(CTRL_code<0:m>)에 응답하여 출력 클럭(CLK_out)의 주파수를 결정하고, 주파수가 결정된 상기 출력 클럭(CLK_out)을 출력시킨다.

도 3을 참조하여, 상기 카운팅 코드 생성부(100)의 동작을 더욱 상세히 설명한다.

상기 카운팅 코드 생성부(100)는 오실레이터 인에이블 신호 생성부(110, 오실레이터(120), 코드 생성부(130), 및 리셋 펄스 생성부(140)를 포함한다.

상기 오실레이터 인에이블 신호 생성부(110)는 상기 인에이블 신호(EN_signal)가 인에이블되면 오실레이터 인에이블 신호(OSC_en)를 인에이블시킨다. 상기 오실레이터 인에이블 신호 생성부(110)는 상기 인에이블 신호(EN_signal)가 인에이블된 이후 상기 입력 클럭(CLK_in)이 특정 레벨로 천이할 때마다 제1 코드(c_code1<0:j>)의 코드 값을 증가시킨다. 상기 제 1 코드(c_code1<0:j>)의 코드 값이 기설정된 값 이상이면 디코딩 신호(dec)를 인에이블시키고, 상기 디코딩 신호(dec)가 인에이블되면 인에이블되었던 상기 오실레이터 인에이블 신호(OCS_en)를 디스에이블시킨다.

그러므로, 상기 오실레이터 인에이블 신호 생성부(110)는 상기 입력 클럭(CLK_in)의 주파수가 높아지면 주파수가 낮을 때보다 상기 디코딩 신호(dec)를 빨리 인에이블시켜 상기 오실레이터 인에이블 신호(OSC_en)의 디스에이블 타이밍을 앞당긴다.

결국, 상기 오실레이터 인에이블 신호 생성부(110)는 상기 입력 클럭(CLK_in)의 주파수가 높아질수록 상기 오실레이터 인에이블 신호(OSC_en)의 인에이블 구간을 감소시킨다. 한편, 상기 오실레이터 인에이블 신호 생성부(110)는 상기 입력 클럭(CLK_in)의 주파수가 낮아질수록 상기 오실레이터 인에이블 신호(OSC_en)의 인에이블 구간을 증가시킨다.

상기 오실레이터(120)는 상기 인에이블 신호(EN_signal)와 상기 오실레이터 인에이블 신호(OSC_en)가 모두 인에이블되면 오실레이터 신호(OSC)를 생성한다.

상기 코드 생성부(130)는 상기 오실레이터 신호(OSC)가 특정 레벨로 천이할 때마다 제 2 코드(c_code2<0:n>)의 코드 값을 증가시키고, 상기 제 2 코드(c_code<0:n>)를 상기 카운팅 코드(Count_code<0:n>)로서 출력한다.

상기 리셋 펄스 생성부(140)는 상기 오실레이터 인에이블 신호(OSC_en)가 디스에이블되면 리셋 펄스(Rest_p)를 생성하여, 카운팅된 상기 제 2 코드(c_code2<0:n>)의 코드 값을 초기화시킨다.

결국, 상기 카운팅 코드 생성부(100)는 상기 인에이블 신호(EN_signal)가 인에이블된 시점부터 상기 제 2 코드(c_code2<0:n>)의 코드 값을 증가시키고, 상기 입력 클럭(CLK_in)의 설정된 배수의 주기가 경과하면 카운팅된 상기 제 2 코드(c_code<0:n>)를 상기 카운팅 코드(Count_code<0:n>)로서 출력한다. 다시 설명하면, 상기 카운팅 코드 생성부(100)는 상기 인에이블 신호(EN_signal)가 인에이블되면 상기 입력 클럭(CLK_in)이 특정 레벨로 천이할 때마다 상기 제 1 코드(c_code1<0:j>)의 코드 값을 증가시키고, 상기 인에이블 신호(EN_signal)가 인에이블되면 상기 오실레이터 신호(OSC)가 특정 레벨로 천이할 때마다 상기 제 2 코드(c_code2<0:n>)의 코드 값을 증가시킨다. 이때, 상기 제 1 코드(c_code1<0:j>)의 코드 값이 설정된 코드 값일 때의 상기 제 2 코드(c_code2<0:n>)를 상기 카운팅 코드(Count_code<0:n>)로서 출력한다.

상기와 같이 생성된 상기 카운팅 코드(Count_code<0:n>)는 상기 제어 코드 생성부(200)에서 디코딩되어 상기 제어 코드(CTRL_code<0:m>)로서 생성된다.

상기 주기 가변 오실레이팅부(300)는 상기 제어 코드(CTRL_code<0:m>)에 응답하여 상기 출력 클럭(CLK_out)의 주파수를 가변시킨다. 이와 같은 상기 주기 가변 오실레이팅부(300)의 동작을 설명하면 다음과 같다.

상기 제어 코드(CTRL_code<0:m>)는 복수개의 비트 신호(CTRL_code<0>, CTRL_code<1>, CTRL_code<2>,..., CTRL_code<m>) 중 하나의 비트 신호(CTRL_code<i>)가 인에이블되는 코드이다.

도 4를 참조하면, 반전 제어부(310)는 상기 인에이블 신호(EN_signal)가 인에이블되면 상기 출력 클럭(CLK_out)을 반전시켜 반전 클럭(CLK_inv)으로서 출력한다.

지연부(321)는 직렬로 연결된 복수개의 단위 지연부(321_1, 321_2,..., 321_m)를 포함하며, 상기 복수개의 단위 지연부(321_1, 321_2,..., 321_m) 중 하나의 단위 지연부에 입력되는 상기 반전 클럭(CLK_inv)을 지연시켜 출력한다. 그러므로, 상기 지연부(321)는 입력되는 상기 반전 클럭(CLK_inv)이 몇 번째 단위 지연부에 입력되는지에 따라 상기 반전 클럭(CLK_inv)이 지연되는 시간을 결정하고, 결정된 지연 시간으로 상기 반전 클럭(CLK_inv)을 지연시켜 상기 출력 클럭(CLK_out)으로 출력한다.

상기 입력 선택부(322)는 복수개의 스위치(322_1, 322_2,..., 322_m)를 포함하며, 각 복수개의 스위치(322_1, 322_2,..., 322_m)는 상기 복수개의 단위 지연부(321_1, 321_2,..., 321_m) 각각에 연결된다. 또한 복수개의 스위치(322_1, 322_2,..., 322_m)는 상기 제어 코드(CTRL_code<0:m>)가 포함하는 상기 복수개의 비트 신호(CTRL_code<0>, CTRL_code<1>, CTRL_code<2>,..., CTRL_code<m>) 각각 입력 받는다. 따라서, 상기 복수개의 비트 신호(CTRL_code<0>, CTRL_code<1>, CTRL_code<2>,..., CTRL_code<m>) 중 하나의 비트 신호만이 인에이블되므로, 상기 복수개의 스위치(322_1, 322_2,..., 322_m)중 하나의 스위치만이 턴온된다. 턴온된 스위치는 상기 반전 클럭(CLK_inv)을 자신과 연결된 단위 지연부에 입력시킨다.

상기 반전 제어부(310)의 출력(CLK_inv)이 상기 지연부(321)를 거쳐 상기 출력 클럭(CLK_out)으로서 출력됨과 동시에 상기 출력 클럭(CLK_out)은 상기 반전 제어부(310)의 입력으로 입력된다. 따라서, 상기 지연부(321)의 지연시간이 상기 출력 클럭(CLK_out)의 주파수를 결정하게 된다. 이때, 상기 지연부(321)의 지연시간은 상기 제어 코드(CTRL_code<0:m>)에 따라 결정된다.

본 발명에 따른 클럭 생성 회로는 입력 클럭의 주파수에 따라 출력 클럭의 주파수를 결정한다. 또한, 본 발명에 따른 클럭 생성 회로는 제어 코드 생성부의 디코딩 동작을 통해 생성된 제어 코드에 따라 출력 클럭의 주파수가 결정되므로, 상기 제어 코드 생성부의 디코딩 방식을 바꾸면 상기 출력 클럭의 주파수를 변화시킬 수 있다. 결국, 본 발명에 따른 클럭 생성 회로는 일반적인 클럭 생성 회로와는 달리, 오실레이터 신호 및 입력 클럭을 카운팅하고, 카운팅된 값을 코드화하여 출력 클럭을 생성하는 디지털 제어 방식의 클럭 생성 회로로서, 아날로그 제어 방식의 일반 클럭 생성 회로와는 달리 온도, 전압, 공정 변화에 따라 출력 클럭의 주파수가 변하지 않는다. 또한 설계자가 원하는 주파수의 출력 클럭을 생성할 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

인에이블 신호가 인에이블되면 입력 클럭의 주파수에 대응하는 인에이블 구간 동안 오실레이터 신호를 카운팅하여 카운팅 코드를 생성하는 카운팅 코드 생성부;
상기 카운팅 코드를 디코딩하여 제어 코드를 생성하는 제어 코드 생성부; 및
상기 제어 코드에 응답하여 출력 클럭의 주파수를 결정하는 주기 가변 오실레이팅부를 포함하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 카운팅 코드 생성부는
상기 인에이블 신호가 인에이블되면 상기 입력 클럭의 주파수에 대응하는 인에이블 구간을 갖는 오실레이터 인에이블 신호를 생성하는 오실레이터 인에이블 신호 생성부,
상기 인에이블 신호 및 상기 오실레이터 인에이블 신호에 응답하여 상기 오실레이터 신호를 생성하는 오실레이터, 및
상기 오실레이터 신호를 카운팅하여 상기 카운팅 코드를 생성하는 코드 생성부를 포함하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 2 항에 있어서,
상기 오실레이터 인에이블 신호 생성부는
상기 인에이블 신호가 인에이블되면 상기 입력 클럭을 카운팅하여 제 1 코드를 생성하는 제 1 카운팅부,
상기 제 1 코드를 디코딩하여 디코딩 신호를 생성하는 디코딩부, 및
상기 인에이블 신호가 인에이블되면 상기 오실레이터 인에이블 신호를 인에이블시키고, 상기 디코딩 신호가 인에이블되면 상기 오실레이터 인에이블 신호를 디스에이블시키는 신호 생성부를 포함하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 3 항에 있어서,
상기 제 1 카운팅부는
상기 인에이블 신호가 인에이블되면 상기 입력 클럭이 특정 레벨로 천이할 때마다 상기 제 1 코드의 코드 값을 증가시키는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서,
상기 디코딩부는
상기 제 1 코드의 코드 값이 기설정된 코드 값 이상이면 상기 디코딩 신호를 인에이블시키는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 3 항에 있어서,
상기 카운팅 코드 생성부는
상기 오실레이터 인에이블 신호가 디스에이블되면 리셋 펄스를 생성하는 리셋 펄스 생성부를 더 포함하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 6 항에 있어서,
상기 오실레이터는
상기 오실레이터 인에이블 신호 및 상기 인에이블 신호가 모두 인에이블되면 상기 오실레이터 신호를 생성하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 코드 생성부는
상기 오실레이터 신호를 카운팅하여 제 2 코드를 생성하는 제 2 카운팅부, 및
상기 오실레이터 인에이블 신호가 인에이블되면 상기 제 2 코드를 입력 받아 래치하고, 상기 오실레이터 인에이블 신호가 디스에이블되면 상기 제 2 코드를 상기 카운팅 코드로서 출력하는 래치부를 포함하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 8 항에 있어서,
상기 제 2 카운팅부는
상기 리셋 펄스에 응답하여 초기화하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 8 항에 있어서,
상기 제 2 카운팅부는
상기 오실레이터 신호가 특정 레벨로 천이할 때마다 상기 제 2 코드의 코드 값을 증가시키는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 제어 코드는 복수개의 비트 신호를 포함하며,
상기 제어 코드 생성부는
상기 카운팅 코드를 디코딩하여 상기 복수개의 비트 신호 중 하나의 비트 신호를 인에이블시키는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 주기 가변 오실레이팅부는
상기 인에이블 신호가 인에이블되면 상기 출력 클럭을 반전시켜 반전 클럭으로서 출력하는 반전 제어부, 및
상기 제어 코드에 응답하여 지연 시간을 결정하고, 결정된 지연 시간으로 상기 반전 클럭을 지연시켜 상기 출력 클럭으로서 출력하는 가변 지연부를 포함하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 12 항에 있어서,
상기 가변 지연부는
직렬로 연결된 복수개의 단위 지연부를 구비한 지연부, 및
상기 제어 코드에 응답하여 상기 복수개의 단위 지연부 중 하나의 단위 지연부에 상기 반전 클럭을 입력시키는 입력 선택부를 포함하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 13 항에 있어서,
상기 입력 선택부는
복수개의 스위치를 포함하며,
상기 복수개의 스위치 각각은 상기 복수개의 단위 지연부 각각의 입력단에 연결되고,
상기 제어 코드에 응답하여 상기 복수개의 스위치중 하나의 스위치만이 턴온되어 자신과 연결된 단위 지연부에 상기 반전 클럭을 전달하는 것을 특징으로 하는 클럭 생성 회로.
인에이블 신호가 인에이블되면 오실레이터 신호 및 입력 클럭에 응답하여 제 1 코드 및 제 2 코드를 생성하며, 상기 제 2 코드를 카운팅 코드로서 출력하는 카운팅 코드 생성부;
상기 카운팅 코드를 디코딩하여 제어 코드를 생성하는 제어 코드 생성부; 및
상기 제어 코드에 응답하여 지연 시간을 결정하고, 결정된 지연 시간에 대응하는 주기를 갖는 출력 클럭을 생성하는 주기 가변 오실레이팅부를 포함하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서,
상기 카운팅 코드 생성부는
상기 인에이블 신호가 인에이블되면 상기 입력 클럭이 특정 레벨로 천이할 때마다 상기 제 1 코드의 코드 값을 증가시키고,
상기 인에이블 신호가 인에이블되면 상기 오실레이터 신호가 특정 레벨로 천이할 때마다 상기 제 2 코드의 코드 값을 증가시키며,
상기 제 1 코드의 코드 값이 설정된 코드 값일 때의 상기 제 2 코드를 상기 카운팅 코드로서 출력하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 16 항에 있어서,
상기 카운팅 코드 생성부는
상기 인에이블 신호가 인에이블되면 상기 입력 클럭이 특정 레벨로 천이할 때마다 상기 제 1 코드의 코드 값을 증가시키는 제 1 카운팅부,
상기 제 1 코드를 디코딩하여 상기 제 1 코드의 코드 값이 상기 설정된 코드값이면 디코딩 신호를 인에이블시키는 디코딩부,
상기 인에이블 신호가 인에이블되면 오실레이터 인에이블 신호를 인에이블시키고, 상기 디코딩 신호가 인에이블되면 상기 오실레이터 인에이블 신호를 디스에이블시키는 오실레이터 인에이블 신호 생성부,
상기 인에이블 신호 및 상기 오실레이터 인에이블 신호가 모두 인에이블되면 상기 오실레이터 신호를 생성하는 오실레이터,
상기 오실레이터 신호가 특정 레벨로 천이할 때마다 상기 제 2 코드의 코드 값을 증가시키는 제 2 카운팅부, 및
상기 오실레이터 인에이블 신호가 인에이블되면 상기 제 2 코드를 래치하고, 상기 오실레이터 인에이블 신호가 디스에이블되면 래치된 상기 제 2 코드를 상기 카운팅 코드로서 출력하는 래치부를 포함하는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서,
상기 카운팅 코드 생성부는
상기 오실레이터 신호가 디스에이블되면 리셋 펄스를 생성하는 리셋 펄스 생성부를 더 포함하며,
상기 래치부는
상기 리셋 펄스가 입력되면 래치된 상기 제2 코드의 코드 값을 초기화시키는 것을 특징으로 하는 클럭 생성 회로.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서,
상기 주기 가변 오실레이팅부는
상기 인에이블 신호가 인에이블되면 상기 출력 클럭을 반전시켜 반전 클럭으로서 출력하는 반전 제어부, 및
상기 제어 코드에 응답하여 지연 시간을 결정하고, 결정된 지연 시간으로 상기 반전 클럭을 지연시켜 상기 출력 클럭으로서 출력하는 가변 지연부를 포함하는 것을 특징으로 하는 클럭 생성 회로.