KR20160076200A - 듀티 싸이클 검출 회로 및 방법 - Google Patents

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Abstract

본 기술은 인에이블 신호에 따라 다중 위상 클럭 신호들을 선택적으로 조합하여 복수의 타이밍 신호 그룹을 생성하도록 구성되는 타이밍 신호 생성부; 및 상기 인에이블 신호에 따라 상기 복수의 타이밍 신호 그룹의 신호들을 선택적으로 조합하여 듀티 검출 신호를 생성하도록 구성되는 검출부를 포함할 수 있다.

Description

듀티 싸이클 검출 회로 및 방법{CIRCUIT AND METHOD FOR DUTY CYCLE DETECTION}
본 발명은 반도체 회로에 관한 것으로서, 특히 듀티 싸이클 검출 회로 및 방법에 관한 것이다.
반도체 장치의 동작 속도가 증가함에 따라 즉, 반도체 장치 외부에서 제공되는 클럭 신호의 주파수가 증가함에 따라 반도체 장치 내부의 타이밍 마진은 줄어들고 있다.
따라서 반도체 장치 내부에서는 외부에서 제공되는 클럭 신호를 분주한 다중 위상 클럭 신호들을 사용할 수 있다.
이때 종래의 반도체 장치의 출력 데이터를 위한 스트로브 신호의 듀티 싸이클 보정을 위해서는 분주 클럭 즉, 다중 위상 클럭 신호가 아닌 원래의 클럭이 필요하다.
다중 위상 클럭 신호들의 위상 관계가 스트로브 신호의 듀티를 결정하며, 듀티 싸이클을 검출한 정보에 따라 다중 위상 클럭 신호들의 위상을 조절할 수 있다.
따라서 종래의 반도체 장치는 분주 클럭을 원 상태로 복원하기 위한 클럭 복원 회로를 사용하였으나, 분주 클럭을 정확히 복원하지 못하고 그에 따라 듀티 사이클 검출이 정확히 이루어지지 못하는 문제가 발생할 수 있다.
본 발명의 실시예는 정확한 듀티 싸이클 검출이 가능하도록 한 듀티 싸이클 검출 회로 및 방법을 제공한다.
본 발명의 실시예는 인에이블 신호에 따라 다중 위상 클럭 신호들을 선택적으로 조합하여 복수의 타이밍 신호 그룹을 생성하도록 구성되는 타이밍 신호 생성부; 및 상기 인에이블 신호에 따라 상기 복수의 타이밍 신호 그룹의 신호들을 선택적으로 조합하여 듀티 검출 신호를 생성하도록 구성되는 검출부를 포함할 수 있다.
본 발명의 실시예는 복수의 검출 단계를 통해 다중 위상 클럭 신호들의 듀티 싸이클 검출을 수행하며, 상기 복수의 검출 단계는 상기 다중 위상 클럭 신호들 중에서 일부의 위상 클럭 신호들 서로의 듀티 싸이클 차이를 검출하는 제 1 검출 단계; 상기 다중 위상 클럭 신호들 중에서 나머지의 위상 클럭 신호들 서로의 듀티 싸이클 차이를 검출하는 제 2 검출 단계; 및 상기 다중 위상 클럭 신호들 서로의 듀티 싸이클 차이를 검출하는 제 3 검출 단계를 포함할 수 있다.
본 기술은 정확한 듀티 싸이클 검출이 가능하며, 클럭 복원을 위한 회로 구성이 필요 없어 회로 면적을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 듀티 싸이클 검출 회로(100)의 회로도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 듀티 싸이클 검출 방법을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예에 따른 듀티 싸이클 검출 회로(100)가 적용될 수 있는 반도체 장치는 외부 클럭을 분주한 분주 클럭들 즉, 다중 위상 클럭 신호들을 사용할 수 있다.
다중 위상 클럭 신호들의 위상 관계가 데이터 출력을 위한 스트로브 신호의 듀티를 결정할 수 있으며, 듀티 싸이클을 검출한 정보에 따라 다중 위상 클럭 신호들의 위상을 조절할 수 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 듀티 싸이클 검출 회로(100)는 타이밍 신호 생성부(200) 및 검출부(400)를 포함할 수 있다.
타이밍 신호 생성부(200)는 인에이블 신호(EN)의 순차적인 펄스들 즉, 제 1 내지 제 3 펄스(1st_EN - 3rd_EN)에 따라 다중 위상 클럭 신호들 즉, 제 1 내지 제 4 위상 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 선택적으로 조합하여 복수의 타이밍 신호 그룹을 생성하도록 구성될 수 있다.
복수의 타이밍 신호 그룹은 제 1 타이밍 신호 그룹(ICLKD_H, ICLKBDB_H, ICLKBD_H, ICKLDB_H), 제 2 타이밍 신호 그룹(QCLKD_H, QCLKBDB_H, QCLKBD_H, QCKLDB_H) 및 제 3 타이밍 신호 그룹(ICLKD, QCLKDB, QCLKD, ICLKBDB, ICLKBD, QCKLBDB, QCLKBD, ICLKDB)를 포함할 수 있다.
타이밍 신호 생성부(200)는 제 1 내지 제 16 로직 게이트(201 - 272)를 포함할 수 있다.
제 1 로직 게이트(201)는 인에이블 신호(EN)의 제 1 펄스(1st_EN)와 제 1 위상 클럭 신호(ICLK)를 부정 논리곱하여 ICLKDB_H를 생성하도록 구성될 수 있다.
제 2 로직 게이트(202)는 ICLKDB_H를 반전시켜 ICLKD_H를 생성하도록 구성될 수 있다.
제 3 로직 게이트(211)는 인에이블 신호(EN)의 제 1 펄스(1st_EN)와 제 2 위상 클럭 신호(ICLKB)를 부정 논리곱하여 ICLKBDB_H를 생성하도록 구성될 수 있다.
제 4 로직 게이트(212)는 ICLKBDB_H를 반전시켜 ICLKBD_H를 생성하도록 구성될 수 있다.
제 5 로직 게이트(221)는 인에이블 신호(EN)의 제 2 펄스(2nd_EN)와 제 3 위상 클럭 신호(QCLK)를 부정 논리곱하여 QCLKDB_H를 생성하도록 구성될 수 있다.
제 6 로직 게이트(222)는 QCLKDB_H를 반전시켜 QCLKD_H를 생성하도록 구성될 수 있다.
제 7 로직 게이트(231)는 인에이블 신호(EN)의 제 2 펄스(2nd_EN)와 제 4 위상 클럭 신호(QCLKB)를 부정 논리곱하여 QCLKBDB_H를 생성하도록 구성될 수 있다.
제 8 로직 게이트(232)는 QCLKBDB_H를 반전시켜 QCLKBD_H를 생성하도록 구성될 수 있다.
제 9 로직 게이트(241)는 인에이블 신호(EN)의 제 3 펄스(3rd_EN)와 제 1 위상 클럭 신호(ICLK)를 부정 논리곱하여 ICLKDB를 생성하도록 구성될 수 있다.
제 10 로직 게이트(242)는 ICLKDB를 반전시켜 ICLKD를 생성하도록 구성될 수 있다.
제 11 로직 게이트(251)는 인에이블 신호(EN)의 제 3 펄스(3rd_EN)와 제 2 위상 클럭 신호(ICLKB)를 부정 논리곱하여 ICLKBDB를 생성하도록 구성될 수 있다.
제 12 로직 게이트(252)는 ICLKBDB를 반전시켜 ICLKBD를 생성하도록 구성될 수 있다.
제 13 로직 게이트(261)는 인에이블 신호(EN)의 제 3 펄스(3rd_EN)와 제 3 위상 클럭 신호(QCLK)를 부정 논리곱하여 QCLKDB를 생성하도록 구성될 수 있다.
제 14 로직 게이트(262)는 QCLKDB를 반전시켜 QCLKD를 생성하도록 구성될 수 있다.
제 15 로직 게이트(271)는 인에이블 신호(EN)의 제 3 펄스(3rd_EN)와 제 4 위상 클럭 신호(QCLKB)를 부정 논리곱하여 QCLKBDB를 생성하도록 구성될 수 있다.
제 16 로직 게이트(272)는 QCLKBDB를 반전시켜 QCLKBD를 생성하도록 구성될 수 있다.
검출부(400)는 인에이블 신호(EN)의 제 1 내지 제 3 펄스(1st_EN - 3rd_EN)에 따라 제 1 타이밍 신호 그룹(ICLKD_H, ICLKBDB_H, ICLKBD_H, ICKLDB_H), 제 2 타이밍 신호 그룹(QCLKD_H, QCLKBDB_H, QCLKBD_H, QCKLDB_H) 및 제 3 타이밍 신호 그룹(ICLKD, QCLKDB, QCLKD, ICLKBDB, ICLKBD, QCKLBDB, QCLKBD, ICLKDB)의 신호들을 선택적으로 조합하여 듀티 검출 신호(DCD_OUT)를 생성하도록 구성될 수 있다.
검출부(400)는 인에이블 신호(EN)의 제 1 내지 제 3 펄스(1st_EN - 3rd_EN)에 따라 제 1 타이밍 신호 그룹(ICLKD_H, ICLKBDB_H, ICLKBD_H, ICKLDB_H), 제 2 타이밍 신호 그룹(QCLKD_H, QCLKBDB_H, QCLKBD_H, QCKLDB_H) 및 제 3 타이밍 신호 그룹(ICLKD, QCLKDB, QCLKD, ICLKBDB, ICLKBD, QCKLBDB, QCLKBD, ICLKDB)의 신호들 중에서 활성화된 신호들의 전압을 전류로 변환하여 듀티 검출 신호(DCD_OUT)를 생성하도록 구성될 수 있다.
검출부(400)는 인에이블 신호(EN)의 제 1 내지 제 3 펄스(1st_EN - 3rd_EN)에 따라 제 1 타이밍 신호 그룹(ICLKD_H, ICLKBDB_H, ICLKBD_H, ICKLDB_H), 제 2 타이밍 신호 그룹(QCLKD_H, QCLKBDB_H, QCLKBD_H, QCKLDB_H) 및 제 3 타이밍 신호 그룹(ICLKD, QCLKDB, QCLKD, ICLKBDB, ICLKBD, QCKLBDB, QCLKBD, ICLKDB)의 신호들 중에서 한 쌍 단위의 신호들이 동시에 활성화되는 구간의 전류에 따라 듀티 검출 신호(DCD_OUT)를 생성하도록 구성될 수 있다.
검출부(400)는 전류 변환부(410), 입력 조합부(430) 및 출력부(450)를 포함할 수 있다.
전류 변환부(410)는 인에이블 신호(EN)의 활성화 구간 동작 즉, 제 1 내지 제 3 펄스(1st_EN - 3rd_EN)의 활성화 구간 동안 입력 전압을 전류로 변환하여 차동 출력 신호(OUT/OUTB)를 생성하도록 구성될 수 있다.
전류 변환부(410)는 제 1 내지 제 7 트랜지스터(411 - 417)와 제 1 및 제 2 커패시터(418, 419)를 포함할 수 있다.
제 1 내지 제 4 트랜지스터(411 - 414)는 크로스 커플드 래치(cross coupled latch)를 형성하며, 제 5 내지 제 7 트랜지스터(415 - 417)가 인에이블 신호(EN)에 따라 전원단에서 접지단에 이르는 전류 패스를 형성한다.
제 1 및 제 2 커패시터(418, 419)는 인에이블 신호(EN)의 활성화 이전에 프리차지(Precharge)된 전압을 제 1 내지 제 7 트랜지스터(411 - 417)의 동작에 따라 방전하고, 방전에 따른 서로의 전압 레벨 차이를 차동 출력 신호(OUT/OUTB)로서 출력할 수 있다.
전류 변환부(410)의 입력 전압으로서 차동 입력 전압이 사용될 수 있으며, 차동 입력 전압은 제 1 입력 전압과 제 2 입력 전압으로 구분할 수 있다.
입력 조합부(430)는 제 1 타이밍 신호 그룹(ICLKD_H, ICLKBDB_H, ICLKBD_H, ICKLDB_H), 제 2 타이밍 신호 그룹(QCLKD_H, QCLKBDB_H, QCLKBD_H, QCKLDB_H) 및 제 3 타이밍 신호 그룹(ICLKD, QCLKDB, QCLKD, ICLKBDB, ICLKBD, QCKLBDB, QCLKBD, ICLKDB)의 신호들을 한 쌍 단위로 선택하고, 선택된 복수의 신호 쌍 중에서 일부의 신호 쌍들에 따른 제 1 입력 전압과 복수의 신호 쌍 중에서 나머지 신호 쌍들에 따른 제 2 입력 전압을 전류 변환부(410)에 제공하도록 구성될 수 있다.
입력 조합부(430)는 일부의 신호 쌍들(ICLKD/QCLKDB, ICLKBD/QCLKBDB, ICLKD_H/ICLKBDB_H, QCLKD_H/QCLKBDB_H)에 따라 제 1 입력 전압을 생성하고, 나머지 신호 쌍들(QCLKBD_H/QCLKDB_H, ICLKBD_H/ICLKDB_H, QCLKBD/ICLKDB, QCLKD/ICLKBDB)에 따라 제 2 입력 전압을 생성하도록 구성될 수 있다.
입력 조합부(430)는 전류 변환부(410)와 연결된 복수의 트랜지스터 즉, 제 1 내지 제 16 트랜지스터(431 - 446)를 포함할 수 있다.
제 1, 3, 5 및 7 트랜지스터(431, 433, 435, 437)의 드레인 단이 전류 변환부(410)의 차동 출력 신호(OUTB) 단과 공통 연결된다.
제 2, 4, 6 및 8 트랜지스터(432, 434, 436, 438)의 소오스 단이 전류 변환부(410)의 제 3 트랜지스터(413)의 드레인 단과 공통 연결된다.
제 1, 3, 5 및 7 트랜지스터(431, 433, 435, 437)의 소오스 단이 제 2, 4, 6 및 8 트랜지스터(432, 434, 436, 438)의 드레인 단과 각각 연결된다.
제 9, 11, 13 및 15 트랜지스터(439, 441, 443, 445)의 드레인 단이 전류 변환부(410)의 차동 출력 신호(OUT) 단과 공통 연결된다.
제 10, 12, 14 및 16 트랜지스터(440, 442 444, 446)의 소오스 단이 전류 변환부(410)의 제 4 트랜지스터(414)의 드레인 단과 공통 연결된다.
제 9, 11, 13 및 15 트랜지스터(439, 441, 443, 445)의 소오스 단이 제 10, 12, 14 및 16 트랜지스터(440, 442 444, 446)의 드레인 단과 각각 연결된다.
제 1 내지 제 16 트랜지스터(431 - 446)의 게이트에 ICLKD, QCLKDB, ICLKBD, QCLKBDB, ICLKD_H, ICLKBDB_H, QCLKD_H, QCLKBDB_H, QCLKBD_H, QCLKDB_H, ICLKBD_H, ICLKDB_H, QCLKBD, ICLKDB, QCLKD, ICLKBDB가 각각 입력된다.
출력부(450)는 차동 출력 신호(OUT/OUTB)에 응답하여 듀티 검출 신호(DCD_OUT)를 생성하도록 구성될 수 있다.
출력부(450)는 SR 래치로 구성할 수 있으며, 제 1 및 제 2 로직 게이트(451, 452)를 포함할 수 있다.
제 1 로직 게이트(451)는 차동 출력 신호(OUTB)와 제 2 로직 게이트(452)의 출력을 부정 논리곱하여 듀티 검출 신호(DCD_OUT)로서 출력하도록 구성될 수 있다.
제 2 로직 게이트(452)는 제 1 로직 게이트(451)의 출력과 차동 출력 신호(OUT)를 부정 논리곱하여 출력하도록 구성될 수 있다.
이하, 도 2a 내지 도 2c를 참조하여 본 발명의 실시예에 따른 듀티 싸이클 검출 동작을 설명하면 다음과 같다.
본 발명의 실시예에 따른 듀티 싸이클 검출 동작은 복수의 검출 단계를 통해 수행될 수 있으며, 상기 복수의 검출 단계는 다중 위상 클럭 신호들 중에서 일부의 위상 클럭 신호들 서로의 듀티 싸이클 차이를 검출하는 제 1 검출 단계; 다중 위상 클럭 신호들 중에서 나머지의 위상 클럭 신호들 서로의 듀티 싸이클 차이를 검출하는 제 2 검출 단계; 및 다중 위상 클럭 신호들 서로의 듀티 싸이클 차이를 검출하는 제 3 검출 단계를 포함할 수 있다.
듀티 싸이클 검출 회로의 활성화를 제어하기 위한 인에이블 신호의 순차적인 펄스들에 따라 복수의 검출 단계 각각의 구간이 정해질 수 있다.
제 1 검출 단계는 복수의 타이밍 신호 그룹의 신호들 중에서, 다중 위상 클럭 신호들에 포함된 제 1 위상 클럭 신호와 제 2 위상 클럭 신호 각각에 대응되는 신호들 서로의 듀티 싸이클 차이를 검출하는 단계를 포함할 수 있다.
제 2 검출 단계는 복수의 타이밍 신호 그룹의 신호들 중에서, 다중 위상 클럭 신호들에 포함된 제 3 위상 클럭 신호와 제 4 위상 클럭 신호 각각에 대응되는 신호들 서로의 듀티 싸이클 차이를 검출하는 단계를 포함할 수 있다.
제 3 검출 단계는 복수의 타이밍 신호 그룹의 신호들 중에서, 다중 위상 클럭 신호들에 포함된 제 1 내지 제 4 위상 클럭 신호 각각에 대응되는 신호들 서로의 듀티 싸이클 차이를 검출하는 단계를 포함할 수 있다.
본 발명의 실시예는 3 단계의 검출 구간을 통해 다중 위상 클럭 신호들 즉, 제 1 내지 제 4 위상 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)에 대한 듀티 싸이클 검출 동작을 수행할 수 있다.
제 1 검출 단계는 다중 위상 클럭 신호들 중에서 일부 신호 예를 들어, 제 1 위상 클럭 신호(ICLK)와 제 2 위상 클럭 신호(ICLKB)를 기준으로 이루어질 수 있다.
제 2 검출 단계는 다중 위상 클럭 신호들 중에서 나머지 신호 예를 들어, 제 3 위상 클럭 신호(QCLK)와 제 4 위상 클럭 신호(QCLKB)를 기준으로 이루어질 수 있다.
제 3 검출 단계는 제 1 검출 단계 및 제 2 검출 단계의 결과를 반영하여 풀 레이트(Full-rate) 클럭 기준 즉, 제 1 내지 제 4 위상 클럭 신호(ICLK, ICLKB, QCLK, QCLKB) 모두를 기준으로 이루어질 수 있다.
제 1 내지 제 3 검출 단계의 구간을 정의하기 위한 신호로서, 인에이블 신호(EN)의 순차적인 펄스들 즉, 제 1 내지 제 3 펄스(1st_EN - 3rd_EN)를 이용할 수 있다.
먼저, 도 2a를 참조하여 제 1 검출 단계를 설명하면 다음과 같다.
제 1 검출 단계는 제 1 위상 클럭 신호(ICLK)의 라이징 엣지에서 제 2 위상 클럭 신호(ICLKB)의 라이징 엣지까지의 구간에 따른 전류량과, 제 2 위상 클럭 신호(ICLKB)의 라이징 엣지에서 제 1 위상 클럭 신호(ICLK)의 라이징 엣지까지의 구간에 따른 전류량의 차이를 검출함으로써 듀티 차이를 검출하는 동작이 될 수 있다.
이때 제 1 위상 클럭 신호(ICLK)의 라이징 엣지에서 제 2 위상 클럭 신호(ICLKB)의 라이징 엣지까지의 구간은 ICLKD_H 및 ICLKBDB_H가 모두 하이 레벨인 구간에 대응될 수 있다.
제 2 위상 클럭 신호(ICLKB)의 라이징 엣지에서 제 1 위상 클럭 신호(ICLK)의 라이징 엣지까지의 구간은 ICLKBD_H 및 ICLKDB_H가 모두 하이 레벨인 구간에 대응될 수 있다.
도 2a에 도시된 바와 같이, 인에이블 신호(EN)의 제 1 펄스(1st_EN)가 활성화되면 ICLKD_H 및 ICLKBDB_H가 모두 하이 레벨인 구간 동안 입력 조합부(430)의 제 5 및 제 6 트랜지스터(435, 436)가 턴 온 되고, 그에 따라 전압/전류 변환부(410)의 제 1 커패시터(418)에 프리차지 되어 있었던 전류가 방전된다.
이어서 ICLKBD_H 및 ICLKDB_H가 모두 하이 레벨인 구간 동안 입력 조합부(430)의 제 11 및 제 12 트랜지스터(441, 442)가 턴 온 되고, 그에 따른 전류가 전압/전류 변환부(410)의 제 2 커패시터(419)에 프리차지 되어 있었던 전류가 방전된다.
도 2b를 참조하여 제 2 검출 단계를 설명하면 다음과 같다.
제 2 검출 단계는 제 3 위상 클럭 신호(QCLK)의 라이징 엣지에서 제 4 위상 클럭 신호(QCLKB)의 라이징 엣지까지의 구간에 따른 전류량과, 제 4 위상 클럭 신호(QCLKB)의 라이징 엣지에서 제 3 위상 클럭 신호(QCLK)의 라이징 엣지까지의 구간에 따른 전류량의 차이를 검출함으로써 듀티 차이를 검출하는 동작이 될 수 있다.
이때 제 3 위상 클럭 신호(QCLK)의 라이징 엣지에서 제 4 위상 클럭 신호(QCLKB)의 라이징 엣지까지의 구간은 QCLKD_H 및 QCLKBDB_H가 모두 하이 레벨인 구간에 대응될 수 있다.
제 4 위상 클럭 신호(QCLKB)의 라이징 엣지에서 제 3 위상 클럭 신호(QCLK)의 라이징 엣지까지의 구간은 QCLKBD_H 및 QCLKDB_H가 모두 하이 레벨인 구간에 대응될 수 있다.
도 2b에 도시된 바와 같이, 인에이블 신호(EN)의 제 2 펄스(2nd_EN)가 활성화되면 QCLKD_H 및 QCLKBDB_H가 모두 하이 레벨인 구간 동안 입력 조합부(430)의 제 7 및 제 8 트랜지스터(437, 438)가 턴 온 되고, 그에 따른 전류가 전압/전류 변환부(410)의 제 1 커패시터(418)에 프리차지 되어 있었던 전류가 방전된다.
이어서 QCLKBD_H 및 QCLKDB_H가 모두 하이 레벨인 구간 동안 입력 조합부(430)의 제 9 및 제 10 트랜지스터(439, 440)가 턴 온 되고, 그에 따른 전류가 전압/전류 변환부(410)의 제 2 커패시터(419)에 프리차지 되어 있었던 전류가 방전된다.
도 3a를 참조하여 제 3 검출 단계를 설명하면 다음과 같다.
제 3 검출 단계는 풀 레이트 클럭 기준 즉, 제 1 내지 제 4 위상 클럭 신호(ICLK, ICLKB, QCLK, QCLKB) 모두에 대한 듀티 싸이클 차이를 검출하는 동작이 될 수 있다.
제 3 검출 단계는 제 1 위상 클럭 신호(ICLK)의 라이징 엣지에서 제 4 위상 클럭 신호(QCLKB)의 라이징 엣지까지의 구간에 따른 전류량, 제 3 위상 클럭 신호(QCLKB)의 라이징 엣지에서 제 2 위상 클럭 신호(ICLKB)의 라이징 엣지까지의 구간에 따른 전류량, 제 2 위상 클럭 신호(ICLKB)의 라이징 엣지에서 제 4 위상 클럭 신호(QCLKB)의 라이징 엣지까지의 구간에 따른 전류량, 제 4 위상 클럭 신호(QCLKB)의 라이징 엣지에서 제 2 위상 클럭 신호(ICLKB)의 라이징 엣지까지의 구간에 따른 전류량들의 차이를 검출함으로써 최종적인 듀티 싸이클 차이를 검출하는 동작이 될 수 있다.
이때 제 1 위상 클럭 신호(ICLK)의 라이징 엣지에서 제 4 위상 클럭 신호(QCLKB)의 라이징 엣지까지의 구간은 ICLKD 및 QCLKDB가 모두 하이 레벨인 구간에 대응될 수 있다.
제 3 위상 클럭 신호(QCLKB)의 라이징 엣지에서 제 2 위상 클럭 신호(ICLKB)의 라이징 엣지까지의 구간은 QCLKD 및 ICLKBDB가 모두 하이 레벨인 구간에 대응될 수 있다.
제 2 위상 클럭 신호(ICLKB)의 라이징 엣지에서 제 4 위상 클럭 신호(QCLKB)의 라이징 엣지까지의 구간은 ICLKBD 및 QCLKBDB가 모두 하이 레벨인 구간에 대응될 수 있다.
제 4 위상 클럭 신호(QCLKB)의 라이징 엣지에서 제 2 위상 클럭 신호(ICLKB)의 라이징 엣지까지의 구간은 QCLKBD 및 ICLKDB가 모두 하이 레벨인 구간에 대응될 수 있다.
도 2c에 도시된 바와 같이, 인에이블 신호(EN)의 제 3 펄스(3rd_EN)가 활성화되면 ICLKD 및 QCLKDB가 모두 하이 레벨인 구간 동안 입력 조합부(430)의 제 1 및 제 2 트랜지스터(431, 432)가 턴 온 되고, 그에 따른 전류가 전압/전류 변환부(410)의 제 1 커패시터(418)에 프리차지 되어 있었던 전류가 방전된다.
QCLKD 및 ICLKBDB가 모두 하이 레벨인 구간 동안 입력 조합부(430)의 제 15 및 제 16 트랜지스터(445, 446)가 턴 온 되고, 그에 따른 전류가 전압/전류 변환부(410)의 제 2 커패시터(419)에 프리차지 되어 있었던 전류가 방전된다.
ICLKBD 및 QCLKBDB가 모두 하이 레벨인 구간 동안 입력 조합부(430)의 제 3 및 제 4 트랜지스터(433, 434)가 턴 온 되고, 그에 따른 전류가 전압/전류 변환부(410)의 제 1 커패시터(418)에 프리차지 되어 있었던 전류가 방전된다.
QCLKBD 및 ICLKDB가 모두 하이 레벨인 구간 동안 입력 조합부(430)의 제 13 및 제 14 트랜지스터(443, 444)가 턴 온 되고, 그에 따른 전류가 전압/전류 변환부(410)의 제 2 커패시터(419)에 프리차지 되어 있었던 전류가 방전된다.
상술한 1차 내지 3차 검출 동작에 따라 전압/전류 변환부(410)의 제 1 커패시터(418)와 제 2 커패시터(419)의 충전량이 가변되고, 제 1 커패시터(418)와 제 2 커패시터(419)의 충전량의 차이가 차동 출력 신호(OUT/OUTB)로서 출력된다.
출력부(450)는 차동 출력 신호(OUT/OUTB)의 레벨 차이에 따라 듀티 검출 신호(DCD_OUT)를 생성한다.
반도체 장치는 듀티 검출 신호(DCD_OUT)에 따라 다중 위상 클럭 신호들 즉, 제 1 내지 제 4 위상 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)의 듀티 싸이클을 조정할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 인에이블 신호에 따라 다중 위상 클럭 신호들을 선택적으로 조합하여 복수의 타이밍 신호 그룹을 생성하도록 구성되는 타이밍 신호 생성부; 및
    상기 인에이블 신호에 따라 상기 복수의 타이밍 신호 그룹의 신호들을 선택적으로 조합하여 듀티 검출 신호를 생성하도록 구성되는 검출부를 포함하는 듀티 싸이클 검출 회로.
  2. 제 1 항에 있어서,
    상기 타이밍 신호 생성부는
    상기 인에이블 신호의 순차적인 펄스들에 따라 상기 다중 위상 클럭 신호들을 선택적으로 조합하도록 구성되는 듀티 싸이클 검출 회로.
  3. 제 1 항에 있어서,
    상기 검출부는
    상기 인에이블 신호의 순차적인 펄스들에 따라 상기 복수의 타이밍 신호 그룹의 신호들을 선택적으로 조합하도록 구성되는 듀티 싸이클 검출 회로.
  4. 제 1 항에 있어서,
    상기 타이밍 신호 생성부는
    상기 인에이블 신호에 따라 상기 다중 위상 클럭 신호들 중에서 제 1 위상 클럭 신호와 제 2 위상 클럭 신호를 조합하여 상기 복수의 타이밍 신호 그룹 중에서 제 1 타이밍 신호 그룹을 생성하고,
    상기 인에이블 신호에 따라 상기 다중 위상 클럭 신호들 중에서 제 3 위상 클럭 신호와 제 4 위상 클럭 신호를 조합하여 상기 복수의 타이밍 신호 그룹 중에서 제 2 타이밍 신호 그룹을 생성하며,
    상기 인에이블 신호에 따라 상기 제 1 내지 제 4 위상 클럭 신호를 조합하여 상기 복수의 타이밍 신호 그룹 중에서 제 3 타이밍 신호 그룹을 생성하도록 구성되는 듀티 싸이클 검출 회로.
  5. 제 1 항에 있어서,
    상기 타이밍 신호 생성부는
    상기 인에이블 신호의 순차적인 펄스들 중에서 제 1 펄스에 따라 상기 다중 위상 클럭 신호들 중에서 제 1 위상 클럭 신호와 제 2 위상 클럭 신호를 조합하여 상기 복수의 타이밍 신호 그룹 중에서 제 1 타이밍 신호 그룹을 생성하고,
    상기 인에이블 신호의 순차적인 펄스들 중에서 제 2 펄스에 따라 상기 다중 위상 클럭 신호들 중에서 제 3 위상 클럭 신호와 제 4 위상 클럭 신호를 조합하여 상기 복수의 타이밍 신호 그룹 중에서 제 2 타이밍 신호 그룹을 생성하며,
    상기 인에이블 신호의 순차적인 펄스들 중에서 제 3 펄스에 따라 상기 제 1 내지 제 4 위상 클럭 신호를 조합하여 상기 복수의 타이밍 신호 그룹 중에서 제 3 타이밍 신호 그룹을 생성하도록 구성되는 듀티 싸이클 검출 회로.
  6. 제 1 항에 있어서,
    상기 검출부는
    상기 복수의 타이밍 신호 그룹의 신호들 중에서 활성화된 신호들의 전압을 전류로 변환하여 상기 듀티 검출 신호를 생성하도록 구성되는 듀티 싸이클 검출 회로.
  7. 제 1 항에 있어서,
    상기 검출부는
    상기 복수의 타이밍 신호 그룹의 신호들 중에서 한 쌍 단위의 신호들이 동시에 활성화되는 구간의 전류에 따라 상기 듀티 검출 신호를 생성하도록 구성되는 듀티 싸이클 검출 회로.
  8. 제 1 항에 있어서,
    상기 검출부는
    상기 인에이블 신호의 활성화 구간 동작 입력 전압을 전류로 변환하여 차동 출력 신호를 생성하도록 구성되는 전류 변환부,
    상기 복수의 타이밍 신호 그룹의 신호들을 한 쌍 단위로 선택하고, 선택된 하나 또는 그 이상의 신호 쌍에 따른 전압을 상기 입력 전압으로서 상기 전류 변환부에 제공하도록 구성되는 입력 조합부, 및
    상기 차동 출력 신호에 응답하여 상기 듀티 검출 신호를 생성하도록 구성되는 출력부를 포함하는 듀티 싸이클 검출 회로.
  9. 제 8 항에 있어서,
    상기 출력부는 래치를 포함하는 듀티 싸이클 검출 회로.
  10. 제 1 항에 있어서,
    상기 검출부는
    상기 인에이블 신호의 활성화 구간 동작 차동 입력 전압을 전류로 변환하여 차동 출력 신호를 생성하도록 구성되는 전류 변환부,
    상기 복수의 타이밍 신호 그룹의 신호들을 한 쌍 단위로 선택하고, 선택된 복수의 신호 쌍 중에서 일부의 신호 쌍들에 따른 제 1 입력 전압과 복수의 신호 쌍 중에서 나머지 신호 쌍들에 따른 제 2 입력 전압을 상기 차동 입력 전압으로서 상기 전류 변환부에 제공하도록 구성되는 입력 조합부, 및
    상기 차동 출력 신호에 응답하여 상기 듀티 검출 신호를 생성하도록 구성되는 출력부를 포함하는 듀티 싸이클 검출 회로.
  11. 복수의 검출 단계를 통해 다중 위상 클럭 신호들의 듀티 싸이클 검출을 수행하며,
    상기 복수의 검출 단계는
    상기 다중 위상 클럭 신호들 중에서 일부의 위상 클럭 신호들 서로의 듀티 싸이클 차이를 검출하는 제 1 검출 단계;
    상기 다중 위상 클럭 신호들 중에서 나머지의 위상 클럭 신호들 서로의 듀티 싸이클 차이를 검출하는 제 2 검출 단계; 및
    상기 다중 위상 클럭 신호들 서로의 듀티 싸이클 차이를 검출하는 제 3 검출 단계를 포함하는 듀티 싸이클 검출 방법.
  12. 제 11 항에 있어서,
    듀티 싸이클 검출 회로의 활성화를 제어하기 위한 인에이블 신호의 순차적인 펄스들에 따라 상기 복수의 검출 단계 각각의 구간이 정해지는 듀티 싸이클 검출 방법.
  13. 제 11 항에 있어서,
    듀티 싸이클 검출 회로의 활성화를 제어하기 위한 인에이블 신호의 순차적인 펄스들에 따라 상기 다중 위상 클럭 신호들을 선택적으로 조합하여 복수의 타이밍 신호 그룹을 생성하는 단계를 더 포함하는 듀티 싸이클 검출 방법.
  14. 제 13 항에 있어서,
    상기 제 1 검출 단계는
    상기 복수의 타이밍 신호 그룹의 신호들 중에서, 상기 다중 위상 클럭 신호들에 포함된 제 1 위상 클럭 신호와 제 2 위상 클럭 신호 각각에 대응되는 신호들 서로의 듀티 싸이클 차이를 검출하는 단계를 포함하는 듀티 싸이클 검출 방법.
  15. 제 13 항에 있어서,
    상기 제 2 검출 단계는
    상기 복수의 타이밍 신호 그룹의 신호들 중에서, 상기 다중 위상 클럭 신호들에 포함된 제 3 위상 클럭 신호와 제 4 위상 클럭 신호 각각에 대응되는 신호들 서로의 듀티 싸이클 차이를 검출하는 단계를 포함하는 듀티 싸이클 검출 방법.
  16. 제 13 항에 있어서,
    상기 제 3 검출 단계는
    상기 복수의 타이밍 신호 그룹의 신호들 중에서, 상기 다중 위상 클럭 신호들에 포함된 제 1 내지 제 4 위상 클럭 신호 각각에 대응되는 신호들 서로의 듀티 싸이클 차이를 검출하는 단계를 포함하는 듀티 싸이클 검출 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020236209A1 (en) * 2019-05-22 2020-11-26 Adesto Technologies Corporation Pulse width signal overlap compensation techniques

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841305A (en) * 1997-03-20 1998-11-24 Cypress Semiconductor Corp. Circuit and method for adjusting duty cycles
US6028491A (en) * 1998-04-29 2000-02-22 Atmel Corporation Crystal oscillator with controlled duty cycle
KR100486268B1 (ko) * 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
JP4428246B2 (ja) * 2005-02-03 2010-03-10 エルピーダメモリ株式会社 デューティ検出回路及びデューティ検出方法
JP2007102483A (ja) * 2005-10-04 2007-04-19 Toshiba Corp 半導体集積回路
CN1862273B (zh) * 2006-01-09 2010-04-21 北京大学深圳研究生院 一种测试时钟信号抖动的片上系统
US7339403B2 (en) * 2006-06-29 2008-03-04 Intel Corporation Clock error detection circuits, methods, and systems
JP4723652B2 (ja) * 2006-11-02 2011-07-13 富士通株式会社 位相差検出器、及び位相差検出方法
JP4890369B2 (ja) * 2007-07-10 2012-03-07 エルピーダメモリ株式会社 デューティ検知回路及びこれを用いたｄｌｌ回路、半導体記憶装置、並びに、データ処理システム
KR100903366B1 (ko) * 2007-11-02 2009-06-23 주식회사 하이닉스반도체 듀티 보정 회로를 가진 반도체 메모리 장치
KR100903371B1 (ko) 2007-11-02 2009-06-23 주식회사 하이닉스반도체 듀티 싸이클 검출 회로와 검출 방법
KR100971428B1 (ko) * 2007-12-26 2010-07-21 주식회사 하이닉스반도체 듀티 보정 회로
KR101036922B1 (ko) * 2008-04-11 2011-05-25 주식회사 하이닉스반도체 쿼드러쳐 위상 보정회로
KR100942977B1 (ko) * 2008-05-19 2010-02-17 주식회사 하이닉스반도체 듀티비 보정회로
JP5450983B2 (ja) * 2008-05-21 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2010088108A (ja) * 2008-09-08 2010-04-15 Elpida Memory Inc Ｄｌｌ回路及びその制御方法
JP5642350B2 (ja) * 2009-02-19 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． デューティ検出回路、ｄｌｌ回路、及び半導体装置
JP2010226173A (ja) * 2009-03-19 2010-10-07 Elpida Memory Inc デューティ検出回路及びこれを備えるクロック生成回路、並びに、半導体装置

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