KR101036922B1 - 쿼드러쳐 위상 보정회로 - Google Patents

쿼드러쳐 위상 보정회로 Download PDF

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Abstract

본 발명은 많은 면적을 차지하는 코드 카운터의 갯수를 줄여서 레이아웃 사이즈를 줄일 수 있는 쿼드러쳐 위상 보정회로에 관한 것이다. 본 발명은 쿼드러쳐 위상 보정을 수행할 때, 검출된 위상차에 따른 N비트 코드값을 발생하는 하나의 N 비트 코드 카운터와; 다수개의 검출된 위상차에 따른 N비트 코드값을 저장하는 저장수단과; 상기 N 비트 코드 카운터를 공유하여, 다수개의 검출된 위상차에 따른 N 비트 코드값을 발생할 수 있도록 제어하고, 상기 저장수단의 할당된 공간에 저장되도록 제어하는 제어수단을 포함하여 구성한다. 이러한 구성에 따르면 본 발명은 코드 카운터의 갯수를 줄이고, 레지스터 및 먹스와 디먹스를 이용하여 코드값 저장을 제어하여, 종래 대비 30% 이상의 면적 감소 효과를 얻을 수 있다.
반도체, 코드 카운터, 레이 아웃 크기, 쿼드러쳐 위상 보정

Description

쿼드러쳐 위상 보정회로{QUADRATURE PHASE CORRECTION CIRCUIT}
본 발명은 쿼드러쳐 위상 보정회로에 관한 것으로, 더욱 상세하게는 코드 카운터의 갯수를 줄여서 레이아웃 사이즈를 줄일 수 있는 쿼드러쳐 위상 보정회로에 관한 것이다.
동기식 반도체 장치는 클럭신호에 동기되어 데이터를 입력/출력 한다. 이러한 동기식 반도체 장치의 경우, 외부로부터 입력되는 클럭신호에 동기된 내부 클럭신호를 발생하기 위한 클럭신호 발생기를 구비한다. 상기 클럭신호 발생기 중의 하나가 쿼드러쳐 위상 신호 발생기이다. 상기 쿼드러쳐 위상 신호 발생기는, 외부 클럭신호로부터 90도 위상 차이를 가지는 쿼드러쳐 위상 클럭 신호를 발생한다.
도 1은 종래 쿼드러쳐 위상 보정회로의 블럭도를 도시하고 있다.
쿼드러쳐 위상 보정회로는, 쿼드러쳐 위상 보정 제어부와, 피드백되는 I(IN PHASE) 및 Q(QUADRATURE PHASE) 클럭신호의 위상을 검출하는 위상 검출부와, 상기 위상 검출부에서 검출된 위상차에 기초해서 입력되는 I(IN PHASE) 및 Q(QUADRATURE PHASE) 클럭신호의 듀티 사이클 보정을 수행하는 듀티 사이클 보정회로부와, 상기 듀티 사이클 보정회로에서 듀티 사이클이 보정된 I(IN PHASE) 및 Q(QUADRATURE PHASE) 클럭신호의 위상 에러를 정정하는 위상 에러 보정회로부로 구성되어진다.
상기 위상 검출부는, 동작 초기에 I 클럭신호 및 제품의 구성 소자들이 갖는 오프셋 값에 따른 보정을 위한 코드값을 설정, 저장하는 N-비트 코드 카운터(N-BIT CODE COUNTER ; 24), 상기 코드 카운터(24)에 설정된 코드값에 의한 초기 코드 조정을 수행하는 초기 코드 조정회로(ICC CIRCUIT ; 22), 상기 초기 코드 조정회로(22)에 의해서 오프셋이 조정되어, 이후 피드백되는 I(IN PHASE) 클럭신호와 IB(I 신호를 반전한 신호) 클럭신호를 입력하고, 위상 검출에 따른 하이/로우 신호를 발생하는 위상 검출기{I-DCD(I-IB) ;20}를 포함하여 구성된다.
상기 위상 검출기(20)는, 쿼드러쳐 위상 보정 제어부(QPC CONTROL ; 10)에서 인가하는 스트로브신호(도시하지 않음)를 기준으로, 상기 I 클럭과 IB 클럭의 위상을 스트로브신호가 하이(또는 로우)인 동안 비교하여, I신호가 IB 대비 크면 하이신호를, I신호가 IB 대비 작으면 로우 신호를 발생한다.
또한, 상기 위상 검출부는, 동작 초기에 Q 클럭신호 및 제품의 구성 소자들이 갖는 오프셋 값에 따른 보정을 위한 코드값을 설정, 저장하는 N-비트 코드 카운터(30), 상기 코드 카운터(30)에 설정된 코드값에 의한 초기 코드 조정을 수행하는 초기 코드 조정회로(ICC CIRCUIT ; 28), 상기 초기 코드 조정회로(28)에 의해서 오 프셋이 조정되어, 이후 피드백되는 Q 클럭신호와 QB(Q 신호를 반전한 신호) 클럭신호를 입력하고, 위상 검출에 따른 하이/로우 신호를 발생하는 위상검출기{Q-DCD(Q-QB) ;26}를 포함하여 구성된다.
상기 위상 검출기(26)는, 쿼드러쳐 위상 보정 제어부(10)에서 인가하는 스트로브신호(도시하지 않음)를 기준으로, 상기 Q 클럭과 QB 클럭의 위상을 스트로브신호가 하이(또는 로우)인 동안 비교하여, Q신호가 QB 대비 크면 하이신호를, Q신호가 QB 대비 작으면 로우 신호를 발생한다.
또한, 상기 위상 검출부는, 듀티 사이클이 보정된 I,Q 클럭신호 및 제품의 구성 소자들이 갖는 오프셋 값에 따른 보정을 위한 코드값을 설정, 저장하는 N-비트 코드 카운터(36), 상기 코드 카운터(36)에 설정된 코드값에 의한 초기 코드 조정을 수행하는 초기 코드 조정회로(ICC CIRCUIT ; 34), 상기 초기 코드 조정회로(34)에 의해서 오프셋이 조정되어, 이후 피드백되는 I 클럭신호와 Q 클럭신호를 입력하고, 위상 검출에 따른 하이/로우 신호를 발생하는 위상 검출기{QPD(I-Q) ;32}를 포함하여 구성된다.
상기 위상 검출기(32)는, 쿼드러쳐 위상 보정 제어부(10)에서 인가하는 스트로브신호(도시하지 않음)를 기준으로, 상기 I 클럭과 Q 클럭의 위상을 스트로브신호가 하이(또는 로우)인 동안 비교하여, I신호가 Q 대비 크면 하이신호를, I신호가 Q 대비 작으면 로우 신호를 발생한다.
상기 듀티 사이클 보정회로부는, 상기 위상검출기(20)에서 검출된 하이/로우 값에 따라서 코드값을 증가 또는 감소시켜서 코드값을 설정하는 N-비트 코드 카운터(40), 상기 N 비트 코드 카운터(40)에 설정된 코드값에 따라서 I 클럭신호와 IB 클럭신호의 듀티 사이클을 보정하는 I-IB 듀티 사이클 보정 회로(I-IB DUTY CYCLE CORRECTION CIRCUIT ; 42)를 포함하여 구성된다. 상기 I-IB 듀티 사이클 보정회로(42)에서 듀티 사이클이 보정된 I 클럭신호와 IB 클럭신호는, 상기 위상 검출기(20)로 피드백된다. 상기 I-IB 듀티 사이클 보정회로(42)에 입력되는 I 클럭신호와 IB 클럭신호는, 도시하지 않은 클럭 발생기에서 외부 기준클럭신호를 이용하여 발생되어진 클럭신호이다.
또한, 상기 듀티 사이클 보정회로부는, 상기 위상검출기(26)에서 검출된 하이/로우 값에 따라서 코드값을 증가 또는 감소시켜서 코드값을 설정하는 N-비트 코드 카운터(44), 상기 N 비트 코드 카운터(44)에 설정된 코드값에 따라서 Q 클럭신호와 QB 클럭신호의 듀티 사이클을 보정하는 Q-QB 듀티 사이클 보정 회로((Q-QB DUTY CYCLE CORRECTION CIRCUIT ; 46)를 포함하여 구성된다. 상기 Q-QB 듀티 사이클 보정회로(46)에서 듀티 사이클이 보정된 Q 클럭신호와 QB 클럭신호는, 상기 위상 검출기(26)로 피드백된다. 상기 Q-QB 듀티 사이클 보정회로(46)에 입력되는 Q 클럭신호와 QB 클럭신호는, 도시하지 않은 클럭 발생기에서 외부 기준클럭신호를 이용하여 발생되어진 클럭신호이다.
상기 위상 에러 보정회로부는, 상기 위상검출기(32)에서 검출된 하이/로우 값에 따라서 코드값을 증가 또는 감소시켜서 코드값을 설정하는 N-비트 코드 카운터(48), 상기 N 비트 코드 카운터(48)에 설정된 코드값에 따라서 I 클럭신호와 Q 클럭신호의 위상을 보정하는 I-Q 위상 에러 보정 회로((I-Q PHASE ERROR CORRECTION CIRCUIT ; 50)를 포함하여 구성된다. 상기 I-Q 위상 에러 보정회로(50)에서 위상이 보정된 I 클럭신호와 Q 클럭신호는, 상기 위상 검출기(32)로 피드백된다. 상기 I-Q 위상 에러 보정회로(50)에 입력되는 I 클럭신호와 Q 클럭신호는, 상기 듀티 사이클 보정회로(42,46)에서 듀티 사이클이 보정된 I 클럭신호와 Q 클럭신호이다.
상기 쿼드러쳐 위상 보정 제어부(10)는, 위상 검출기(20,26,32), 듀티 사이클 보정회로(42,46), 위상 에러 보정회로(50)의 동작여부를 제어하기 위한 인에이블신호 및 상기 위상 검출기(20,26,32)에 제공할 스트로브(STROBE)신호 등을 발생한다.
상기 구성에 따르면 종래 쿼드러쳐 위상 보정회로의 동작은 다음과 같이 이루어진다.
도 2는 종래 쿼드러쳐 위상 보정회로에 도시되고 있는 각 부의 동작 타이밍도이다.
동작 초기에 I 클럭신호 및 제품의 구성 소자들이 갖는 오프셋 값을 초기 코드 조정회로(22)에 의해서 조정한다. 이를 위해서, 위상 검출기(20)에 I 클럭신호 와 정형화된 I 클럭신호(기준신호1)가 입력되고, 두 신호의 위상차가 검출되어진다. 이 경우에서도 쿼드러쳐 위상 보정 제어부(10)에서 발생되는 스트로브신호가 하이 또는 로우 구간 동안 I 클럭신호와 정형화된 I 클럭신호(기준신호1)가 비교되어, I 클럭신호가 정형화된 I 클럭신호(기준신호1) 대비 클 때는 하이신호가 출력되고, I 클럭신호가 정형화된 I 클럭신호(기준신호1) 대비 작을 때는 로우신호가 출력된다. 여기서 기준신호1은, 초기 코드 설정을 위한 별도 입력되는 기준값이다.
N-비트 코드 카운터(24)는, 상기 위상 검출기(20)에서 하이 값이 출력될 때는 기저장된 코드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다. 초기 코드 조정회로(22)는, 상기 N-비트 코드 카운터(24)에 재설정된 코드값에 따라서 위상 검출기(20)의 오프셋 값을 조정한다. 일반적으로 상기 위상 검출기(20)의 오프셋 값 조정을 위한 초기 코드 조정회로는, 각각의 코드값에 따라서 상기 위상 검출기(20)의 오프셋 값을 다르게 조정하는 구성을 다수개 구비하고, 상기 재설정된 코드값에 해당하는 오프셋 값이 상기 위상 검출기에 설정되도록 구성된다.
마찬가지로 동작 초기에 Q 클럭신호 및 제품의 구성 소자들이 갖는 오프셋 값을 초기 코드 조정회로(28)에 의해서 조정한다. 이를 위해서, 위상 검출기(26)에 Q 클럭신호와 정형화된 Q 클럭신호(기준신호2)가 입력되고, 두 신호의 위상차가 검출되어진다. 이 경우에서도 쿼드러쳐 위상 보정 제어부(10)에서 발생되는 스트 로브신호가 하이 또는 로우 구간 동안 Q 클럭신호와 정형화된 Q 클럭신호(기준신호2)가 비교되어, Q 클럭신호가 정형화된 Q 클럭신호(기준신호2) 대비 클 때는 하이신호가 출력되고, Q 클럭신호가 정형화된 Q 클럭신호(기준신호2) 대비 작을 때는 로우신호가 출력된다. 여기서 기준신호2은, 초기 코드 설정을 위한 별도 입력되는 기준값이다.
N-비트 코드 카운터(30)는, 상기 위상 검출기(26)에서 하이 값이 출력될 때는 기저장된 코드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다. 초기 코드 조정회로(28)는, 상기 N-비트 코드 카운터(30)에 재설정된 코드값에 따라서 위상 검출기(26)의 오프셋 값을 조정한다. 일반적으로 상기 위상 검출기(26)의 오프셋 값 조정을 위한 초기 코드 조정회로는, 각각의 코드값에 따라서 상기 위상 검출기(26)의 오프셋 값을 다르게 조정하는 구성을 다수개 구비하고, 상기 재설정된 코드값에 해당하는 오프셋 값이 상기 위상 검출기에 설정되도록 구성된다.
그리고 위상검출기(32)의 초기 코드 조정을 위해서 동작 초기에 I(또는 Q 클럭신호) 및 제품의 구성 소자들이 갖는 오프셋 값을 초기 코드 조정회로(34)에 의해서 조정한다. 이를 위해서, 위상 검출기(32)에 I 클럭신호(또는 Q 클럭신호)와 기준신호3가 입력되고, 두 신호의 위상차가 검출되어진다. 이 경우에서도 쿼드러쳐 위상 보정 제어부(10)에서 발생되는 스트로브신호가 하이 또는 로우 구간 동안 I 클럭신호와 기준신호3가 비교되어, I 클럭신호가 기준신호3 대비 클 때는 하이신 호가 출력되고, I 클럭신호가 기준신호3 대비 작을 때는 로우신호가 출력된다. 여기서 기준신호3은, 초기 코드 설정을 위한 별도 입력되는 기준값이다.
N-비트 코드 카운터(36)는, 상기 위상 검출기(32)에서 하이 값이 출력될 때는 기저장된 코드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다. 초기 코드 조정회로(34)는, 상기 N-비트 코드 카운터(36)에 재설정된 코드값에 따라서 위상 검출기(32)의 오프셋 값을 조정한다. 일반적으로 상기 위상 검출기(32)의 오프셋 값 조정을 위한 초기 코드 조정회로는, 각각의 코드값에 따라서 상기 위상 검출기(32)의 오프셋 값을 다르게 조정하는 구성을 다수개 구비하고, 상기 재설정된 코드값에 해당하는 오프셋 값이 상기 위상 검출기에 설정되도록 구성된다.
상기와 같은 과정에 의해서 초기 코드 조정회로(22)의 조정값에 의해서 위상 검출기(20)의 오프셋이 조정되고, 초기 코드 조정회로(28)의 조정값에 의해서 위상 검출기(26)의 오프셋이 조정되고, 초기 코드 조정회로(34)의 조정값에 의해서 위상 검출기(32)의 오프셋이 조정된다. 이때, 초기 코드 조정값은 각각의 N-비트 코드 카운터(24,30,36)에 설정, 저장된다.
그리고 초기 코드값이 조정된 후, 이후 쿼드러쳐 위상 보정 제어부(10)에서 제공되는 제어신호에 기초해서 각 위상 검출기(20,26,32)의 위상 검출 동작 및, 듀티 사이클 보정회로(42,46), 그리고 위상 에러 보정회로(50)의 동작이 제어된다.
즉, 쿼드러쳐 위상 보정 제어부(10)는, 각각의 위상 검출기(20,26,32)의 동작을 제어하기 위한 인에이블신호를 발생한다(도 2의 위에서 세번째까지). 이와 함께 도시하지는 않고 있지만, 상기 쿼드러쳐 위상 보정 제어부(10)는 각각의 위상 검출기에 제공할 스트로브신호를 발생한다.
위상 검출기(20)는, 쿼드러쳐 위상 보정 제어부(10)에서 출력되는 인에이블신호(도 2의 ICC_IDCDEN 신호)에 의해 동작되어, 상기 스트로브신호의 하이 구간동안(또는 로우 구간동안) I 클럭신호와 IB 클럭신호를 비교한다. 여기서 I 클럭신호와 IB 클럭신호는, 후술되는 I-IB 듀티 사이클 보정회로(42)에서 출력되어 피드백 되는 신호이다. 그리고 I 클럭신호가 IB 클럭신호보다 클 때는 하이신호를 출력하고, I 클럭신호가 IB 클럭신호보다 작을 때는 로우신호를 출력한다.
상기 위상 검출기(20)에서 하이신호가 출력되면, N-비트 코드 카운터(40)는, 기저장된 코드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다.
I-IB 듀티 사이클 보정회로(42)는, 쿼드러쳐 위상 보정 제어부(10)에서 출력되는 인에이블신호(도 2의 IDCCEN 신호)에 의해 동작되어, 상기 N-비트 코드 카운터(40)에 재설정된 코드값에 따라서 입력되는 I 클럭신호 및 IB 클럭신호의 듀티 사이클을 보정한다. 일반적으로 상기 듀티 사이클 보정회로(42)의 듀티 사이클 값 조정은, 각각의 코드값에 따라서 상기 듀티 사이클 보정회로(42)의 출력 신호의 듀티 사이클 값을 다르게 조정하는 구성을 다수개 구비하고, 상기 재설정된 코드값에 해당하는 듀티 사이클 값이 상기 듀티 사이클 보정회로(42)에 설정되도록 구성된다.
마찬가지로 위상 검출기(26)는, 쿼드러쳐 위상 보정 제어부(10)에서 출력되는 인에이블신호(도 2의 ICC_QDCDEN 신호)에 의해 동작되어, 상기 스트로브신호의 하이 구간동안(또는 로우 구간동안) Q 클럭신호와 QB 클럭신호를 비교한다. 여기서 Q 클럭신호와 QB 클럭신호는, 후술되는 Q-QB 듀티 사이클 보정회로(46)에서 출력되어 피드백 되는 신호이다. 그리고 Q 클럭신호가 QB 클럭신호보다 클 때는 하이신호를 출력하고, Q 클럭신호가 QB 클럭신호보다 작을 때는 로우신호를 출력한다.
상기 위상 검출기(26)에서 하이신호가 출력되면, N-비트 코드 카운터(44)는, 기저장된 코드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다.
Q-QB 듀티 사이클 보정회로(46)는, 쿼드러쳐 위상 보정 제어부(10)에서 출력되는 인에이블신호(도 2의 QDCCEN 신호)에 의해 동작되어, 상기 N-비트 코드 카운터(44)에 재설정된 코드값에 따라서 입력되는 Q 클럭신호 및 QB 클럭신호의 듀티 사이클을 보정한다. 일반적으로 상기 듀티 사이클 보정회로(46)의 듀티 사이클 값 조정은, 각각의 코드값에 따라서 상기 듀티 사이클 보정회로(46)의 출력 신호의 듀티 사이클 값을 다르게 조정하는 구성을 다수개 구비하고, 상기 재설정된 코드값에 해당하는 듀티 사이클 값이 상기 듀티 사이클 보정회로(46)에 설정되도록 구성된다.
한편, 위상 검출기(32)는, 쿼드러쳐 위상 보정 제어부(10)에서 출력되는 인에이블신호(도 2의 ICC_QPDDEN 신호)에 의해 동작되어, 상기 스트로브신호의 하이 구간동안(또는 로우 구간동안) I 클럭신호와 Q 클럭신호를 비교한다. 여기서 I클럭신호와 Q 클럭신호는, I-IB/Q-QB 듀티 사이클 보정회로(42,46)에서 출력되어 피드백 되는 신호이다. 그리고 1 클럭신호가 Q 클럭신호보다 클 때는 하이신호를 출력하고, 1 클럭신호가 Q 클럭신호보다 작을 때는 로우신호를 출력한다.
상기 위상 검출기(32)에서 하이신호가 출력되면, N-비트 코드 카운터(48)는, 기저장된 코드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다.
I-Q 위상 에러 보정회로(50)는, 쿼드러쳐 위상 보정 제어부(10)에서 출력되는 인에이블신호(도 2의 QPCEN 신호)에 의해 동작되어, 상기 N-비트 코드 카운터(48)에 재설정된 코드값에 따라서 입력되는 1 클럭신호와 Q 클럭신호의 위상을 보정한다. 일반적으로 상기 위상 에러 보정회로(50)의 듀티 사이클 값 조정은, 각각의 코드값에 따라서 상기 위상 에러 보정회로(50)의 I 클럭신호와 Q 클럭신호의 위상 보정값을 다르게 조정하는 구성을 다수개 구비하고, 상기 재설정된 코드값에 해당하는 위상 보정값이 상기 위상 에러 보정회로(50)에 설정되도록 구성된다.
상기와 같은 과정에 의해서 N-비트 코드 카운터(40)에 설정된 코드값에 기초 해서 I-IB 듀티 사이클 보정회로(42)의 듀티 사이클 보정값이 설정되고, N-비트 코드 카운터(44)에 설정된 코드값에 기초해서 Q-QB 듀티 사이클 보정회로(46)의 듀티 사이클 보정값이 설정된다. 그리고 N-비트 코드 카운터(48)에 설정된 코드값에 기초해서 I-Q 위상 에러 보정회로(50)의 위상 보정값이 설정된다.
이와 같이 종래 쿼드러쳐 위상 보정회로는, 각각의 위상 검출기(20,26,32)의 초기 코드값 설정을 위하여, N-비트 코드 카운터(24,30,36)를 구비하고, 상기 N-비트 코드 카운터(24,30,36)에 설정, 저장된 값에 기초해서 각 위상 검출기(20,26,32)의 초기 코드값이 설정되도록 구성하고 있다. 또한, 각 위상 검출기(20,26,32)에서 검출된 위상차를 N-비트 코드 카운터(40,44,48)에 설정, 저장하고, 듀티 사이클 보정회로(42,46) 및 위상 에러 보정회로(50)의 듀티 사이클 보정값 및 위상 보정값을 위한 코드값이 설정되도록 구성하고 있다.
따라서 종래 쿼드러쳐 위상 보정회로는, I 클럭신호와 Q 클럭신호의 위상 보정을 위하여 총 6개의 코드 카운터를 필요로 한다. 그러나 상기 6개의 코드 카운터는, 설계 상의 많은 공간을 필요로 하기 때문에 반도체 제조에 어려운 문제점이 있다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 코드 카운터의 갯수를 줄여서 레이아웃 크기를 줄일 수 있는 쿼드러쳐 위상 보정회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 쿼드러쳐 위상 보정회로는, 쿼드러쳐 위상 보정을 수행할 때, 검출된 위상차에 따른 N비트 코드값을 발생하는 하나의 N 비트 코드 카운터와; 다수개의 검출된 위상차에 따른 N비트 코드값을 저장하는 저장수단과; 상기 N 비트 코드 카운터를 공유하여, 다수개의 검출된 위상차에 따른 N 비트 코드값을 발생할 수 있도록 제어하고, 상기 저장수단의 할당된 공간에 저장되도록 제어하는 제어수단을 포함하여 구성되는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 쿼드러쳐 위상 보정회로는, 쿼드러쳐 위상 보정을 위하여, 입력신호에 대한 위상차를 검출하는 위상검출수단; 하나의 N 비트 코드 카운터를 공유하여, 다수개의 검출된 위상차에 따른 N 비트 코드값을 발생할 수 있도록 제어하고, 상기 발생되는 N 비트 코드값을 할당된 공간에 저장되도록 제어하는 저장제어수단과; 상기 저장제어수단에 저장된 코드값을 적용하여, 검출된 위상차에 대한 듀티 사이클 보정을 제어하는 듀티 사이클 보정수단; 상기 저 장제어수단에 저장된 코드값을 적용하여, 듀티 사이클이 보정된 신호에 대한 위상차를 보정하는 쿼드러쳐 위상 에러 보정수단을 포함하여 구성되는 것을 특징으로 한다.
이상에서와 같이 본 발명은 하나의 N-비트 코드 카운터와 6개의 N 비트 레지스터, 그리고 먹스와 디먹스를 이용하여 상기 6개의 N 비트 레지스터에 다수개의 위상차 검출결과에 따른 코드값 저장을 제어하고 있다. 일반적으로 쿼드러쳐 위상 보정회로에서 하나의 코드 카운터(4비트 카운터 기준)가 차지하는 면적이 쿼드러쳐 위상 보정회로 전체 면적의 10% 이상을 차지한다. 따라서 본 발명에서와 같이 코드 카운터의 갯수를 줄이고, 레지스터 및 먹스와 디먹스를 이용하여 코드값 저장을 제어하면, 종래 대비 30% 이상의 면적 감소 효과를 얻을 수 있다. 따라서 본 발명은 반도체 제조 공정에서 매우 중요하게 작용하는 레이아웃 크기를 줄일 수 있는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 쿼드러쳐 위상 보정회로에 대해서 자세하게 살펴보기로 한다.
도 3은 본 발명에 따른 쿼드러쳐 위상 보정회로의 블록도를 도시하고 있다.
본 발명에 따른 쿼드러쳐 위상 보정회로는, 쿼드러쳐 위상 보정 제어부와, 피드백되는 I(IN PHASE) 및 Q(QUADRATURE PHASE) 클럭신호의 위상을 검출하는 위상 검출부와, 상기 위상 검출부에서 검출된 위상차에 기초해서 입력되는 I(IN PHASE) 및 Q(QUADRATURE PHASE) 클럭신호의 듀티 사이클 보정을 수행하는 듀티 사이클 보정회로부와, 상기 듀티 사이클 보정회로에서 듀티 사이클이 보정된 I(IN PHASE) 및 Q(QUADRATURE PHASE) 클럭신호의 위상 에러를 정정하는 위상 에러 보정회로부로 구성되어진다. 또한 본 발명의 쿼드러쳐 위상 보정회로는, 각각의 위상 검출기들의 초기 코드값, 듀티 사이클 보정값, 위상 보정값을 저장하는 저장제어부의 구성을 더 포함한다.
상기 위상 검출부는, 동작 초기에 I 클럭신호 및 제품의 구성 소자들이 갖는 오프셋 값 보정을 위한 코드값에 의한 초기 코드 조정을 수행하는 초기 코드 조정회로(ICC CIRCUIT ; 122), 상기 초기 코드 조정회로(122)에 의해서 오프셋이 조정되어, 이후 피드백되는 I(IN PHASE) 클럭신호와 IB(I 신호를 반전한 신호) 클럭신호를 입력하고, 위상 검출에 따른 하이/로우 신호를 발생하는 위상 검출기{I-DCD(I-IB) ;120}를 포함하여 구성된다. 상기 초기 코드 조정회로(122)의 오프셋 조정을 위한 초기 코드값은, 후술되는 N-비트 레지스터(164)의 저장값에 기초한다.
상기 위상 검출기(120)는, 쿼드러쳐 위상 보정 제어부(QPC CONTROL ; 100)에서 인가하는 스트로브신호(도시하지 않음)를 기준으로, 상기 I 클럭과 IB 클럭의 위상을 스트로브신호가 하이(또는 로우)인 동안 비교하여, I신호가 IB 대비 크면 하이신호를, I신호가 IB 대비 작으면 로우 신호를 발생한다.
또한, 상기 위상 검출부는, 동작 초기에 Q 클럭신호 및 제품의 구성 소자들이 갖는 오프셋 값 보정을 위한 코드값에 의한 초기 코드 조정을 수행하는 초기 코드 조정회로(ICC CIRCUIT ; 128), 상기 초기 코드 조정회로(128)에 의해서 오프셋이 조정되어, 이후 피드백되는 Q 클럭신호와 QB(Q 신호를 반전한 신호) 클럭신호를 입력하고, 위상 검출에 따른 하이/로우 신호를 발생하는 위상검출기{Q-DCD(Q-QB) ;126}를 포함하여 구성된다. 상기 초기 코드 조정회로(128)의 오프셋 조정을 위한 초기 코드값은, 후술되는 N-비트 레지스터(168)의 저장값에 기초한다.
상기 위상 검출기(126)는, 쿼드러쳐 위상 보정 제어부(100)에서 인가하는 스트로브신호(도시하지 않음)를 기준으로, 상기 Q 클럭과 QB 클럭의 위상을 스트로브신호가 하이(또는 로우)인 동안 비교하여, Q신호가 QB 대비 크면 하이신호를, Q신호가 QB 대비 작으면 로우 신호를 발생한다.
또한, 상기 위상 검출부는, 듀티 사이클이 보정된 I,Q 클럭신호 및 제품의 구성 소자들이 갖는 오프셋 값 보정을 위한 코드값에 의한 초기 코드 조정을 수행하는 초기 코드 조정회로(ICC CIRCUIT ; 134), 상기 초기 코드 조정회로(134)에 의해서 오프셋이 조정되어, 이후 피드백되는 I 클럭신호와 Q 클럭신호를 입력하고, 위상 검출에 따른 하이/로우 신호를 발생하는 위상 검출기{QPD(I-Q) ;132}를 포함하여 구성된다. 상기 초기 코드 조정회로(134)의 오프셋 조정을 위한 초기 코드값 은, 후술되는 N-비트 레지스터(170)의 저장값에 기초한다.
상기 위상 검출기(132)는, 쿼드러쳐 위상 보정 제어부(100)에서 인가하는 스트로브신호(도시하지 않음)를 기준으로, 상기 I 클럭과 Q 클럭의 위상을 스트로브신호가 하이(또는 로우)인 동안 비교하여, I신호가 Q 대비 크면 하이신호를, I신호가 Q 대비 작으면 로우 신호를 발생한다.
상기 저장제어부는, 각각의 위상 검출기들의 초기 코드값, 듀티 사이클 보정값, 위상 보정값을 저장한다. 즉, 위상 검출기(120)의 초기 코드값을 저장하는 N-비트 레지스터(164), 위상 검출기(126)의 초기 코드값을 저장하는 N-비트 레지스터(168), 위상 검출기(132)의 초기 코드값을 저장하는 N-비트 레지스터(170)를 포함한다. 또한 위상 검출기(120)에서 검출되는 I/IB 위상차에 따른 코드값을 저장하는 N-비트 레지스터(172), 위상 검출기(126)에서 검출되는 Q/QB 위상차에 따른 코드값을 저장하는 N-비트 레지스터(174), 위상 검출기(132)에서 검출되는 I/Q 위상차에 따른 코드값을 저장하는 N-비트 레지스터(176)를 포함한다.
또한, 상기 저장제어부는, 상기 세개의 위상 검출기(120,126,132)의 출력신호를 입력하고, 선택적으로 하나의 출력신호를 발생하는 먹스(160)와, 상기 먹스(160)의 출력을 아날로그신호로 전환해주기 위한 N-비트 코드 카운터(140), 상기 N-비트 코드 카운터(140)의 출력을 상기 6개의 레비스터에 선택적으로 저장하기 위한 디먹스(162)를 포함하여 구성된다.
상기 듀티 사이클 보정회로부는, 상기 N 비트 코드 카운터(172)에 설정된 코드값에 따라서 I 클럭신호와 IB 클럭신호의 듀티 사이클을 보정하는 I-IB 듀티 사이클 보정 회로(I-IB DUTY CYCLE CORRECTION CIRCUIT ; 180)를 포함하여 구성된다. 상기 I-IB 듀티 사이클 보정회로(180)에서 듀티 사이클이 보정된 I 클럭신호와 IB 클럭신호는, 상기 위상 검출기(120)로 피드백된다. 상기 I-IB 듀티 사이클 보정회로(180)에 입력되는 I 클럭신호와 IB 클럭신호는, 도시하지 않은 클럭 발생기에서 외부 기준클럭신호를 이용하여 발생되어진 클럭신호이다.
또한, 상기 듀티 사이클 보정회로부는, 상기 N 비트 코드 카운터(174)에 설정된 코드값에 따라서 Q 클럭신호와 QB 클럭신호의 듀티 사이클을 보정하는 Q-QB 듀티 사이클 보정 회로((Q-QB DUTY CYCLE CORRECTION CIRCUIT ; 182)를 포함하여 구성된다. 상기 Q-QB 듀티 사이클 보정회로(182)에서 듀티 사이클이 보정된 Q 클럭신호와 QB 클럭신호는, 상기 위상 검출기(126)로 피드백된다. 상기 Q-QB 듀티 사이클 보정회로(182)에 입력되는 Q 클럭신호와 QB 클럭신호는, 도시하지 않은 클럭 발생기에서 외부 기준클럭신호를 이용하여 발생되어진 클럭신호이다.
상기 위상 에러 보정회로부는, 상기 N 비트 코드 카운터(176)에 설정된 코드값에 따라서 I 클럭신호와 Q 클럭신호의 위상을 보정하는 I-Q 위상 에러 보정 회로((I-Q PHASE ERROR CORRECTION CIRCUIT ; 184)를 포함하여 구성된다. 상기 I-Q 위상 에러 보정회로(184)에서 위상이 보정된 I 클럭신호와 Q 클럭신호는, 상기 위상 검출기(132)로 피드백된다. 상기 I-Q 위상 에러 보정회로(184)에 입력되는 I 클럭신호와 Q 클럭신호는, 상기 듀티 사이클 보정회로(180,182)에서 듀티 사이클이 보정된 I 클럭신호와 Q 클럭신호이다.
상기 쿼드러쳐 위상 보정 제어부(100)는, 위상 검출기(120,126,132), 듀티 사이클 보정회로(180,182), 위상 에러 보정회로(184)의 동작여부를 제어하기 위한 인에이블신호 및 상기 위상 검출기(120,126,132)에 제공할 스트로브(STROBE)신호 등을 발생한다. 또한, 상기 쿼드러쳐 위상 보정 제어부(100)는, 상기 먹스(160)와 디먹스(162)의 동작을 제어하기 위한 제어신호를 발생한다.
다음은 본 발명의 실시예에 따른 쿼드러쳐 위상 보정회로의 동작 과정에 대해서 설명한다.
도 4는 본 발명에 따른 쿼드러쳐 위상 보정회로에 도시되고 있는 각 부의 동작 타이밍도이다.
동작 초기에 I 클럭신호 및 제품의 구성 소자들이 갖는 오프셋 값을 초기 코드 조정회로(122)에 의해서 조정한다. 이를 위해서, 위상 검출기(120)에 I 클럭신호와 정형화된 I 클럭신호(기준신호1)가 입력되고, 두 신호의 위상차가 검출되어진다. 이 경우에서도 쿼드러쳐 위상 보정 제어부(100)에서 발생되는 스트로브신호가 하이 또는 로우 구간 동안 I 클럭신호와 정형화된 I 클럭신호(기준신호1)가 비교되어, I 클럭신호가 정형화된 I 클럭신호(기준신호1) 대비 클 때는 하이신호가 출력되고, I 클럭신호가 정형화된 I 클럭신호(기준신호1) 대비 작을 때는 로우신호가 출력된다. 여기서 기준신호1은, 초기 코드 설정을 위한 별도 입력되는 기준값이다.
N비트 코드 카운터(140)는, 상기 위상 검출기(120)에서 하이 값이 출력될 때는 기저장된 코드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다. 이와 같이 상기 N비트 코드 카운터(140)에 위상 검출기(120)의 출력값이 설정될 수 있도록 하기 위하여, 쿼드러쳐 위상 보정 제어부(100)는, 상기 먹스(160)와 디먹스(162)를 제어한다. 즉, 상기 먹스(160)는 위상 검출기(120)의 출력을 선택하여 N비트 코드 카운터(140)로 출력할 수 있도록 제어되고, 디먹스(162)는 상기 N비트 코드 카운터(140)의 출력을 N비트 레지스터(164)에 저장할 수 있도록 제어된다.
따라서 초기 코드 조정회로(122)는, 상기 N-비트 레지스터(164)에 재설정된 코드값에 따라서 위상 검출기(120)의 오프셋 값을 조정한다. 일반적으로 상기 위상 검출기(120)의 오프셋 값 조정을 위한 초기 코드 조정회로는, 각각의 코드값에 따라서 상기 위상 검출기(120)의 오프셋 값을 다르게 조정하는 구성을 다수개 구비하고, 상기 재설정된 코드값에 해당하는 오프셋 값이 상기 위상 검출기(120)에 설정되도록 구성된다.
마찬가지로 동작 초기에 Q 클럭신호 및 제품의 구성 소자들이 갖는 오프셋 값을 초기 코드 조정회로(128)에 의해서 조정한다. 이를 위해서, 위상 검출기(126)에 Q 클럭신호와 정형화된 Q 클럭신호(기준신호2)가 입력되고, 두 신호 의 위상차가 검출되어진다. 이 경우에서도 쿼드러쳐 위상 보정 제어부(100)에서 발생되는 스트로브신호가 하이 또는 로우 구간 동안 Q 클럭신호와 정형화된 Q 클럭신호(기준신호2)가 비교되어, Q 클럭신호가 정형화된 Q 클럭신호(기준신호2) 대비 클 때는 하이신호가 출력되고, Q 클럭신호가 정형화된 Q 클럭신호(기준신호2) 대비 작을 때는 로우신호가 출력된다. 여기서 기준신호2은, 초기 코드 설정을 위한 별도 입력되는 기준값이다.
N비트 코드 카운터(140)는, 상기 위상 검출기(126)에서 하이 값이 출력될 때는 기저장된 코드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다. 이와 같이 상기 N비트 코드 카운터(140)에 위상 검출기(126)의 출력값이 설정될 수 있도록 하기 위하여, 쿼드러쳐 위상 보정 제어부(100)는, 상기 먹스(160)와 디먹스(162)를 제어한다. 즉, 상기 먹스(160)는 위상 검출기(126)의 출력을 선택하여 N비트 코드 카운터(140)로 출력할 수 있도록 제어되고, 디먹스(162)는 상기 N비트 코드 카운터(140)의 출력을 N비트 레지스터(168)에 저장할 수 있도록 제어된다.
따라서 초기 코드 조정회로(128)는, 상기 N-비트 레지스터(168)에 재설정된 코드값에 따라서 위상 검출기(126)의 오프셋 값을 조정한다. 일반적으로 상기 위상 검출기(126)의 오프셋 값 조정을 위한 초기 코드 조정회로는, 각각의 코드값에 따라서 상기 위상 검출기(126)의 오프셋 값을 다르게 조정하는 구성을 다수개 구비하고, 상기 재설정된 코드값에 해당하는 오프셋 값이 상기 위상 검출기에 설정되도록 구성된다.
그리고 위상검출기(132)의 초기 코드 조정을 위해서 동작 초기에 I(또는 Q 클럭신호) 및 제품의 구성 소자들이 갖는 오프셋 값을 초기 코드 조정회로(134)에 의해서 조정한다. 이를 위해서, 위상 검출기(132)에 I 클럭신호(또는 Q 클럭신호)와 기준신호3가 입력되고, 두 신호의 위상차가 검출되어진다. 이 경우에서도 쿼드러쳐 위상 보정 제어부(100)에서 발생되는 스트로브신호가 하이 또는 로우 구간 동안 I 클럭신호와 기준신호3가 비교되어, I 클럭신호가 기준신호3 대비 클 때는 하이신호가 출력되고, I 클럭신호가 기준신호3 대비 작을 때는 로우신호가 출력된다. 여기서 기준신호3은, 초기 코드 설정을 위한 별도 입력되는 기준값이다.
N비트 코드 카운터(140)는, 상기 위상 검출기(132)에서 하이 값이 출력될 때는 기저장된 코드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다. 이와 같이 상기 N비트 코드 카운터(140)에 위상 검출기(132)의 출력값이 설정될 수 있도록 하기 위하여, 쿼드러쳐 위상 보정 제어부(100)는, 상기 먹스(160)와 디먹스(162)를 제어한다. 즉, 상기 먹스(160)는 위상 검출기(132)의 출력을 선택하여 N비트 코드 카운터(140)로 출력할 수 있도록 제어되고, 디먹스(162)는 상기 N비트 코드 카운터(140)의 출력을 N비트 레지스터(170)에 저장할 수 있도록 제어된다.
따라서 초기 코드 조정회로(134)는, 상기 N-비트 레지스터(170)에 재설정된 코드값에 따라서 위상 검출기(132)의 오프셋 값을 조정한다. 일반적으로 상기 위상 검출기(132)의 오프셋 값 조정을 위한 초기 코드 조정회로는, 각각의 코드값에 따라서 상기 위상 검출기(132)의 오프셋 값을 다르게 조정하는 구성을 다수개 구비 하고, 상기 재설정된 코드값에 해당하는 오프셋 값이 상기 위상 검출기에 설정되도록 구성된다.
상기와 같은 과정에 의해서 초기 코드 조정회로(122)의 조정값에 의해서 위상 검출기(120)의 오프셋이 조정되고, 초기 코드 조정회로(128)의 조정값에 의해서 위상 검출기(126)의 오프셋이 조정되고, 초기 코드 조정회로(134)의 조정값에 의해서 위상 검출기(132)의 오프셋이 조정된다. 이때, 초기 코드 조정값은 각각의 N-비트 레지스터(164,168,170)에 설정, 저장된다.
그리고 초기 코드값이 조정된 후, 이후 쿼드러쳐 위상 보정 제어부(100)에서 제공되는 제어신호에 기초해서 각 위상 검출기(120,126,132)의 위상 검출 동작이 제어된다. 즉, 쿼드러쳐 위상 보정 제어부(100)는, 각각의 위상 검출기(120,126,132)의 동작을 제어하기 위한 인에이블신호를 순차적으로 발생한다. 이와 함께 도시하지는 않고 있지만, 상기 쿼드러쳐 위상 보정 제어부(100)는 각각의 위상 검출기에 제공할 스트로브신호를 발생한다.
먼저 상기 쿼드러쳐 위상 보정 제어부(100)는, 위상 검출기(120)의 동작을 제어하기 위한 인에이블 신호를 출력하여, N-비트 레지스터(172)에 I/IB 위상차에 따른 코드값 저장을 제어한다. 즉, 쿼드러쳐 위상 보정 제어부(100)는, 도 4에 도시된 ICC_IDCDEN 신호를 출력하여, 위상 검출기(120)를 인에이블상태로 제어한다. 이와 함께 쿼드러쳐 위상 보정 제어부(100)는, 먹스(160)에 제어신호를 출력하여, 먹스(160)의 출력신호가 위상 검출기(120)의 출력신호를 선택할 수 있도록 제어한다. 또한, 쿼드러쳐 위상 보정 제어부(100)는, 디먹스(162)에 제어신호를 출력하여, 디먹스(162)가 N-비트 코드 카운터(140)의 출력신호가 N-비트 레지스터(172)에 저장될 수 있도록 제어한다.
따라서 위상 검출기(120)는, 쿼드러쳐 위상 보정 제어부(100)에서 출력되는 인에이블신호(도 4의 ICC_IDCDEN 신호)에 의해 동작되어, 상기 스트로브신호의 하이 구간동안(또는 로우 구간동안) I 클럭신호와 IB 클럭신호를 비교한다. 여기서 I 클럭신호와 IB 클럭신호는, 후술되는 I-IB 듀티 사이클 보정회로(180)에서 출력된 피드백신호이다. 그리고 I 클럭신호가 IB 클럭신호보다 클 때는 하이신호를 출력하고, I 클럭신호가 IB 클럭신호보다 작을 때는 로우신호를 출력한다.
상기 위상 검출기(120)에서 하이신호가 출력되면, 먹스(160)를 통해서 N-비트 코드 카운터(140)로 제공된다. 상기 N-비트 코드 카운터(140)는, 기저장된 코드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다. 상기 N-비트 코드 카운터(140)에서 재설정된 코드값은 디먹스(162)를 통해서 N-비트 레지스터(172)에 저장된다.
상기 위상 검출기(120)의 I/IB 위상값 검출에 따른 N-비트 레지스터(172)의 코드값 설정이 이루어지면, 쿼드러쳐 위상 보정 제어부(100)는 위상 검출기(126)의 Q/QB 위상값 검출에 따른 코드값 설정을 제어한다.
상기 쿼드러쳐 위상 보정 제어부(100)는, 위상 검출기(126)의 동작을 제어하기 위한 인에이블 신호를 출력하여, N-비트 레지스터(174)에 Q/QB 위상차에 따른 코드값 저장을 제어한다. 즉, 쿼드러쳐 위상 보정 제어부(100)는, 도 4에 도시된 ICC_IDCDEN 신호를 출력하여, 위상 검출기(126)를 인에이블상태로 제어한다. 이와 함께 쿼드러쳐 위상 보정 제어부(100)는, 먹스(160)에 제어신호를 출력하여, 먹스(160)의 출력신호가 위상 검출기(126)의 출력신호를 선택할 수 있도록 제어한다. 또한, 쿼드러쳐 위상 보정 제어부(100)는, 디먹스(162)에 제어신호를 출력하여, 디먹스(162)가 N-비트 코드 카운터(140)의 출력신호가 N-비트 레지스터(174)에 저장될 수 있도록 제어한다.
따라서 위상 검출기(126)는 쿼드러쳐 위상 보정 제어부(100)에서 출력되는 인에이블신호(도 4의 ICC_QDCDEN 신호)에 의해 동작되어, 상기 스트로브신호의 하이 구간동안(또는 로우 구간동안) Q 클럭신호와 QB 클럭신호를 비교한다. 여기서 Q 클럭신호와 QB 클럭신호는, 후술되는 Q-QB 듀티 사이클 보정회로(182)에서 출력되어 피드백 되는 신호이다. 그리고 Q 클럭신호가 QB 클럭신호보다 클 때는 하이신호를 출력하고, Q 클럭신호가 QB 클럭신호보다 작을 때는 로우신호를 출력한다.
상기 위상 검출기(126)에서 하이신호가 출력되면, 먹스(160)를 통해서 N-비트 코드 카운터(140)로 제공된다. 상기 N-비트 코드 카운터(140)는, 기저장된 코드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다. 상기 N-비트 코드 카운터(140)에서 재설정된 코드값은 디먹스(162)를 통해서 N-비트 레지스터(174)에 저장된다.
상기 위상 검출기(126)의 Q/QB 위상값 검출에 따른 N-비트 레지스터(174)의 코드값 설정이 이루어지면, 쿼드러쳐 위상 보정 제어부(100)는 위상 검출기(132)의 I/Q 위상값 검출에 따른 코드값 설정을 제어한다.
상기 쿼드러쳐 위상 보정 제어부(100)는, 위상 검출기(132)의 동작을 제어하기 위한 인에이블 신호를 출력하여, N-비트 레지스터(176)에 I/Q 위상차에 따른 코드값 저장을 제어한다. 즉, 쿼드러쳐 위상 보정 제어부(100)는, 도 4에 도시된 ICC_QPDDEN 신호를 출력하여, 위상 검출기(132)를 인에이블상태로 제어한다. 이와 함께 쿼드러쳐 위상 보정 제어부(100)는, 먹스(160)에 제어신호를 출력하여, 먹스(160)의 출력신호가 위상 검출기(132)의 출력신호를 선택할 수 있도록 제어한다. 또한, 쿼드러쳐 위상 보정 제어부(100)는, 디먹스(162)에 제어신호를 출력하여, 디먹스(162)가 N-비트 코드 카운터(140)의 출력신호가 N-비트 레지스터(176)에 저장될 수 있도록 제어한다.
따라서 위상 검출기(132)는, 쿼드러쳐 위상 보정 제어부(100)에서 출력되는 인에이블신호(도 4의 ICC_QPDDEN 신호)에 의해 동작되어, 상기 스트로브신호의 하이 구간동안(또는 로우 구간동안) I 클럭신호와 Q 클럭신호를 비교한다. 여기서 I클럭신호와 Q 클럭신호는, I-IB/Q-QB 듀티 사이클 보정회로(180,182)에서 출력되어 피드백 되는 신호이다. 그리고 1 클럭신호가 Q 클럭신호보다 클 때는 하이신호를 출력하고, 1 클럭신호가 Q 클럭신호보다 작을 때는 로우신호를 출력한다.
상기 위상 검출기(132)에서 하이신호가 출력되면, 먹스(160)를 통해서 N-비트 코드 카운터(140)로 제공된다. 상기 N-비트 코드 카운터(140)는, 기저장된 코 드값을 1씩 증가시키고, 로우값이 출력될 때는 기저장된 코드값을 1씩 감소시켜서, 코드값을 재설정한다. 상기 N-비트 코드 카운터(140)에서 재설정된 코드값은 디먹스(162)를 통해서 N-비트 레지스터(176)에 저장된다.
상기의 과정으로 N-비트 레지스터(172)에 위상 검출기(120)의 I/IB 위상차에 따른 코드값이 저장되고, N-비트 레지스터(174)에 위상 검출기(126)의 Q/QB 위상차에 따른 코드값이 저장되고, N-비트 레지스터(176)에 위상 검출기(132)의 I/Q 위상차에 따른 코드값이 저장된다.
그리고 위상차에 따른 코드값이 조정된 후, 쿼드러쳐 위상 보정 제어부(100)에서 제공되는 제어신호에 기초해서 듀티 사이클 보정회로(180,182), 그리고 위상 에러 보정회로(184)의 동작이 제어된다. 이를 위해서 쿼드러쳐 위상 보정 제어부(100)는, 각각의 보정회로의 동작을 제어하기 위한 인에이블신호를 순차적으로 발생한다.
먼저, 쿼드러쳐 위상 보정 제어부(100)는, I-IB 듀티 사이클 보정회로(180)의 동작을 제어한다. 즉, I-IB 듀티 사이클 보정회로(180)는, 쿼드러쳐 위상 보정 제어부(100)에서 출력되는 인에이블신호(도 4의 IDCCEN 신호)에 의해 동작되어, 상기 N-비트 레지스터(172)에 재설정된 코드값에 따라서 입력되는 I 클럭신호 및 IB 클럭신호의 듀티 사이클을 보정한다. 일반적으로 상기 듀티 사이클 보정회로(180)의 듀티 사이클 값 조정은, 각각의 코드값에 따라서 상기 듀티 사이 클 보정회로(180)의 출력 신호의 듀티 사이클 값을 다르게 조정하는 구성을 다수개 구비하고, 상기 재설정된 코드값에 해당하는 듀티 사이클 값이 상기 듀티 사이클 보정회로(180)에 설정되도록 구성된다.
다음에 쿼드러쳐 위상 보정 제어부(100)는, Q-QB 듀티 사이클 보정회로(182)의 동작을 제어한다. 즉, Q-QB 듀티 사이클 보정회로(182)는, 쿼드러쳐 위상 보정 제어부(100)에서 출력되는 인에이블신호(도 4의 QDCCEN 신호)에 의해 동작되어, 상기 N-비트 레지스터(174)에 재설정된 코드값에 따라서 입력되는 Q 클럭신호 및 QB 클럭신호의 듀티 사이클을 보정한다. 일반적으로 상기 듀티 사이클 보정회로(182)의 듀티 사이클 값 조정은, 각각의 코드값에 따라서 상기 듀티 사이클 보정회로(182)의 출력 신호의 듀티 사이클 값을 다르게 조정하는 구성을 다수개 구비하고, 상기 재설정된 코드값에 해당하는 듀티 사이클 값이 상기 듀티 사이클 보정회로(182)에 설정되도록 구성된다.
또한, 쿼드러쳐 위상 보정 제어부(100)는, I-Q 위상 에러 보정회로(184)의 동작을 제어한다. 즉, I-Q 위상 에러 보정회로(184)는, 쿼드러쳐 위상 보정 제어부(100)에서 출력되는 인에이블신호(도 4의 QPCEN 신호)에 의해 동작되어, 상기 N-비트 레지스터(176)에 재설정된 코드값에 따라서 입력되는 1 클럭신호와 Q 클럭신호의 위상을 보정한다. 일반적으로 상기 위상 에러 보정회로(176)의 듀티 사이클 값 조정은, 각각의 코드값에 따라서 상기 위상 에러 보정회로(176)의 I 클럭신호와 Q 클럭신호의 위상 보정값을 다르게 조정하는 구성을 다수개 구비하고, 상기 재설정된 코드값에 해당하는 위상 보정값이 상기 위상 에러 보정회로(176)에 설정되도 록 구성된다.
상기와 같은 과정에 의해서 N-비트 레지스터(172)에 설정된 코드값에 기초해서 I-IB 듀티 사이클 보정회로(180)의 듀티 사이클 보정값이 설정되고, N-비트 레지스터(174)에 설정된 코드값에 기초해서 Q-QB 듀티 사이클 보정회로(182)의 듀티 사이클 보정값이 설정된다. 그리고 N-비트 레지스터(176)에 설정된 코드값에 기초해서 I-Q 위상 에러 보정회로(176)의 위상 보정값이 설정된다. 그리고 상기의 동작들은 쿼드러쳐 위상 보정 제어부(100)의 제어신호에 의해서 순차적으로 제어된다.
그리고 도시되고 있는 동작 타이밍도에서, 본 발명은 I/IB 신호의 위상차를 검출하기 위한 위상 검출기(120), Q/QB 신호의 위상차를 검출하기 위한 위상 검출기(126) I/Q 신호의 위상차를 검출하기 위한 위상 검출기(132)의 동작을 순차적으로 제어한 후에, 튜티 사이클 보정회로(180,182)와 위상 에러 보정회로(184)의 동작을 순차적으로 제어하는 구성을 보여주고 있다. 그러나 상기 동작 순서는 쿼드러쳐 위상 보정 제어부(100)의 제어하에 조정이 가능함은 물론이다.
또한 본 발명의 실시예에서 각 위상검출기의 초기 오프셋 값 조정을 위하여 초기 코드 조정회로 및 초기 코드값 저장을 위한 N비트 레지스터를 각각 구비하고 있으나, 제품의 특성에 따라서 초기 오프셋 값 조정이 불필요한 경우에서는 상기의 초기 코드 조정회로 및 초기 코드값 저장을 위한 N 비트 레지스터의 구성이 생략 가능하다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 쿼드러쳐 위상 보정회로를 구성할 때 이용되는 코드 카운터의 갯수를 감소시켜서, 레이아웃 크기를 줄일 수 있도록 구성하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 종래 기술에 따른 쿼드러쳐 위상 보정회로의 블록도,
도 2는 종래 쿼드러쳐 위상 보정회로에 도시되고 있는 각 부의 동작 타이밍도,
도 3은 본 발명의 일 실시예에 따른 쿼드러쳐 위상 보정회로의 블록도,
도 4는 본 발명의 쿼드러쳐 위상 보정회로에 도시되고 있는 각 부의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
120,126,132 : 위상검출기 100 : 쿼드러쳐 위상 보정 제어부
122,128,134 : 초기 코드값 조정 회로
140 : N 비트 코드 카운터 160 : 먹스
162 : 디먹스 164~176 : N 비트 레지스터
180,182 : 듀티 사이클 보정회로 184 : 위상 에러 보정회로

Claims (20)

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  5. 순차적으로 활성화되며, 다수의 클럭신호 중 해당 클럭신호를 각각 입력받아 상기 다수의 클럭신호의 I/IB 위상차와 Q/QB 위상차 및 I/Q 위상차를 검출하기 위한 제1 내지 제3 위상검출수단;
    상기 제1 내지 제3 위상검출수단의 출력신호를 다중화하여 출력하기 위한 먹스;
    상기 먹스의 출력 신호를 공통으로 입력받아 각각에 대응하는 N비트 코드값을 발생하는 N 비트 코드 카운터;
    상기 N비트 코드값을 저장하기 위하여 다수의 레지스터를 이용하는 저장수단;
    상기 N 비트 코드 카운터에서 출력되는 상기 N 비트 코드값을 상기 다수의 레지스터 중 해당 레지스터로 할당하기 위한 디먹스; 및
    상기 저장수단의 출력신호에 응답하여 상기 다수의 클럭신호를 보정하여 출력하기 보정수단;
    를 구비하는 쿼드러쳐 위상 보정회로.
  6. 삭제
  7. 삭제
  8. 제 5 항에 있어서,
    상기 저장수단은,
    상기 I/IB 위상차에 따른 코드값을 저장하기 위한 제1 레지스터;
    상기 Q/QB 위상차에 따른 코드값을 저장하기 위한 제2 레지스터; 및
    상기 I/Q 위상차에 따른 코드값을 저장하기 위한 제3 레지스터를 포함하는 것을 특징으로 하는 쿼드러쳐 위상 보정회로.
  9. 삭제
  10. 제 5 항에 있어서,
    상기 먹스와 디먹스의 동작을 제어하는 쿼드러쳐 위상 보정 제어부를 더 포함하는 것을 특징으로 하는 쿼드러쳐 위상 보정회로.
  11. 제 5 항에 있어서,
    상기 제1 위상검출수단은 상기 다수의 클럭신호 중 I 클럭신호와 IB 클럭신호를 입력받아 위상차를 검출하고, 상기 제2 위상검출수단은 상기 다수의 클럭신호 중 Q 클럭신호와 QB 클럭신호를 입력받아 위상차를 검출하고, 상기 제3 위상검출수단은 상기 다수의 클럭신호 중 상기 I 클럭신호와 상기 Q 클럭신호를 입력받아 위상차를 검출하는 것을 특징으로 하는 쿼드러쳐 위상 보정회로.
  12. 삭제
  13. 삭제
  14. 제 5 항에 있어서,
    상기 제1 위상검출수단의 초기 오프셋값 조정을 위한 초기 코드값을 저장하기 위한 제1 레지스터;
    상기 제2 위상검출수단의 초기 오프셋값 조정을 위한 초기 코드값을 저장하기 위한 제2 레지스터; 및
    상기 제3 위상검출수단의 초기 오프셋값 조정을 위한 초기 코드값을 저장하기 위한 제3 레지스터를 더 포함하는 쿼드러쳐 위상 보정회로.
  15. 제 14 항에 있어서,
    상기 제1 내지 제3 위상검출수단은 상기 제1 내지 제3 레지스터에 저장된 초기 코드값을 적용하여 오프셋 조정이 수행되는 것을 특징으로 하는 쿼드러쳐 위상 보정회로.
  16. 삭제
  17. 삭제
  18. 제 5 항에 있어서,
    상기 보정수단은,
    상기 I/IB 위상차에 대응하는 N비트 코드값에 응답하여 상기 해당 클럭신호의 듀티 사이클을 보정하기 위한 제1 듀티 사이클 보정회로;
    상기 Q/QB 위상차에 대응하는 N비트 코드값에 응답하여 상기 해당 클럭신호의 듀티 사이클을 보정하기 위한 제2 듀티 사이클 보정회로; 및
    상기 I/Q 위상차에 대응하는 N비트 코드값에 응답하여 상기 해당 클럭신호의 위상을 보정하기 위한 위상 에러 보정회로를 포함하는 것을 특징으로 하는 쿼드러쳐 위상 보정회로.
  19. 삭제
  20. 삭제
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