KR20090069685A - 듀티 보정 회로 - Google Patents
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Abstract
본 발명은 시스템 클록의 직각 위상(Quadrature Phase, 0도, 90도, 180도, 및 270도)에 대응하는 내부 클록들의 듀티를 감지하고 보정하기 위한 직각 위상 클록을 생성할 수 있는 회로를 제공한다. 본 발명에 따른 반도체 메모리 장치는 4개의 클록 중 상보적 관계에 있는 두 쌍의 클록 각각이 동일 논리 레벨을 가지는 구간을 검출하기 위한 에지 감지부, 에지 감지부에서 검출된 각 쌍의 클록의 구간을 비교하여 180도의 위상이 되는지 비교하고 서로 다른 쌍의 클록과 구간을 비교하여 90도의 위상이 되는지 비교하기 위한 비교부, 비교부의 출력에 대응하여 위상 조정을 위한 제어신호를 출력하기 위한 제어신호 생성부, 및 제어신호 생성부에서 출력된 제어신호에 대응하여 4개의 클록의 위상을 조정하기 위한 위상 조정부를 포함한다. 이로 인해, 본 발명은 직각 위상 클록을 사용하는 반도체 메모리 장치 및 시스템에서 직각 위상 클록간 위상 차이 및 클록의 듀티비가 정확해질 수 있어 데이터의 전달 및 신호의 전달에 신뢰성을 높일 수 있다.
반도체, 메모리, 듀티비, 듀티 보정, 클록, 직교 위상 클록
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 동작의 기준이 되는 클록 신호의 듀티비를 조정하여 동작의 신뢰성을 높일 수 있는 회로 및 그 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 이에 따라 고속으로 데이터를 입출력시키기 위해 입력받은 시스템 클록에 동기되어 데이터를 입/출력시킬 수 있는 동기식 메모리 장 치가 개발되었다. 하지만, 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클록의 라이징 에지와 폴링에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.
DDR 동기식 메모리 장치는 시스템 클록의 라이징 에지와 폴링 에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클록의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클록신호의 라이징 에지 및 폴링 에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클록의 라이징 에지 또는 폴링 에지에 정확하게 동기시켜 출력시켜야 한다.
더 빠른 속도로 동작하는 반도체 메모리 장치를 개발하기 위해 시스템 클록의 한 주기 동안 4개의 데이터를 전달할 수 있는 새로운 개념의 반도체 메모리 장치(Quad Data Rate, QDR)가 제안되고 있다. 이러한 QDR 메모리 장치는 시스템 클록의 한 주기 동안 2개의 데이터를 전달할 수 있는 종래의 DDR 반도체 메모리 장치보다 이론적으로 최대 두 배로 많은 데이터를 전달할 수 있다. 새로운 반도체 메모리 장치, 즉 QDR 메모리 장치는 종래의 반도체 메모리 장치와 유사하나 하나가 아닌 두 개의 클록을 사용한다. 하나는 데이터를 읽고 쓰기 위한 명령과 주소를 전달하는 기준으로 사용되고 다른 하나는 데이터를 전달하는 기준으로 사용되며, 이로 인해 반도체 메모리 장치는 읽기와 쓰기 동작의 속도가 더 빨라질 수 있게 된다. 이러한 QDR 메모리 장치는 데이터의 전달 속도가 소비 전력, 비용 등의 다른 요소보다 상대적으로 중요하게 여겨지는 고속으로 동작하는 통신 및 네트워크 제품이나, 일반 데이터보다 많은 양의 데이터를 적은 시간 내에 저장하고 읽을 수 있어야 하는 그래픽 처리 전용 제품에 넓게 활용될 수 있다.
이러한 반도체 메모리 장치에 인가된 시스템 클록은 반도체 메모리 장치 내부에 배치된 클록입력버퍼 및 클록신호를 전송하기 위한 전송라인 등에 의해 지연되거나 위상이 변경되고 혹은 신호가 왜곡될 가능성이 항상 존재한다. 이를 해결하기 위해, 종래의 반도체 메모리 장치는 클록 신호가 위상 변경이나 왜곡 등으로 인해 어긋난 듀티비를 보정하기 위한 듀티보정회로를 구비하고 있다. 듀티보정회로는 지연고정회로로 입력 혹은 출력되는 클록 신호의 듀티비를 바로잡거나 데이터를 반도체 메모리 장치의 내부 혹은 외부로 전달하기 위한 클록의 듀티비를 바로잡는 데 사용되기도 한다. 특히, 고속으로 동작하는 반도체 메모리 장치에서 클록의 상승 에지 및 폴링 에지 모두에서 데이터나 어드레스 등을 입출력 받기 때문에 클록의 상승구간('하이 HIGH' 구간)과 폴링구간('로우 LOW' 구간)에 차이가 있을 경우 반도체 메모리 장치의 전체 동작을 위한 마진이 충분치 않게 되어 오동작이 일어나거나 정해진 시간 내에 요구된 동작들이 완전히 수행되지 않을 수 있다.
클록의 듀티비를 보정하기 위해서 듀티보정회로는 먼저 클록의 듀티비를 측정하여야 하고, 이후 측정된 듀티비를 보정하기 위해 클록의 일정 상태를 지연시켜 듀티비가 맞도록 조정한다. 이때, 듀티비를 감지하는 데서 오차가 있게 되면 그 오차만큼 듀티보정회로의 보정 동작은 정확도를 잃게 된다. 듀티비를 감지할 때 발생하는 이러한 오차는 반도체 메모리 장치가 고집적화되고 고속으로 동작할수록 무시할 수 없는 값이 된다. 특히, 반도체 메모리 장치 내 회로 선폭이 줄어들면 감지하 는 데 오차가 더 커질 수 있고, 반대로 외부에서 입력되는 클록의 주기가 줄어들면 이러한 오차가 클록의 주기에 대비하여 가지는 값, 즉 오차 비율은 더 커질 수 있다. 오차 비율이 커진다는 것은 그만큼 읽기 혹은 쓰기 동작에서의 동작 마진이 줄어들거나 정확한 동작이 정해진 시간 내에 동작할 수 있음을 의미하고 곧 반도체 메모리 장치의 동작 신뢰성을 저하한다.
전술한 바와 같이 새롭게 제안되는 QDR 메모리 장치가 4개의 데이터를 시스템 클록의 한 주기 동안 입출력하기 위해서는 시스템 클록의 0도, 90도, 180도, 및 270도의 위상에 데이터를 정확히 동기 할 수 있어야 한다. 즉, 90도마다 하나의 데이터를 출력해야 한다. 데이터가 시스템 클록의 위상에 정확히 동기 될수록 각각의 데이터가 가지는 반도체 메모리 장치의 동작상 유효 윈도우(valid window)가 최대한 보장되어 동작의 신뢰성을 높일 수 있다. 따라서, 종래의 반도체 메모리 장치에서 라이징 에지와 폴링 에지 간 위상 간격을 정확히 180도로 유지하기 위한 듀티보정회로와 달리, QDR 메모리 장치는 시스템 클록의 0도, 90도, 180도, 및 270도의 위상 간격에 대응하여 데이터 전달을 위한 내부 클록의 듀티를 보정하기 위한 새로운 듀티보정회로가 필요하다.
본 발명은 반도체 메모리 장치 및 시스템에 사용되는 듀티보정회로에 있어, 시스템 클록의 직각 위상(Quadrature Phase, 0도, 90도, 180도, 및 270도)에 대응하는 내부 클록들의 듀티를 감지하고 보정하기 위한 직각 위상 클록(Quadrature Phase Clock)을 사용하는 반도체 메모리 장치 및 시스템에 적용가능한 듀티보정회로 제공하는 데 그 목적이 있다.
본 발명은 4개의 클록 중 상보적 관계에 있는 두 쌍의 클록 각각이 동일 논리 레벨을 가지는 구간을 검출하기 위한 에지 감지부, 에지 감지부에서 검출된 각 쌍의 클록의 구간을 비교하여 180도의 위상이 되는지 비교하고 서로 다른 쌍의 클록과 구간을 비교하여 90도의 위상이 되는지 비교하기 위한 비교부, 비교부의 출력에 대응하여 위상 조정을 위한 제어신호를 출력하기 위한 제어신호 생성부, 및 제어신호 생성부에서 출력된 제어신호에 대응하여 4개의 클록의 위상을 조정하기 위한 위상 조정부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 제 1 클록과 제 3 클록의 위상 차이가 180도 인지를 검출하는 제 1 검출부, 제 2 클록과 제 4 클록의 위상 차이가 180도 인지를 검출하는 제 2 검출부, 제 1 및 제 2 검출부의 출력 간 위상차이가 90도가 되는지 검출하는 위상 검출부, 제 1 및 2 검출부와 위상 검출부의 출력에 대응하는 다수의 디지털 코 드를 출력하기 위한 코드 카운터, 및 다수의 디지털 코드에 대응하여 제 1 ~ 제 4 클록을 조정하여 직교 위상 클록을 생성하기 위한 위상 보정부를 구비하는 듀티보정회로를 제공한다.
나아가, 본 발명은 제 1 클록과 제 3 클록의 위상 차이를 비교 검출한 뒤 위상 차이가 180도가 되도록 조정하는 제 1 단계, 제 2 클록과 제 4 클록의 위상 차이를 비교 검출한 뒤 위상 차이가 180도가 되도록 조정하는 제 2 단계, 및 제 1 클록과 제 2 클록의 위상 차이를 비교 검출한 뒤 위상 차이가 90도가 되도록 조정하여 직교 위상 신호를 생성하는 제 3 단계를 포함하는 듀티보정방법를 제공한다.
더 나아가, 본 발명은 N(2 이상의 자연수)개 쌍을 이루는 다수의 클록을 인가받아 각 쌍의 클록 간 위상 차이가 180도가 되도록 조정하는 단계 및 각 쌍의 클록 중 하나씩을 선택하여 360/N도의 위상차이가 나도록 조정하여 다수의 클록 모두가 균일한 위상 차이를 가지도록 제어하는 단계를 포함하는 클록 위상 제어방법을 제공한다.
본 발명은 클록의 하이(HIGH) 구간 및 로우(LOW) 구간 각각에 데이터가 두 개씩 입출력되는 방식을 가진 직각 위상 클록을 사용하는 반도체 메모리 장치 및 시스템에 적용할 수 있는 듀티보정회로를 제공한다. 직각 위상 클록의 듀티를 보정하기 위해서 본 발명은 먼저 0도와 180도, 90도와 270도에 해당하는 각각의 내부 클록이 서로 180도의 위상 차이를 가지도록 듀티비를 보정한 후 듀티비가 보정된 0도와 90도 혹은 180도와 270도에 해당하는 각각의 내부 클록이 서로 90도의 위상 차이를 가지도록 듀티비를 보정한다. 또한, 듀티비 보정을 위해 본 발명은 각 단계별 순차적 진행을 통해 클록의 위상을 이동시켜 보정과정에서의 오류를 없애고 보정시간을 단축한다.
본 발명에 따른 듀티보정회로는 직각 위상 클록을 사용하는 반도체 메모리 장치 및 시스템에서 직각 위상 클록간 위상 간격과 클록의 듀티비가 정확해질 수 있어 데이터의 전달 및 신호의 전달에 신뢰성을 높여 안정적인 동작을 보장할 수 있는 장점이 있다.
또한, 본 발명은 직각 위상 클록의 듀티비 보정과정을 단계별 순차적 진행을 통해 보정시간 단축은 물론 듀티보정회로 전체에서 소비되는 전류량을 감소시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 듀티 보정 회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치 내 듀티 보정 회로는 4개의 클 록(iclk_o, ibclk_o, qclk_o, qbclk_o) 중 상보적 관계에 있는 두 쌍의 클록 각각이 동일 논리 레벨을 가지는 구간을 검출하기 위한 에지 감지부(120), 에지 감지부(120)에서 검출된 각 쌍의 클록의 구간을 비교하여 180도의 위상이 되는지 비교하고 서로 다른 쌍의 클록과 구간을 비교하여 90도의 위상이 되는지 비교하기 위한 비교부(140), 비교부(140)의 출력에 대응하여 위상 조정을 위한 제어신호(idccon, qdccon, qpccon)를 출력하기 위한 제어신호 생성부(180), 및 제어신호 생성부(180)에서 출력된 제어신호(idccon, qdccon, qpccon)에 대응하여 4개의 클록의 위상을 조정하기 위한 위상 조정부(190)를 포함한다.
구체적으로, 에지 감지부(120)는 4개의 클록(iclk_o, ibclk_o, qclk_o, qbclk_o) 중 제 1 클록(iclk_o)의 라이징 에지 및 제 3 클록(ibclk_o)의 라이징 에지를 감지하기 위한 제 1 에지 감지부(122) 및 4개의 클록(iclk_o, ibclk_o, qclk_o, qbclk_o) 중 제 2 클록(qclk_o)의 라이징 에지 및 제 4 클록(qbclk_o)의 라이징 에지를 감지하기 위한 제 2 에지 감지부(124)를 포함한다. 또한, 비교부(140)는 제 1 에지 감지부(122)의 출력(i_edge, ib_edge)이 서로 180도의 위상차이를 가지는지 비교하기 위한 제 1 듀티 검출부(142), 제 2 에지 감지부(122)의 출력(q_edge, qb_edge)이 서로 180도의 위상차이를 가지는지 비교하기 위한 제 2 듀티 검출부(144), 및 제 1 및 2 에지 감지부(122, 124)의 출력이 서로 90도의 위상차이를 가지는지 비교하기 위한 위상 검출부(146)를 포함한다.
여기서, 제어신호 생성부(180)에서 비교부(140)의 출력에 대응하여 출력되는 제어 신호(idccon, qdccon, qpccon)가 전압 레벨을 가지는 아날로그 신호인 경우 위상 조정부(190)는 아날로그 제어신호에 대응하여 지연값을 조정할 수 있는 바이어스 전압을 전위 제어방식 지연라인(Voltage-Controlled Delay Line, VCDL)을 포함한다. 반면, 제어신호 생성부(180)에서 비교부(140)의 출력에 대응하여 출력되는 제어 신호(idccon, qdccon, qpccon)가 디지털 코드로 구성된 신호인 경우, 위상 조정부(190)는 디지털 코드에 대응하여 지연값을 조정할 수 있는 다수의 쉬프트 레지스터를 포함한다.
또한, 반도체 메모리 장치는 비교부(140) 및 제어신호 생성부(180)를 제어하기 위한 듀티 보정 제어부(110)를 더 구비한다. 듀티 보정 제어부(110)는 비교부(140) 내 제 1 및 제 2 듀티 검출부(142, 144)와 위상 검출부(146)를 단계적으로 동작시켜 먼저 4개의 클록(iclk_o, ibclk_o, qclk_o, qbclk_o) 중 각 쌍을 이루는 클록 간 위상이 서로 180도가 되도록 하고, 이후 클록의 각 쌍 간 위상이 90도가 되도록 한다.
도 2은 본 발명의 다른 실시예에 따른 듀티 보정 회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 듀티 보정 회로는 제 1 클록(iclk)과 제 3 클록(ibclk)의 위상 차이를 검출하는 제 1 검출부(220), 제 2 클록(qclk)과 제 4 클록(qbclk)의 위상 차이를 검출하는 제 2 검출부(240), 제 1 및 제 2 검출부(120, 140)의 출력 간 위상차이가 90도가 되는 비교하는 위상 검출부(260), 제 1 및 2 검출부(220, 240)와 위상 검출부(260)의 출력에 대응하는 다수의 디지털 코드(icode<0:n-1>, qcode<0:n-1>, qpccode<0:n-1>)를 출력하기 위한 코드 카운터(280), 및 다수의 디 지털 코드(icode<0:n-1>, qcode<0:n-1>, qpccode<0:n-1>)에 대응하여 상기 제 1 ~ 제 4 클록을 조정하여 직교 위상 클록을 생성하기 위한 위상 보정부(290)를 포함한다. 여기서, 제 1 ~ 4 클록(iclk, qclk, ibclk, qbclk)은 서로 위상 차이가 90도인 직교 위상 클록으로서 주로 시스템 클록의 한 주기 동안 4개의 데이터를 전달할 수 있는 반도체 메모리 장치(Quad Data Rate Memory Apparatus, QDR) 혹은 데이터를 전송하는 통신 및 네트워크 시스템 등에 사용되는 클록이다.
구체적으로, 제 1 검출부(220)는 제 1 클록(iclk)의 라이징 에지 및 제 3 클록(ibclk)의 라이징 에지를 감지하기 위한 제 1 에지 감지부(222) 및 제 1 에지 감지부(222)의 출력의 듀티 차이를 검출하기 위한 제 1 듀티 검출부(224)를 포함한다. 마찬가지로, 제 2 검출부(240)는 제 2 클록(qclk)의 라이징 에지 및 제 4 클록(qbclk)의 라이징 에지를 감지하기 위한 제 2 에지 감지부(242) 및 제 2 에지 감지부(242)의 출력의 듀티 차이를 검출하기 위한 제 2 듀티 검출부(244)를 포함한다.
제 1 검출부(220) 내 제 1 에지 감지부(222)는 제 1 클록(iclk)의 라이징 에지에 대응하여 제 1 에지 감지 신호(i_edge)의 라이징 에지와 제 2 에지 감지 신호(ib_edge)의 폴링 에지를 생성하고, 제 3 클록(ibclk)의 라이징 에지에 대응하여 제 1 에지 감지 신호(i_edge)의 폴링 에지 및 제 2 에지 감지 신호(ib_edge)의 라이징 에지를 생성하여 제 1 듀티 검출부(224)로 출력한다. 제 1 듀티 검출부(224)는 제 1 에지 감지 신호(i_edge) 및 제 2 에지 감지 신호(ib_edge) 각각의 논리 하이 레벨인 구간을 비교하여 그 비교결과를 출력한다. 만약 제 1 에지 감지 신호(i_edge)의 논리 하이 레벨 구간이 제 2 에지 감지 신호(ib_edge)의 그것보다 길 경우 제 1 비교 신호(idcdout)를 활성화한다. 반대로, 제 2 에지 감지 신호(ib_edge)의 논리 하이 레벨 구간이 제 1 에지 감지 신호(i_edge)의 그것보다 길 경우 제 2 비교 신호(idcdstb)를 활성화한다.
이후, 코드 카운터(280)는 제 1 듀티 검출부(224)에서 출력된 제 1 및 제 2 비교 신호(idcdout, idcdstb)에 대응하여 제 1 지연조정코드(icode<0:n-1>)를 위상 보정부(290)로 출력한다. 이를 위해 코드 카운터(280)는 n(자연수) 비트 카운터를 포함하고 있으며 제 1 및 제 2 비교 신호(idcdout, idcdstb)에 대응하여 카운터에서 출력되는 제 1 지연조정코드(icode<0:n-1>)의 값을 증가 혹은 감소시킨다.
위상 보정부(290)는 제 1 지연조정코드(icode<0:n-1>)에 대응하여 결정된 위상 지연량만큼 제 1 및 제 3 클록(iclk, ibclk)의 위상을 지연하여 직교 위상 클록으로 출력되는 제 1 조정 클록(iclk_o)와 제 3 조정 클록(ibclk_o) 간 위상 차이가 180도가 되도록 한다. 여기서, 위상 보정부(290)는 제 1 ~ 4 클록(iclk, qclk, ibclk, qbclk)의 위상을 변경하여 전달하기 위한 다수의 지연 소자로 구성된 신호 전달 라인을 포함한다. 위상 보정부(290)는 코드 카운터(280)에서 출력된 n 비트의 제 1 지연조정코드(icode<0:n-1>)에 대응하여 제 1 및 제 3 클록이 전달과정에서 거쳐할 지연 소자의 수를 제어한다.
제 2 및 제 4 클록(qclk, qbclk)의 위상을 제어하기 위한 제 2 검출부(240) 내 제 2 에지 감지부(242)는 제 2 클록(qclk)의 라이징 에지에 대응하여 제 3 에지 감지 신호(q_edge)의 라이징 에지와 제 4 에지 감지 신호(qb_edge)의 폴링 에지를 생성하고 제 4 클록(qbclk)의 라이징 에지에 대응하여 제 3 에지 감지 신호(q_edge)의 폴링 에지 및 제 4 에지 감지 신호(qb_edge)의 라이징 에지를 생성하여 제 2 듀티 검출부(244)로 출력한다. 제 2 듀티 검출부(244)는 제 3 에지 감지 신호(q_edge) 및 제 4 에지 감지 신호(qb_edge)의 논리 하이 레벨인 구간을 비교하여 그 비교결과를 출력한다. 제 2 듀티 검출부(244) 역시 제 1 듀티 검출부(224)와 마찬가지로 제 3 에지 감지 신호(i_edge)의 논리 하이 레벨 구간이 제 4 에지 감지 신호(ib_edge)의 그것보다 길 경우 제 3 비교 신호(qdcdout)를 활성화하고, 반대의 경우 제 4 비교 신호(qdcdstb)를 활성화한다.
제 3 및 제 4 비교 신호(qdcdout, qdcdstb)를 입력받는 코드 카운터(280)는 제 2 지연조정코드(qcode<0:n-1>)를 위상 보정부(290)로 출력한다. 이를 위해 코드 카운터(280)는 다른 n(자연수) 비트 카운터를 포함하고 있으며 제 3 및 제 4 비교 신호(qdcdout, qdcdstb)에 대응하여 카운터에서 출력되는 제 2 지연조정코드(qcode<0:n-1>)의 값을 증가 혹은 감소시킨다. 위상 보정부(290)는 제 2 지연조정코드(qcode<0:n-1>)에 대응하여 결정된 위상 지연량만큼 제 2 및 제 4 클록(qclk, qbclk)의 위상을 지연하여 직교 위상 클록으로 출력되는 제 2 조정 클록(qclk_o)와 제 4 조정 클록(qbclk_o) 간 위상 차이가 180도가 되도록 한다.
전술한 방법을 통해 본 발명에 따른 듀티보정회로는 제 1 및 제 3 클록(iclk, ibclk)와 제 2 및 제 4 클록(qclk, qbclk) 간 위상이 서로 180도 차이가 나도록 만든다. 도시된 바와 같이, 제 1 및 제 3 클록(iclk, ibclk)의 위상을 비교한 결과에 따라 지연량을 제어하고 다시 피드백하여 제 1 및 제 3 클록(iclk, ibclk)의 위상을 비교함으로써 제 1 및 제 3 클록(iclk, ibclk) 간 위상 차이가 정확히 180도에 이를 때까지 이 과정은 계속된다. 제 1 및 제 2 비교 신호(idcdout, idcdstb)가 모두 비활성화되면 제 1 및 제 3 클록(iclk, ibclk) 간 위상 차이가 정확히 180도가 되는 것으로 판단할 수 있고 이때 제 1 지연조정코드(icode<0:n-1>)의 값은 더 이상 변하지 않는다. 제 1 및 제 3 클록(iclk, ibclk)과 마찬가지로 제 2 및 제 4 클록(qclk, qbclk)에 대한 위상을 비교하고 그 결과에 따라 위상을 이동시키는 과정 역시 제 2 및 제 4 클록(qclk, qbclk) 간 위상 차이가 정확히 180도에 이를 때까지 계속된다.
제 1 및 제 3 클록(iclk, ibclk)과 제 2 및 제 4 클록(qclk, qbclk) 모두 서로의 위상 차이가 180도가 되도록 위상이 조정된 후 위상 검출부(260)는 제 1 에지 감지부(222)와 제 2 에지 감지부(242)의 출력을 전달받아 위상차이가 90도가 되는지를 비교한다. 구체적으로 살펴보면, 위상 검출부(260)는 제 1 에지 감지부(222)에서 출력된 제 1 에지 감지신호(i_edge)와 제 2 에지 감지부(242)에서 출력된 제 3 에지 감지신호(q_edge)를 혼합하고(mixing), 제 1 에지 감지부(222)에서 출력된 제 2 에지 감지신호(ib_edge)와 제 2 에지 감지부(242)에서 출력된 제 4 에지 감지신호(qb_edge)를 혼합한다. 이후 위상 검출부(260)는 혼합된 두 개의 신호가 서로 180도의 위상차이를 가지는지 비교함으로써 제 1 에지 감지부(222)와 제 2 에지 감지부(242)의 출력간 위상 차이가 90도인지 검출하여 그 결과를 출력한다. 위상 검출부(260)에서 출력된 비교 결과(qpdout, qpdstb)는 제 1 듀티 검출부(224) 및 제 2 듀티 검출부(242)의 출력과 유사하며, 코드 카운터(280)는 위상 검출부(260)에서 출력된 비교 결과(qpdout, qpdstb)에 대응하여 제 3 지연조정코드(qpccode<0:n-1>)의 값을 증가시키거나 감소시킨다. 제 3 지연조정코드(qpccode<0:n-1>)에 대응하여 위상 보정부(290)는 제 1 및 제 2 클록(iclk, qclk)의 위상 지연량을 조절하여 위상 차이가 90도인 제 1 및 제 2 보정클록(iclk_o, qclk_o)을 출력한다.
전술한 바와 같이, 직교 위상 클록을 출력하기 위한 위상 보정부(290)는 상기 제 1 ~ 제 4 클록(iclk, qclk, ibclk, qbclk) 각각을 지연하여 직교 위상 클록으로 사용되는 제 1 ~ 제 4 보정 클록(iclk_o, qclk_o, ibclk_o, qbclk_o)을 출력하기 위한 다수의 지연소자를 구비하며, 제 1 ~ 제 3 지연조정코드(icode<0:n-1>, qcode<0:n-1>, qpccode<0:n-1>)에 대응하여 제 1 ~ 제 4 클록(iclk, qclk, ibclk, qbclk)의 위상 지연량을 결정한다.
본 발명의 듀티보정회로는 제 1 듀티 검출부(224)를 활성화하기 위한 제 1 인에이블 신호(idcd_en), 제 2 듀티 검출부(242)를 활성화하기 위한 제 2 인에이블 신호(qdcd_en), 및 위상 검출부(260)를 활성화하기 위한 제 3 인에이블 신호(qpd_en)를 출력하기 위한 듀티보정 제어부(210)를 더 포함한다. 여기서, 듀티보정 제어부(210)는 제 1 ~ 제 3 인에이블 신호(idcd_en, qdcd_en, qpd_en)를 코드 카운터(280)로 출력하여 코드 카운터(280) 내 n 비트 카운터 각각의 동작을 제어한다. 특히, 제 3 인에이블 신호(qpd_en)는 제 1 인에이블 신호(idcd_en) 및 제 2 인이에블 신호(qdcd_en)가 비활성화된 후 활성화된다.
코드 카운터(280)는 다수의 n 비트 카운터를 구비하며, 각각의 카운터는 제 1 인에이블 신호(idcd_en)가 활성화된 경우 제 1 듀티 검출부(224)의 비교결과를 제 1 지연조정코드(icode<0:n-1>)로 변환하여 출력하고, 제 2 인에이블 신호(qdcd_en)가 활성화되면 제 2 듀티 검출부(244)의 비교결과를 제 2 지연조정코드(qcode<0:n-1>)로 변환하여 출력하며, 제 3 인에이블 신호(qpd_en)가 활성화되면 위상 검출부(260)의 비교결과를 제 3 지연조정코드(qpccode<0:n-1>)로 변환하여 출력한다. 따라서, 듀티보정 제어부(210)를 통해 본 발명의 듀티보정회로는 직교 위상 클록을 생성하기 위해 요구되는 동작만을 순차적 및 선택적으로 진행시킬 수 있어 오동작을 방지하고 전류 소모를 줄일 수 있다.
여기서, 제 1 ~ 제 3 인에이블 신호(idcd_en, qdcd_en, qpd_en)의 활성화 구간은 구동신호(start_up)가 입력된 후 기 설정된 시간만큼 활성화하도록 설계할 수도 있으며, 도시되지 않았지만 제 1 ~ 제 3 인에이블 신호(idcd_en, qdcd_en, qpd_en) 각각은 제 1 듀티 검출부(224), 제 2 듀티 검출부(244), 및 위상 검출부(260)의 비교 결과에 대응하여 활성화 혹은 비활성화되도록 설계할 수도 있다.
전술한 본 발명의 구성은 각각의 동작에 대해 충분히 정의되었고 각각의 동작을 수행하기 위한 회로는 당업자에게 다양한 설계 방식으로 구현이 가능하므로 자세한 회로에 대한 설명은 생략하였다. 본 발명의 듀티보정회로는 I, Q, /I, /Q의 4 개의 서로 다른 위상을 가진 직교 위상 클록을 사용하는 모든 시스템 및 전자 장치에 적용이 가능하며 각 직교 위상 클록의 위상 차이를 일정하게 하기 위하여 먼저 각 쌍(I와 /I, Q와 /Q)의 듀티 사이클을 보정하여 0°와 180°, 90°와 270°의 위상 관계를 먼저 성립시킨 후 각 쌍의 클록 중 하나(I와 Q)의 위상을 직교 위상 보정을 통해 0°와 90°의 위상관계를 맞추어 줌으로서 I, Q, /I, /Q 의 4 개의 직 교 위상 클록의 라이징 에지의 위상관계를 정확히 각각 0°, 90°, 180°, 270° 로 맞추어 준다.
도 3는 도 2에 도시된 듀티보정회로의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 듀티보정회로는 크게 두 동작을 통해 직교 위상 클록을 생성한다. 첫 번째 동작은 각 쌍(I와 /I, Q와 /Q)의 듀티 사이클을 보정하는 것이고, 두 번째 동작은 각 쌍의 클록 중 하나(I와 Q)의 위상을 직교 위상 보정을 통해 0°와 90°의 위상관계를 성립시키는 것이다. 먼저, 제 1 ~ 제 4 클록(iclk, qclk, ibclk, qbclk) 모두가 부적당한 위상을 가지는 최초 상태에서 첫 번째 동작을 통해 제 1 과 제 3 클록(iclk, ibclk), 제 2 와 제 4 클록(qclk, qbclk)이 서로 180도의 위상 차이를 가지게 된다. 하지만 여전히 제 1 클록(iclk)과 제 2 클록(qclk)의 위상 차이가 부적합하므로, 이어 두 번째 동작을 통해 제 1 클록(iclk)과 제 2 클록(qclk)을 통해 서로 90도의 위상 차이를 가질 수 있도록 한다. 결과적으로, 전술한 과정을 통해 제 1 ~ 4 클록(iclk, qclk, ibclk, qbclk)은 각각 0°, 90°, 180°, 270°의 위상을 가지는 직교 위상 클록으로 보정된다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 듀티보정방법은 제 1 클록(iclk)과 제 3 클록(ibclk)의 위상 차이를 비교 검출한 뒤 위상 차이가 180도가 되도록 조정하는 제 1 단계, 제 2 클록(qclk)과 제 4 클록(qbclk)의 위상 차이를 비교 검출한 뒤 위상 차이가 180도가 되도록 조정하는 제 2 단계, 및 제 1 클록(iclk)과 제 2 클록(qclk)의 위상 차이를 비교 검출한 뒤 위상 차이가 90도가 되도록 조정하여 직교 위상 신호(iclk_o, qclk_o, ibclk_o, qbclk_o)를 생성하는 제 3 단계를 포함한다.
구체적으로, 제 1 단계는 제 1 클록(iclk)의 라이징 에지 및 제 3 클록(ibclk)의 라이징 에지를 감지하기 위한 단계, 제 1 클록(iclk)의 라이징 에지에 대응하여 제 1 에지 감지 신호(i_edge)의 라이징 에지와 제 2 에지 감지 신호(ib_edge)의 폴링 에지를 생성하고 제 3 클록(ibclk)의 라이징 에지에 대응하여 제 1 에지 감지 신호(i_edge)의 폴링 에지 및 제 2 에지 감지 신호(ib_edge)의 라이징 에지를 생성하는 단계, 제 1 에지 감지 신호(i_edge)와 제 2 에지 감지 신호(ib_edge)의 논리 하이 레벨 구간을 비교하여 비교 결과(idcdout, idcdstb)를 출력하는 단계, 비교 결과(idcdout, idcdstb)에 대응하는 디지털 코드인 제 1 지연보정코드(icode<0:n-1>)를 생성하는 단계, 및 제 1 지연보정코드(icode<0:n-1>)에 대응하여 제 1 및 3 클록(iclk, ibclk)의 위상을 지연하여 위상 차이가 180도가 되도록 조정하는 단계를 포함한다.
마찬가지로, 제 2 단계는 제 2 클록(qclk)의 라이징 에지 및 제 4 클록(qbclk)의 라이징 에지를 감지하기 위한 단계, 제 2 클록(qclk)의 라이징 에지에 대응하여 제 3 에지 감지 신호(q_edge)의 라이징 에지와 제 4 에지 감지 신호(qb_edge)의 폴링 에지를 생성하고 제 4 클록(qbclk)의 라이징 에지에 대응하여 제 3 에지 감지 신호(q_edge)의 폴링 에지 및 제 4 에지 감지 신호(qb_edge)의 라이징 에지를 생성하는 단계, 제 3 에지 감지 신호(q_edge)와 제 4 에지 감지 신호(qb_edge)의 논리 하이 레벨 구간을 비교하여 비교 결과(qdcdout, qdcdstb)를 출력하는 단계, 비교 결과(qdcdout, qdcdstb)에 대응하는 디지털 코드인 제 2 지연보 정코드(qcode<0:n-1>)를 생성하는 단계, 및 제 2 지연보정코드(qcode<0:n-1>)에 대응하여 제 2 및 4 클록(qclk, qbclk)의 위상을 지연하여 위상 차이가 180도가 되도록 조정하는 단계를 포함한다.
마지막으로, 제 3 단계는 제 1 클록(iclk)과 제 2 클록(qclk)의 위상 차이가 90도가 되는지를 비교하여 그 비교 결과(qpdout, qpdstb)를 출력하는 단계, 비교 결과(qpdout, qpdstb)에 대응하는 디지털 코드인 제 2 지연보정코드(qpccode<0:n-1>)를 생성하는 단계, 및 제 2 지연보정코드(qpccode<0:n-1>)에 대응하여 제 1 및 2 클록(iclk, qclk)의 위상을 지연하여 직교 위상 신호(iclk_o, qclk_o, ibclk_o, qbclk_o)를 생성하는 단계를 포함한다.
클록 속도의 한계를 극복하기 위한 방안으로 제안되었던 DDR(Double Data Rate) 반도체 메모리 장치 등을 시작으로 최근의 동작 속도 향상은 기본적으로 클록의 한 주기에 동안 여러 개의 데이터를 입/출력하는 방법을 반도체 메모리 장치 및 중앙 처리 장치(CPU) 등의 데이터를 처리하는 집적회로에 적용하고 있다. 하지만 이러한 방법의 단점은 데이터를 입출력하는데 기준이 되는 클록들의 위상 관계가 정확하지 않으면 유효 데이터 윈도우(data valid window)가 작아져서 원하는 동작 성능을 가질 수 없게 된다는 것이다. 이들의 위상을 보정해 주기 위한 회로는 필수적이며 전술한 본 발명의 회로를 통해서 직교 위상 클록의 라이징 에지가 정확히 0°, 90°, 180°, 270°에 위치할 수 있도록 보정할 수 있어 본 발명을 적용한 반도체 메모리 장치 및 시스템의 동작 속도를 최적화시켜준다.
더 나아가, 더욱 많은 데이터를 출력하기 위해 위상 간격이 더욱 세밀해질 경우에도 본 발명의 다른 실시예를 적용할 수 있다. 본 발명의 또 다른 실시예에 따른 클록 위상 제어방법은 N(2 이상의 자연수)개 쌍을 이루는 다수의 클록을 인가받아 각 쌍의 클록 간 위상 차이가 180°가 되도록 조정하는 단계 및 각 쌍의 클록 중 하나씩을 선택하여 360/N°의 위상차이가 나도록 조정하여 다수의 클록 모두가 균일한 위상 차이를 가지도록 제어하는 단계를 포함한다.
구체적으로, 위상 차이가 180°가 되도록 조정하는 단계는 각 쌍의 클록 중 하나와 다른 하나의 라이징 에지를 감지하기 위한 단계, 각각의 라이징 에지에 대응하여 위상이 반대인 두 신호를 생성하는 단계, 두 신호의 논리 하이 레벨 구간을 비교하여 비교 결과를 출력하는 단계, 비교 결과에 대응하는 디지털 코드를 생성하는 단계, 및 디지털 코드에 대응하여 각 쌍의 클록의 위상을 지연하여 서로 위상 차이가 180°가 되도록 조정하는 단계를 포함한다. 또한, 다수의 클록 모두가 균일한 위상 차이를 가지도록 제어하는 단계는 각 쌍의 클록 중 하나씩을 선택하여 360/N°의 위상차이가 되는지를 비교하여 그 비교 결과를 출력하는 단계, 비교 결과에 대응하는 디지털 코드를 생성하는 단계, 및 디지털 코드에 대응하여 상기 제 1 및 2 클록의 위상을 지연하여 위상차이가 360/N°가 되도록 조정하는 단계를 포함한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 듀티 보정 회로를 설명하기 위한 블록도이다.
도 2은 본 발명의 다른 실시예에 따른 듀티 보정 회로를 설명하기 위한 블록도이다.
도 3는 도 2에 도시된 듀티 보정 회로의 동작을 설명하기 위한 파형도이다.
Claims (24)
- 4개의 클록 중 상보적 관계에 있는 두 쌍의 클록 각각이 동일 논리 레벨을 가지는 구간을 검출하기 위한 에지 감지부;상기 에지 감지부에서 검출된 각 쌍의 클록의 구간을 비교하여 180도의 위상이 되는지 비교하고, 서로 다른 쌍의 클록과 구간을 비교하여 90도의 위상이 되는지 비교하기 위한 비교부;상기 비교부의 출력에 대응하여 위상 조정을 위한 제어신호를 출력하기 위한 제어신호 생성부; 및상기 제어신호 생성부에서 출력된 제어신호에 대응하여 상기 4개의 클록의 위상을 조정하기 위한 위상 조정부를 구비하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 에지 감지부는상기 4개의 클록 중 제 1 클록의 라이징 에지 및 제 3 클록의 라이징 에지를 감지하기 위한 제 1 에지 감지부; 및상기 4개의 클록 중 제 2 클록의 라이징 에지 및 제 4 클록의 라이징 에지를 감지하기 위한 제 2 에지 감지부를 구비하는 반도체 메모리 장치.
- 제 2항에 있어서,상기 비교부는상기 제 1 에지 감지부의 출력이 서로 180도의 위상차이를 가지는지 비교하기 위한 제 1 듀티 비교부;상기 제 2 에지 감지부의 출력이 서로 180도의 위상차이를 가지는지 비교하기 위한 제 2 듀티 비교부; 및상기 제 1 및 2 에지 감지부의 출력이 서로 90도의 위상차이를 가지는지 비교하기 위한 위상 비교부를 구비하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 제어신호 생성부는 상기 비교부의 출력에 대응하는 전압 레벨을 가지는 아날로그 제어신호를 출력하며, 상기 위상 조정부는 상기 아날로그 제어신호에 대응하여 지연값을 조정할 수 있는 바이어스 전압을 전위 제어방식 지연라인(Voltage-Controlled Delay Line)을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 제어신호 생성부는 상기 비교부의 출력에 대응하는 디지털 코드로 구성된 제어신호를 출력하며, 상기 위상 조정부는 상기 디지털 코드에 대응하여 지연값을 조정할 수 있는 다수의 쉬프트 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 클록과 제 3 클록의 위상 차이가 180도 인지를 검출하는 제 1 검출부;제 2 클록과 제 4 클록의 위상 차이가 180도 인지를 검출하는 제 2 검출부;상기 제 1 및 제 2 검출부의 검출 신호 간 위상차이가 90도가 되는지 검출하는 위상 검출부;상기 제 1 및 2 검출부와 상기 위상 검출부의 출력에 대응하는 다수의 디지털 코드를 출력하기 위한 코드 카운터; 및상기 다수의 디지털 코드에 대응하여 상기 제 1 ~ 제 4 클록을 조정하여 직교 위상 클록을 생성하기 위한 위상 보정부를 구비하는 듀티보정회로.
- 제 6항에 있어서,상기 제 1 검출부는상기 제 1 클록의 라이징 에지 및 상기 제 3 클록의 라이징 에지를 감지하기 위한 제 1 에지 감지부; 및상기 제 1 에지 감지부의 출력의 듀티 차이를 검출하기 위한 제 1 듀티 검출부를 구비하는 듀티보정회로.
- 제 7항에 있어서,상기 제 1 에지 감지부는 상기 제 1 클록의 라이징 에지에 대응하여 제 1 에지 감지 신호의 라이징 에지와 제 2 에지 감지 신호의 폴링 에지를 생성하고 상기 제 3 클록의 라이징 에지에 대응하여 상기 제 1 에지 감지 신호의 폴링 에지 및 상기 제 2 에지 감지 신호의 라이징 에지를 생성하는 것을 특징으로 하는 듀티보정회로.
- 제 8항에 있어서,상기 제 1 듀티 검출부는 상기 제 1 에지 감지 신호 및 상기 제 2 에지 감지 신호가 동일 논리 레벨인 구간을 비교하여 그 비교결과를 출력하는 것을 특징으로 하는 듀티보정회로.
- 제 6항에 있어서,상기 제 2 검출부는제 2 클록의 라이징 에지 및 제 4 클록의 라이징 에지를 감지하기 위한 제 2 에지 감지부; 및상기 제 2 에지 감지부의 출력의 듀티 차이를 검출하기 위한 제 2 듀티 검출부를 구비하는 듀티보정회로.
- 제 10항에 있어서,상기 제 2 에지 감지부는 상기 제 2 클록의 라이징 에지에 대응하여 제 3 에지 감지 신호의 라이징 에지와 제 4 에지 감지 신호의 폴링 에지를 생성하고 상기 제 4 클록의 라이징 에지에 대응하여 상기 제 3 에지 감지 신호의 폴링 에지 및 상기 제 4 에지 감지 신호의 라이징 에지를 생성하는 것을 특징으로 하는 듀티보정회로.
- 제 11항에 있어서,상기 제 2 듀티 검출부는 상기 제 3 에지 감지 신호 및 상기 제 4 에지 감지 신호가 동일 논리 레벨인 구간을 비교하여 그 비교결과를 출력하는 것을 특징으로 하는 듀티보정회로.
- 제 6항에 있어서,상기 제 1 듀티 검출부를 활성화하기 위한 제 1 인에이블 신호, 상기 제 2 듀티 검출부를 활성화하기 위한 제 2 인에이블 신호, 및 상기 위상 검출부를 활성화하기 위한 제 3 인에이블 신호를 출력하기 위한 듀티보정 제어부를 더 포함하는 듀티보정회로.
- 제 13항에 있어서,상기 제 1 인에이블 신호 및 상기 제 2 인이에블 신호가 비활성화된 후 제 3 인에이블 신호가 활성화되는 것을 특징으로 하는 듀티보정회로.
- 제 14항에 있어서,상기 제 1 인에이블 신호, 상기 제 2 인에이블 신호, 및 상기 제 3 인에이블 신호는 각각 상기 제 1 검출부, 상기 제 2 검출부, 및 상기 위상 검출부의 비교 결과에 대응하여 비활성화되는 것을 특징으로 하는 듀티보정회로.
- 제 14항에 있어서,상기 코드 카운터는 다수의 카운터를 구비하며, 상기 제 1 인에이블 신호가 활성화되면 상기 제 1 듀티 검출부의 비교결과를 제 1 지연조정코드로 변환하여 출력하고, 상기 제 2 인에이블 신호가 활성화되면 상기 제 2 듀티 검출부의 비교결과를 제 2 지연조정코드로 변환하여 출력하며, 상기 제 3 인에이블 신호가 활성화되면 상기 위상 검출부의 비교결과를 제 3 지연조정코드로 변환하여 출력하는 것을 특징으로 하는 듀티보정회로.
- 제 16항에 있어서,상기 위상 보정부는 상기 제 1 ~ 제 4 클록 각각을 지연하여 상기 직교 위상 클록을 출력하기 위한 다수의 지연소자를 구비하며, 상기 제 1 ~ 제 3 지연조정코드에 대응하여 상기 제 1 ~ 제 4 클록의 위상 지연량을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 클록과 제 3 클록의 위상 차이를 비교 검출한 뒤 위상 차이가 180도가 되도록 조정하는 제 1 단계;제 2 클록과 제 4 클록의 위상 차이를 비교 검출한 뒤 위상 차이가 180도가 되도록 조정하는 제 2 단계; 및상기 제 1 클록과 상기 제 2 클록의 위상 차이를 비교 검출한 뒤 위상 차이가 90도가 되도록 조정하여 직교 위상 신호를 생성하는 제 3 단계를 포함하는 듀티 보정방법.
- 제 18항에 있어서,상기 제 1 단계는상기 제 1 클록의 라이징 에지 및 상기 제 3 클록의 라이징 에지를 감지하기 위한 단계;상기 제 1 클록의 라이징 에지에 대응하여 제 1 에지 감지 신호의 라이징 에지와 제 2 에지 감지 신호의 폴링 에지를 생성하고 상기 제 3 클록의 라이징 에지에 대응하여 상기 제 1 에지 감지 신호의 폴링 에지 및 상기 제 2 에지 감지 신호의 라이징 에지를 생성하는 단계;상기 제 1 에지 감지 신호와 제 2 에지 감지 신호의 동일 논리 레벨 구간을 비교하여 비교 결과를 출력하는 단계;상기 비교 결과에 대응하는 디지털 코드를 생성하는 단계; 및상기 디지털 코드에 대응하여 상기 제 1 및 3 클록의 위상을 지연하여 위상 차이가 180도가 되도록 조정하는 단계를 포함하는 듀티보정방법.
- 제 18항에 있어서,상기 제 2 단계는상기 제 2 클록의 라이징 에지 및 상기 제 4 클록의 라이징 에지를 감지하기 위한 단계;상기 제 2 클록의 라이징 에지에 대응하여 제 3 에지 감지 신호의 라이징 에지와 제 4 에지 감지 신호의 폴링 에지를 생성하고 상기 제 4 클록의 라이징 에지에 대응하여 상기 제 3 에지 감지 신호의 폴링 에지 및 상기 제 4 에지 감지 신호의 라이징 에지를 생성하는 단계;상기 제 3 에지 감지 신호와 제 4 에지 감지 신호의 동일 논리 레벨 구간을 비교하여 비교 결과를 출력하는 단계;상기 비교 결과에 대응하는 디지털 코드를 생성하는 단계; 및상기 디지털 코드에 대응하여 상기 제 2 및 4 클록의 위상을 지연하여 위상 차이가 180도가 되도록 조정하는 단계를 포함하는 듀티보정방법.
- 제 18항에 있어서,상기 제 3 단계는제 1 클록과 제 2 클록의 위상 차이가 90도가 되는지를 비교하여 그 비교 결과를 출력하는 단계;상기 비교 결과에 대응하는 디지털 코드를 생성하는 단계; 및상기 디지털 코드에 대응하여 상기 제 1 및 2 클록의 위상을 지연하여 상기 직교 위상 신호를 생성하는 단계를 포함하는 듀티보정방법.
- N(2 이상의 자연수)개 쌍을 이루는 다수의 클록을 인가받아 각 쌍의 클록 간 위상 차이가 180도가 되도록 조정하는 단계; 및상기 각 쌍의 클록 중 하나씩을 선택하여 360/N도의 위상차이가 나도록 조정하여 상기 다수의 클록 모두가 균일한 위상 차이를 가지도록 제어하는 단계를 포함하는 클록 위상 제어방법.
- 제 22항에 있어서,상기 위상 차이가 180도가 되도록 조정하는 단계는상기 각 쌍의 클록 중 하나와 다른 하나의 라이징 에지를 감지하기 위한 단계;상기 각각의 라이징 에지에 대응하여 위상이 반대인 두 신호를 생성하는 단계;상기 두 신호의 동일 논리 레벨 구간을 비교하여 비교 결과를 출력하는 단계;상기 비교 결과에 대응하는 디지털 코드를 생성하는 단계; 및상기 디지털 코드에 대응하여 상기 각 쌍의 클록의 위상을 지연하여 서로 위상 차이가 180도가 되도록 조정하는 단계를 포함하는 클록 위상 제어방법.
- 제 22항에 있어서,상기 다수의 클록 모두가 균일한 위상 차이를 가지도록 제어하는 단계는상기 각 쌍의 클록 중 하나씩을 선택하여 360/N도의 위상차이가 되는지를 비교하여 그 비교 결과를 출력하는 단계;상기 비교 결과에 대응하는 디지털 코드를 생성하는 단계; 및상기 디지털 코드에 대응하여 상기 제 1 및 2 클록의 위상을 지연하여 위상차이가 360/N도가 되도록 조정하는 단계를 포함하는 클록 위상 제어방법.
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|---|---|---|---|---|
| KR101036922B1 (ko) * | 2008-04-11 | 2011-05-25 | 주식회사 하이닉스반도체 | 쿼드러쳐 위상 보정회로 |
| KR20200121522A (ko) * | 2019-04-16 | 2020-10-26 | 에스케이하이닉스 주식회사 | 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치 |
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|---|---|---|---|---|
| KR100930415B1 (ko) * | 2008-05-09 | 2009-12-08 | 주식회사 하이닉스반도체 | 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치 |
| JP2010226173A (ja) * | 2009-03-19 | 2010-10-07 | Elpida Memory Inc | デューティ検出回路及びこれを備えるクロック生成回路、並びに、半導体装置 |
| CN102254569B (zh) * | 2010-05-21 | 2014-03-19 | 中兴通讯股份有限公司 | 四倍数据速率qdr控制器及其实现方法 |
| KR20160076200A (ko) * | 2014-12-22 | 2016-06-30 | 에스케이하이닉스 주식회사 | 듀티 싸이클 검출 회로 및 방법 |
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| KR20210070140A (ko) * | 2019-12-04 | 2021-06-14 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
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| JP4613483B2 (ja) * | 2003-09-04 | 2011-01-19 | 日本電気株式会社 | 集積回路 |
| KR100578232B1 (ko) * | 2003-10-30 | 2006-05-12 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| US7449930B2 (en) * | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Delay locked loop circuit |
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| KR100929824B1 (ko) * | 2008-05-06 | 2009-12-07 | 주식회사 하이닉스반도체 | 반도체 소자 |
| KR100992000B1 (ko) * | 2008-12-11 | 2010-11-04 | 주식회사 하이닉스반도체 | 다중 위상 클럭 생성 회로 및 그 제어 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101036922B1 (ko) * | 2008-04-11 | 2011-05-25 | 주식회사 하이닉스반도체 | 쿼드러쳐 위상 보정회로 |
| KR20200121522A (ko) * | 2019-04-16 | 2020-10-26 | 에스케이하이닉스 주식회사 | 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치 |
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