KR101716786B1 - 상승에지 검출 회로 - Google Patents

상승에지 검출 회로 Download PDF

Info

Publication number
KR101716786B1
KR101716786B1 KR1020157033883A KR20157033883A KR101716786B1 KR 101716786 B1 KR101716786 B1 KR 101716786B1 KR 1020157033883 A KR1020157033883 A KR 1020157033883A KR 20157033883 A KR20157033883 A KR 20157033883A KR 101716786 B1 KR101716786 B1 KR 101716786B1
Authority
KR
South Korea
Prior art keywords
nmos transistor
delay
rising edge
grid
delay circuit
Prior art date
Application number
KR1020157033883A
Other languages
English (en)
Other versions
KR20160010479A (ko
Inventor
지엔웨이 장
궈치앙 우
시우져 장
시아오밍 천
져난 탕
샨싱 쩡
치우홍 딩
페이 텅
지아치 리
완리 마
Original Assignee
달리안 유니버시티 오브 테크놀러지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 달리안 유니버시티 오브 테크놀러지 filed Critical 달리안 유니버시티 오브 테크놀러지
Publication of KR20160010479A publication Critical patent/KR20160010479A/ko
Application granted granted Critical
Publication of KR101716786B1 publication Critical patent/KR101716786B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 상승에지 검출 회로에 관한 것으로서, 쌍안정 메모리 유닛, 비대칭 지연 유닛, 인버터 및 다수 개의 NMOS 트랜지스터로 구성되고, 비대칭 지연 회로가 상승에지 지연과 하강에지 지연의 합이 입력 신호의 펄스 주기보다 크고 하강에지 지연이 아주 작은 조건을 만족하기만 하면, 최대 펄스 폭이 입력 신호 펄스 주기에 근접한 출력 신호를 발생시킬 수 있고, 후속 설비의 사용 요구도 만족시킬 수 있다. 본 발명은 구조가 간단할 뿐만 아니라 자체 기동 기능도 가지고 있기 때문에, 입력 신호의 이니셜 로우 레벨 길이가 비대칭 지연 회로의 상승에지 지연보다 크면 자체 기동할 수 있다.

Description

상승에지 검출 회로 {RISING EDGE DETECTION CIRCUIT}
본 발명은 상승에지 검출 회로에 관한 것으로서, 더욱 상세하게는 출력 신호 펄스 폭이 입력 신호 펄스 폭보다 큰 상승에지 검출 회로에 관한 것이다.
상승에지(또는 하강에지) 검출 회로는 통상적으로 사용하는 회로로서, 주로 입력 신호 중 상승에지 펄스가 도달했는지 검출하는 데 사용하며, 만약 도달했다면 하나의 펄스 신호를 출력한다. 종래의 상승에지 검출 회로는 지연 유닛, 인버터 및 AND 게이트로 구성된다. 입력 신호의 하나의 루트는 바로 AND 게이트와 연결되고, 다른 하나의 루트는 서로 직렬 연결된 지연 유닛, 인버터를 통과한 후 AND 게이트와 연결된다. 인버터와 AND 게이트의 지연이 모두 0이라고 가정할 경우, 지연 유닛의 지연이 바로 출력 펄스 신호의 펄스 폭이 되고, 출력 펄스 신호의 펄스 폭이 입력 펄스 신호의 펄스 폭보다 작기 때문에, 출력 펄스 신호 펄스 폭이 입력 펄스 신호 펄스 폭보다 커야 하는 후속 설비의 요구를 만족시킬 수 없다.
본 발명에서는 종래 기술에 존재하는 상기 기술문제를 해결하기 위하여, 출력 신호 펄스 폭이 입력 신호 펄스 폭보다 큰 상승에지 검출 회로를 제공하고자 한다.
본 발명은 상승에지 검출 회로에 관한 것으로서, 입력단 S 및 출력단 P가 설치되어 있고, 상기 입력단 S는 NMOS 트랜지스터 M1의 그리드와 연결되고, 상기 NMOS 트랜지스터 M1의 소스 전극은 NMOS 트랜지스터 M2의 드레인 전극과 연결되고, 상기 NMOS 트랜지스터 M2의 소스 전극은 접지되고, 상기 NMOS 트랜지스터 M1의 드레인 전극의 하나의 루트는 쌍안정 메모리 유닛 MEM1과 연결되고, 다른 하나의 루트는 인버터 INV1를 통하여 상기 출력단 P와 연결되고, 상기 쌍안정 메모리 유닛 MEM1의 일단의 하나의 루트는 NMOS 트랜지스터 M3의 드레인 전극과 연결되고, 다른 하나의 루트는 비대칭 지연 회로 H를 통하여 상기 NMOS 트랜지스터 M3의 그리드와 연결되고, 상기 NMOS 트랜지스터 M3의 소스 전극은 접지되고; 상기 입력단 S에는 컨버터 INV2도 연결되어 있고, 상기 컨버터 INV2의 출력단은 NMOS 트랜지스터 M4의 그리드와 연결되고, 상기 NMOS 트랜지스터 M4의 드레인 전극은 쌍안정 메모리 유닛 MEM2와 연결되고, 상기 NMOS 트랜지스터 M4의 소스 전극은 접지되고; 상기 쌍안정 메모리 유닛 MEM2의 일단의 하나의 루트는 상기 NMOS 트랜지스터 M2의 그리드와 연결되고, 다른 하나의 루트는 NMOS 트랜지스터 M5의 드레인 전극과 연결되고, 상기 NMOS 트랜지스터 M5의 소스 전극은 접지되고, 상기 NMOS 트랜지스터 M5의 그리드는 비대칭 지연 회로 H의 입력단과 연결된다.
상기 비대칭 지연 회로 H에는 입력단 L1과 출력단 L2가 있고, 상기 입력단 L1과 출력단 L2 사이에는 직렬 연결된 지연 회로 D1 내지 Di가 연결되어 있고, 상기 입력단 L1은 인버터 INV3을 통하여 NMOS 트랜지스터 N1 내지 Ni의 그리드와 연결되고, 상기 NMOS 트랜지스터 Ni의 드레인 전극은 서로 대응하는 상기 지연 회로 Di의 출력단과 연결되고, 상기 NMOS 트랜지스터 Ni의 소스 전극은 접지된다.
본 발명은 쌍안정 메모리 유닛, 비대칭 지연 유닛, 인버터 및 다수 개의 NMOS 트랜지스터로 구성되고, 비대칭 지연 회로가 상승에지 지연과 하강에지 지연의 합이 입력 신호의 펄스 주기보다 크고 하강에지 지연이 아주 작은 조건을 만족하기만 하면, 최대 펄스 폭이 입력 신호 펄스 주기에 근접한 출력 신호를 발생시킬 수 있고, 후속 설비의 사용 요구도 만족시킬 수 있다. 본 발명은 구조가 간단할 뿐만 아니라 자체 기동 기능도 가지고 있기 때문에, 입력 신호의 이니셜 로우 레벨 길이가 비대칭 지연 회로의 상승에지 지연보다 크면 자체 기동할 수 있다.
도 1은 본 발명 실시예의 구체적인 회로도;
도 2는 본 발명 실시예의 비대칭 지연 회로도;
도 3은 본 발명 실시예의 작업 과정 파형 설명도.
아래에서는 상기 도면과 함께 본 발명의 구체적인 실시방식을 설명하고자 한다. 본 발명의 기본 구조는 도 1에서 도시하는 바와 같이, 입력단 S 및 출력단 P가 설치되어 있고, 상기 입력단 S는 NMOS 트랜지스터 M1의 그리드와 연결되고, NMOS 트랜지스터 M1의 소스 전극은 NMOS 트랜지스터 M2의 드레인 전극과 연결되고, NMOS 트랜지스터 M2의 소스 전극은 접지되고, NMOS 트랜지스터 M1의 드레인 전극의 하나의 루트는 쌍안정 메모리 유닛 MEM1과 연결되고, 다른 루트는 인버터 INV1을 통하여 출력단 P와 연결되고, 쌍안정 메모리 유닛 MEM1의 일단(L1단)의 하나의 루트는 NMOS 트랜지스터 M3의 드레인 전극과 연결되고, 다른 루트는 비대칭 지연 회로 H(비대칭 지연 회로 H의 출력단은 L2)를 통하여 NMOS 트랜지스터 M3의 그리드와 연결되고, NMOS 트랜지스터 M3의 소스 전극은 접지되고, 입력단 S에는 컨버터 INV2도 연결되어 있고, 컨버터 INV2의 출력단은 NMOS 트랜지스터 M4의 그리드와 연결되고, NMOS 트랜지스터 M4의 드레인 전극은 쌍안정 메모리 유닛 MEM2와 연결되고, NMOS 트랜지스터 M4의 소스 전극은 접지되고, 쌍안정 메모리 유닛 MEM2의 일단(L3단)의 하나의 루트는 NMOS 트랜지스터 M2의 그리드와 연결되고, 다른 하나의 루트는 NMOS 트랜지스터 M5의 드레인 전극과 연결되고, NMOS 트랜지스터 M5의 소스 전극은 접지되고, NMOS 트랜지스터 M5의 그리드는 비대칭 지연 회로 H의 입력단과 연결된다.
비대칭 지연 회로 H는 도 2에서 도시하는 바와 같이, 입력단 L1과 출력단 L2가 있고, 입력단 L1과 출력단 L2 사이에는 직렬 연결된 지연 회로 D1 내지 Di가 연결되어 있고, 입력단 L1은 인버터 INV3을 통하여 NMOS 트랜지스터 N1 내지 Ni의 그리드와 연결되고, NMOS 트랜지스터 Ni의 드레인 전극은 서로 대응하는 지연 회로 Di의 출력단과 연결되고, NMOS 트랜지스터 Ni의 소스 전극은 접지된다.
구체적인 작업 과정은 다음과 같다.
비대칭 지연 회로 H는 상승에지 지연 W상과 하강에지 지연 W하로 구분된다.
1. 상승에지 지연. 노드 L1=1일 때 모든 풀다운 트랜지스터(NMOS 트랜지스터 N1-Ni)는 닫히고, 지연은 D1, D2…Di로 구성되고, 하나의 지연 유닛이 설치된 지연은 Tdly이고, 상승에지 지연 W상은 i × Tdly이다.
2. 하강에지 지연. 노드 L1=0일 때 모든 풀다운 트랜지스터(NMOS 트랜지스터 N1-Ni)는 열리고, NMOS 트랜지스터 N1-Ni 트랜지스터는 노드 L2를 0까지 풀다운시키고, 여기에서 지연은 인버터 INV1 지연과 N1-Ni 트랜지스터 풀다운 지연의 합이다. 여기에서 알 수 있듯이 W하는 아주 작다.
작업 파형은 도 3에서 도시하는 바와 같이, 입력 신호는 signal이고 펄스 주기는 T이다.
1. 입력 신호 S=0일 때, NMOS 트랜지스터 M1은 닫히고, NMOS 트랜지스터 M4는 열리고, NMOS 트랜지스터 M4가 열리면 노드 L3=1이 되고(도 3에서 (1)), NMOS 트랜지스터 M2가 열리고, 즉 NMOS 트랜지스터 M1이 닫히고, NMOS 트랜지스터 M2가 열린다.
여기에서, L1의 상태는 0일 수도, 1일 수도 있다.
만약 L1의 상태가 도 3에서 도시하는 바와 같이 0이면, 출력 신호 pulse의 출력은 도 3에서 도시하는 바와 같이 0이다.
만약 L1의 상태가 1이면, 시작 출력 신호 pulse의 출력은 1이고, 입력 신호 signal의 이니셜 로우 레벨 길이가 비대칭 지연 회로의 상승에지 지연(W상)과 NMOS 트랜지스터 M1의 지연보다 크기만 하면, 출력 신호 P의 출력은 0이고, 이후 출력 신호 signal을 정상 검출할 수 있다.
2. 입력 신호 S가 1로 바뀌면, NMOS 트랜지스터 M1이 열리고, 여기에서 NMOS 트랜지스터 M2는 열린 상태를 유지하기 때문에, 출력 신호 P=1이고(도 3 중 (2)), 동시에 노드 L1=1이고(도 3 중 (3)), NMOS 트랜지스터 M5가 열리고, 노드 L3=0이고(도 3 중 (4)), NMOS 트랜지스터 M2는 닫힌다.
입력 신호 S가 다시 0으로 바뀌면, NMOS 트랜지스터 M1이 닫히고, NMOS 트랜지스터 M4가 열리고, NMOS 트랜지스터 M4가 열리면 노드 L3=1이 되고(도 3 중 (1)), NMOS 트랜지스터 M2가 열리고, 즉 NMOS 트랜지스터 M1이 닫히고 NMOS 트랜지스터 M2가 열린다.
NMOS 트랜지스터 M1이 닫히기 때문에, 쌍안정 메모리 유닛 MEM1은 여전히 출력 신호 P=1, 노드 L1=1이 되게 할 수 있다.
3. L1의 상승에지는 W상 시간을 경과한 후 L2로 전달되고, 노드 L2=1이고(도 3 중 (5)), L2=1이고, NMOS 트랜지스터 M3가 열리고 L1은 0으로 바뀌고(도 3 중 (6)), 출력 P=0이고(도 3 중 (7)), 동시에 NMOS 트랜지스터 M5는 닫힌다.
4. L1의 하강에지는 비대칭 지연 회로 H를 경과하고, 즉 W하의 시간을 경과한 후 노드 L2=0이고(도 3 중 (8)), NMOS 트랜지스터 M3는 닫힌다.
입력 신호 S의 다음 상승에지가 도래하면, 즉 입력 신호 S가 1로 바뀌면, 2, 3 및 4단계……를 반복한다.
즉, 출력 신호 P가 펄스 폭 W0인 펄스 신호는 W상이 발생 신호 P의 펄스 폭W0을 결정하기 때문에, 조정 가능한 W0의 범위를 확대하기 위하여 W하는 최대한 작아야 한다.

Claims (2)

  1. 입력단 S 및 출력단 P가 설치되어 있고, 상기 입력단 S는 NMOS 트랜지스터 M1의 그리드와 연결되고, 상기 NMOS 트랜지스터 M1의 소스 전극은 NMOS 트랜지스터 M2의 드레인 전극과 연결되고, 상기 NMOS 트랜지스터 M2의 소스 전극은 접지되고, 상기 NMOS 트랜지스터 M1의 드레인 전극의 하나의 루트는 쌍안정 메모리 유닛 MEM1과 연결되고, 다른 하나의 루트는 인버터 INV1를 통하여 상기 출력단 P와 연결되고, 상기 쌍안정 메모리 유닛 MEM1의 일단의 하나의 루트는 NMOS 트랜지스터 M3의 드레인 전극과 연결되고, 다른 하나의 루트는 비대칭 지연 회로 H를 통하여 상기 NMOS 트랜지스터 M3의 그리드와 연결되고, 상기 NMOS 트랜지스터 M3의 소스 전극은 접지되고; 상기 입력단 S에는 컨버터 INV2도 연결되어 있고, 상기 컨버터 INV2의 출력단은 NMOS 트랜지스터 M4의 그리드와 연결되고, 상기 NMOS 트랜지스터 M4의 드레인 전극은 쌍안정 메모리 유닛 MEM2와 연결되고, 상기 NMOS 트랜지스터 M4의 소스 전극은 접지되고; 상기 쌍안정 메모리 유닛 MEM2의 일단의 하나의 루트는 상기 NMOS 트랜지스터 M2의 그리드와 연결되고, 다른 하나의 루트는 NMOS 트랜지스터 M5의 드레인 전극과 연결되고, 상기 NMOS 트랜지스터 M5의 소스 전극은 접지되고, 상기 NMOS 트랜지스터 M5의 그리드는 비대칭 지연 회로 H의 입력단과 연결되는 것을 특징으로 하는 상승에지 검출 회로.
  2. 제 1항에 있어서,
    상기 비대칭 지연 회로 H에는 입력단 L1과 출력단 L2가 있고, 상기 입력단 L1과 출력단 L2 사이에는 직렬 연결된 지연 회로 D1 내지 Di가 연결되어 있고, 상기 입력단 L1은 인버터 INV3을 통하여 NMOS 트랜지스터 N1 내지 Ni의 그리드와 연결되고, 상기 NMOS 트랜지스터 Ni의 드레인 전극은 서로 대응하는 상기 지연 회로 Di의 출력단과 연결되고, 상기 NMOS 트랜지스터 Ni의 소스 전극은 접지되는 것을 특징으로 하는 상승에지 검출 회로.
KR1020157033883A 2014-05-23 2015-03-10 상승에지 검출 회로 KR101716786B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201410220541.5 2014-05-23
CN201410220541.5A CN104038185B (zh) 2014-05-23 2014-05-23 上升沿检测电路
PCT/CN2015/073929 WO2015176572A1 (zh) 2014-05-23 2015-03-10 上升沿检测电路

Publications (2)

Publication Number Publication Date
KR20160010479A KR20160010479A (ko) 2016-01-27
KR101716786B1 true KR101716786B1 (ko) 2017-03-15

Family

ID=51468804

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157033883A KR101716786B1 (ko) 2014-05-23 2015-03-10 상승에지 검출 회로

Country Status (3)

Country Link
KR (1) KR101716786B1 (ko)
CN (1) CN104038185B (ko)
WO (1) WO2015176572A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104038185B (zh) * 2014-05-23 2017-02-22 大连理工大学 上升沿检测电路
CN104883160B (zh) * 2015-06-11 2017-11-03 天津大学 对脉冲边沿信号具有检测、计数和验证功能的电路
CN107508580B (zh) * 2017-07-23 2020-07-21 西南电子技术研究所（中国电子科技集团公司第十研究所） 检测集成电路模拟/数字信号上升沿的脉冲生成电路模块

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508242B2 (en) 2006-03-31 2009-03-24 Oki Semiconductor Co., Ltd. Driving circuit that eliminates effects of ambient temperature variations and increases driving capacity
US20090189644A1 (en) 2007-11-06 2009-07-30 Cheon-Oh Lee Short pulse rejection circuit and method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01288008A (ja) * 1988-05-13 1989-11-20 Sharp Corp パルス発生回路
US6111447A (en) * 1998-05-01 2000-08-29 Vanguard International Semiconductor Corp. Timing circuit that selectively triggers on a rising or falling input signal edge
JP4735992B2 (ja) * 2008-03-25 2011-07-27 ソニー株式会社 信号処理装置
CN101398447B (zh) * 2008-10-30 2011-03-30 上海大学 过零检测器与边沿-脉冲转换器及其应用
CN103178809B (zh) * 2013-02-04 2016-02-17 深圳市鼎阳科技有限公司 一种dds脉冲边沿调节方法、模块和脉冲信号发生器
CN104038185B (zh) * 2014-05-23 2017-02-22 大连理工大学 上升沿检测电路
CN203933573U (zh) * 2014-05-23 2014-11-05 大连理工大学 上升沿检测电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508242B2 (en) 2006-03-31 2009-03-24 Oki Semiconductor Co., Ltd. Driving circuit that eliminates effects of ambient temperature variations and increases driving capacity
US20090189644A1 (en) 2007-11-06 2009-07-30 Cheon-Oh Lee Short pulse rejection circuit and method thereof

Also Published As

Publication number Publication date
CN104038185B (zh) 2017-02-22
WO2015176572A1 (zh) 2015-11-26
CN104038185A (zh) 2014-09-10
KR20160010479A (ko) 2016-01-27

Similar Documents

Publication Publication Date Title
US10607529B2 (en) Shift register unit and driving method thereof, gate driving circuit and display apparatus
JP2016032297A5 (ja) 発振回路
GB2570190A8 (en) Gate driving circuit and display device comprising the same
KR101716786B1 (ko) 상승에지 검출 회로
US8736340B2 (en) Differential clock signal generator
CN106982046B (zh) 瞬态脉冲宽度展宽电路及方法
JP2018513613A5 (ko)
KR100734263B1 (ko) 동기화회로
CN111934655A (zh) 一种脉冲时钟产生电路、集成电路和相关方法
JP2012075076A (ja) パルス幅に応じて動作するシュミットトリガー回路
JP6845375B2 (ja) 電位変換回路及び表示パネル
CN103580651A (zh) 低相位抖动的振荡器
US10778203B2 (en) Clock generation circuit and charge pumping system
TW201817166A (zh) 可選擇延遲緩衝器
KR102058666B1 (ko) 펄스 신호 생성 회로 및 그의 동작 방법
CN203933573U (zh) 上升沿检测电路
US10164613B2 (en) Phase-inverted clock generation circuit and register
RU164168U1 (ru) Генератор модулированных по частоте прямоугольных импульсов
KR20160076200A (ko) 듀티 싸이클 검출 회로 및 방법
CN106067806B (zh) 一种缓冲电路
CN108259025B (zh) 一种时钟产生电路
RU168665U1 (ru) Устройство генерации частотно-манипулированных прямоугольных импульсов
US9762378B1 (en) Method and apparatus for extending and measuring phase difference between signals
CN103633970A (zh) 一种时钟发生器
US9774326B2 (en) Circuit and method for generating clock-signals

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200305

Year of fee payment: 4