CN108259025B - 一种时钟产生电路 - Google Patents

Abstract

本发明实施例提供一种时钟产生电路，包括驱动电路、交叉耦合电路和输出模块，其中，驱动电路包括：第一反相器，第一反相器的输入端接收时钟输入信号，第一反相器的输出端与输出模块的控制端相连；第二反相器，第二反相器的输出端与交叉耦合电路的第一控制端相连；延迟模块，延迟模块的输入端分别与第一反相器的输出端和输出模块的控制端相连，延迟模块的输出端分别与交叉耦合电路的第二控制端和第二反相器的输入端相连，延迟模块用于对第一反相器的输出信号进行延迟。本发明实施例可以有效降低时钟产生电路的功耗。

Description

一种时钟产生电路

技术领域

本发明涉及电路技术领域，特别是涉及一种时钟产生电路。

背景技术

图1是传统两倍电源摆幅的时钟产生电路，P’是P增强型场效应晶体管，N1’～N5’是N增强型场效应晶体管，C1’、C2’和Cload’是电容，VCC’是电源电压。图1中，N1’和N2’采用交叉耦合的结构，N1’的栅端接到N2’的源端，N1’的源端接到N2’的栅端。时钟产生电路开始启动时，N4’和N5’将结点A’和结点B’钳位在VCC’-Vthn’的电位，Vthn’是N增强型场效应晶体管的阈值。Vin’是时钟输入，电路工作时，参照图2，假设Vin’由0变成VCC’，那么结点C’的电位由VCC’变成0，结点D’由0变成VCC’。由于电容两端的电压不能突变，结点B’电压被抬高到2*VCC’，N1’导通，结点A’电压为VCC’，N2’关断，N3’关断，P’导通，Vout’从0逐渐上升到2*VCC’。

传统两倍电源摆幅的时钟产生电路存在以下缺点：Vout’从0逐渐上升到2*VCC’的过程中电荷全部由反相器INV2’提供，由于C2’有寄生电容，反相器INV2’所要提供的电荷Qt’＝Cload’*2*VCC’+Q1’，Q1’是C2’损失的电荷，Q1’＝2*VCC’*C2’，该电荷Qt’较大，导致传统两倍电源摆幅的时钟产生电路的功耗较大。

发明内容

鉴于上述问题，本发明实施例的目的在于提供一种时钟产生电路，以解决传统两倍电源摆幅的时钟产生电路的功耗大的问题。

为了解决上述问题，本发明实施例公开了一种时钟产生电路，包括驱动电路、交叉耦合电路和输出模块，其中，所述驱动电路包括：第一反相器，所述第一反相器的输入端接收时钟输入信号，所述第一反相器的输出端与所述输出模块的控制端相连；第二反相器，所述第二反相器的输出端与所述交叉耦合电路的第一控制端相连；延迟模块，所述延迟模块的输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连，所述延迟模块的输出端分别与所述交叉耦合电路的第二控制端和所述第二反相器的输入端相连，所述延迟模块用于对所述第一反相器的输出信号进行延迟。

可选地，所述延迟模块包括：延迟单元，所述延迟单元包括2N个依次连接的第三反相器，所述延迟单元的输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连；N为大于0的整数；或门，所述或门的第一输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连，所述或门的第二输入端与所述延迟单元的输出端相连，所述或门的输出端作为所述延迟模块的输出端。

可选地，所述交叉耦合电路包括：第一NMOS管，所述第一NMOS管的漏端和栅端分别与电源相连；第二NMOS管，所述第二NMOS管的漏端与所述电源相连，所述第二NMOS管的源端与所述第一NMOS管的源端相连；第三NMOS管，所述第三NMOS管的漏端和栅端分别与所述电源相连；第四NMOS管，所述第四NMOS管的漏端与所述电源相连，所述第四NMOS管的源端与所述第三NMOS管的源端相连；第一电容，所述第一电容的一端分别与所述第一NMOS管的源端、所述第二NMOS管的源端和所述第四NMOS管的栅端相连，所述第一电容的另一端作为所述交叉耦合电路的第二控制端；第二电容，所述第二电容的一端分别与所述第三NMOS管的源端、所述第四NMOS管的源端和所述第二NMOS管的栅端相连，所述第二电容的一端作为所述交叉耦合电路的输出端，所述第二电容的另一端作为所述交叉耦合电路的第一控制端。

可选地，所述第一NMOS管、所述第二NMOS管、所述第三NMOS管和所述第四NMOS管为增强型NMOS管。

可选地，所述输出模块包括：PMOS管，所述PMOS管的栅端与所述第一反相器的输出端相连，所述PMOS管的漏端与所述交叉耦合电路的输出端相连；第五NMOS管，所述第五NMOS管的栅端分别与所述PMOS管的栅端和所述第一反相器的输出端相连，所述第五NMOS管的漏端与所述PMOS管的源端相连，所述第五NMOS管的源端接地；第三电容，所述第三电容的一端分别与所述第五NMOS管的漏端和所述PMOS管的源端相连，所述第三电容的另一端接地，所述第三电容的一端作为所述时钟产生电路的输出端。

可选地，所述PMOS管为增强型PMOS管，所述第五NMOS管为增强型NMOS管。

本发明实施例包括以下优点：通过在时钟产生电路的驱动电路中增加延迟模块，设置延迟模块的输入端分别与第一反相器的输出端和输出模块的控制端相连，延迟模块的输出端分别与交叉耦合电路的第二控制端和第二反相器的输入端相连，延迟模块对第一反相器的输出信号进行延迟。这样，由于延迟模块的延迟作用，在时钟产生电路的输出电压从0逐渐上升到2*电源电压的过程中，第二反相器只需提供输出电压从电源电压逐渐上升到2*电源电压的过程中的电荷，与传统两倍电源摆幅的时钟产生电路相比，有效降低了一半功耗。

附图说明

图1是传统两倍电源摆幅的时钟产生电路的结构示意图；

图2是传统两倍电源摆幅的时钟产生电路的时序示意图；

图3是本发明的一种时钟产生电路实施例的结构框图；

图4是本发明的一种时钟产生电路实施例的结构示意图；

图5是本发明的一种时钟产生电路实施例的时序示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参照图3，其示出了本发明的一种时钟产生电路实施例的结构框图，该时钟产生电路包括驱动电路1、交叉耦合电路2和与交叉耦合电路2的输出端相连的输出模块3，其中，驱动电路1具体可以包括如下模块：第一反相器11，第一反相器11的输入端接收时钟输入信号Vin，第一反相器11的输出端与输出模块3的控制端相连；第二反相器12，第二反相器12的输出端与交叉耦合电路2的第一控制端相连；延迟模块13，延迟模块13的输入端分别与第一反相器11的输出端和输出模块3的控制端相连，延迟模块13的输出端分别与交叉耦合电路2的第二控制端和第二反相器12的输入端相连，延迟模块13用于对第一反相器11的输出信号进行延迟。

由于延迟模块13的延迟作用，当时钟输入信号Vin处于上升沿时，延迟模块13的输出端信号较第一反相器11的输出端将有延迟。在延迟模块13对第一反相器11的输出信号进行延迟的时间内，由电源提供电荷，时钟产生电路的输出端电压Vout从0逐渐上升到电源电压；延迟模块13对第一反相器11的输出信号进行延迟后，由第二反相器12提供电荷，时钟产生电路的输出端电压Vout从电源电压逐渐上升到2*电源电压。这样，在时钟产生电路的输出端电压Vout从0逐渐上升到2*电源电压的过程中，电荷损耗仅为时钟产生电路的输出端电压Vout从电源电压逐渐上升到2*电源电压时的电荷损耗，与传统两倍电源摆幅的时钟产生电路相比，本发明实施例的时钟产生电路有效降低了一半功耗。

可选地，参照图4，延迟模块13可以包括：延迟单元131，延迟单元131包括2N个依次连接的第三反相器133，延迟单元131的输入端分别与第一反相器11的输出端和输出模块3的控制端相连；N为大于0的整数；或门132，或门132的第一输入端分别与第一反相器11的输出端和输出模块3的控制端相连，或门132的第二输入端与延迟单元131的输出端相连，或门132的输出端作为延迟模块13的输出端。图4中，N等于1。

可选地，参照图4，交叉耦合电路2可以包括：第一NMOS管N1，第一NMOS管N1的漏端和栅端分别与电源相连，电源电压为VCC；第二NMOS管N2，第二NMOS管N2的漏端与电源相连，第二NMOS管N2的源端与第一NMOS管N1的源端相连；第三NMOS管N3，第三NMOS管N3的漏端和栅端分别与电源相连；第四NMOS管N4，第四NMOS管N4的漏端与电源相连，第四NMOS管N4的源端与第三NMOS管N3的源端相连；第一电容C1，第一电容C1的一端分别与第一NMOS管N1的源端、第二NMOS管N2的源端和第四NMOS管N4的栅端相连，第一电容C1的另一端作为交叉耦合电路2的第二控制端；第二电容C2，第二电容C2的一端分别与第三NMOS管N3的源端、第四NMOS管N4的源端和第二NMOS管N2的栅端相连，第二电容C2的一端作为交叉耦合电路2的输出端，第二电容C2的另一端作为交叉耦合电路2的第一控制端。

可选地，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4可以为增强型NMOS管。

可选地，参照图4，输出模块3可以包括：PMOS管P，PMOS管P的栅端与第一反相器11的输出端相连，PMOS管P的漏端与交叉耦合电路2的输出端相连；第五NMOS管N5，第五NMOS管N5的栅端分别与PMOS管P的栅端和第一反相器11的输出端相连，第五NMOS管N5的漏端与PMOS管P的源端相连，第五NMOS管N5的源端接地；第三电容Cload，第三电容Cload的一端分别与第五NMOS管N5的漏端和PMOS管P的源端相连，第三电容Cload的另一端接地，第三电容Cload的一端作为时钟产生电路的输出端。

可选地，PMOS管P可以为增强型PMOS管P，第五NMOS管N5可以为增强型NMOS管。

图4所示的时钟产生电路工作时，假设时钟输入信号Vin的电压由0变成VCC，那么第一反相器11的输出端结点J的电压由VCC变成0，此时，第五NMOS管N5关断，PMOS管P导通，或门132的输出端结点H的电压，在一段延迟时间后才由VCC变成0。在延迟的这段时间内，第四NMOS管N4导通，第二电容C2的一端结点F的电压被第四NMOS管N4上拉到电源VCC，由电源提供电荷，时钟产生电路的输出端电压Vout从0逐渐上升到VCC。等到结点H的电压变成0时，第一反相器11的输出端结点I的电压变成VCC，由于电容两端的电压不能突变，结点F的电压被抬高到2*VCC。此时，第二NMOS管N2导通，第一电容C1的一端结点E的电压为VCC，第四NMOS管N4关断，由第二反相器12提供电荷，Vout从VCC逐渐上升到2*VCC，第二反相器12提供的电荷Qt＝Cload*(2*VCC-VCC)+Q2＝Cload*VCC+Q2，Q2是第二电容C2损失的电荷，Q2＝VCC*C2。因此，与传统两倍电源摆幅的时钟产生电路相比，Qt＝1/2Qt’。图5为图4所示的时钟产生电路工作时的时序示意图。其中，时钟输入信号Vin的电压范围为0V～VCC，结点J的电压范围为0V～VCC，结点E的电压范围为VCC～2VCC，结点F的电压范围为VCC～2VCC，时钟产生电路的输出端电压Vout的电压范围为0V～2VCC。

本发明实施例包括以下优点：通过在时钟产生电路的驱动电路中增加延迟模块，设置延迟模块的输入端分别与第一反相器的输出端和输出模块的控制端相连，延迟模块的输出端分别与交叉耦合电路的第二控制端和第二反相器的输入端相连，延迟模块对第一反相器的输出信号进行延迟。这样，由于延迟模块的延迟作用，在时钟产生电路的输出电压从0逐渐上升到2*电源电压的过程中，第二反相器只需提供输出电压从电源电压逐渐上升到2*电源电压的过程中的电荷，与传统两倍电源摆幅的时钟产生电路相比，有效降低了一半功耗。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种时钟产生电路，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (4)

1.一种时钟产生电路，其特征在于，包括驱动电路、交叉耦合电路和输出模块，其中，所述驱动电路包括：

第一反相器，所述第一反相器的输入端接收时钟输入信号，所述第一反相器的输出端与所述输出模块的控制端相连；

第二反相器，所述第二反相器的输出端与所述交叉耦合电路的第一控制端相连；

延迟模块，所述延迟模块的输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连，所述延迟模块的输出端分别与所述交叉耦合电路的第二控制端和所述第二反相器的输入端相连，所述延迟模块用于对所述第一反相器的输出信号进行延迟；

所述交叉耦合电路包括：

第一NMOS管，所述第一NMOS管的漏端和栅端分别与电源相连；

第二NMOS管，所述第二NMOS管的漏端与所述电源相连，所述第二NMOS管的源端与所述第一NMOS管的源端相连；

第三NMOS管，所述第三NMOS管的漏端和栅端分别与所述电源相连；

第四NMOS管，所述第四NMOS管的漏端与所述电源相连，所述第四NMOS管的源端与所述第三NMOS管的源端相连；

第一电容，所述第一电容的一端分别与所述第一NMOS管的源端、所述第二NMOS管的源端和所述第四NMOS管的栅端相连，所述第一电容的另一端作为所述交叉耦合电路的第二控制端；

第二电容，所述第二电容的一端分别与所述第三NMOS管的源端、所述第四NMOS管的源端和所述第二NMOS管的栅端相连，所述第二电容的一端作为所述交叉耦合电路的输出端，所述第二电容的另一端作为所述交叉耦合电路的第一控制端；

所述输出模块包括：

PMOS管，所述PMOS管的栅端与所述第一反相器的输出端相连，所述PMOS管的漏端与所述交叉耦合电路的输出端相连；

第五NMOS管，所述第五NMOS管的栅端分别与所述PMOS管的栅端和所述第一反相器的输出端相连，所述第五NMOS管的漏端与所述PMOS管的源端相连，所述第五NMOS管的源端接地；

第三电容，所述第三电容的一端分别与所述第五NMOS管的漏端和所述PMOS管的源端相连，所述第三电容的另一端接地，所述第三电容的一端作为所述时钟产生电路的输出端。

2.根据权利要求1所述的时钟产生电路，其特征在于，所述延迟模块包括：

延迟单元，所述延迟单元包括2N个依次连接的第三反相器，所述延迟单元的输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连；N为大于0的整数；

或门，所述或门的第一输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连，所述或门的第二输入端与所述延迟单元的输出端相连，所述或门的输出端作为所述延迟模块的输出端。

3.根据权利要求1所述的时钟产生电路，其特征在于，所述第一NMOS管、所述第二NMOS管、所述第三NMOS管和所述第四NMOS管为增强型NMOS管。

4.根据权利要求1所述的时钟产生电路，其特征在于，所述PMOS管为增强型PMOS管，所述第五NMOS管为增强型NMOS管。