CN106787690B - 一种电荷泵和电荷泵电路 - Google Patents

Abstract

本发明提供一种电荷泵和电荷泵电路，电荷泵包括：第一电容接收第一时钟信号，第二电容接收第二时钟信号；时钟信号产生模块对第三时钟信号和第四时钟信号进行升压，以对应生成第五时钟信号和第六时钟信号；第一至第四时钟信号互不交叠；第一NMOS管的漏端和第二NMOS管的漏端与输入电压提供端相连；第三NMOS管，栅端接收第六时钟信号，漏端与第一NMOS管的源端相连，漏端与第一NMOS管的源端分别与第一电容的另一端和第二NMOS管的栅端相连；第四NMOS管，漏端与第二NMOS管的源端相连，栅端接收第五时钟信号，漏端与第二NMOS管的源端分别与第二电容的另一端和第一NMOS管的栅端相连。本发明能有效减小输出纹波。

Description

一种电荷泵和电荷泵电路

技术领域

本发明涉及集成电路技术领域，特别是涉及一种电荷泵和一种电荷泵电路。

背景技术

传统4V电荷泵电路的设计架构如图1所示。其中，Vref’为电荷泵电路的输入电压，VCC’为电荷泵电路的电源电压，V4V’为电荷泵电路的输出电压，CLKA’为电荷泵电路的输入时钟，N型场效应晶体管N1’为电荷泵电路的控制开关。控制开关N1’接收使能控制信号ENABLE’，输出电压V4V’经电阻3R’和电阻R’分压后的电压VDIV’和输入电压Vref’接到比较器COMP’的输入端，比较器COMP’的输出信号DIFOUT’和输入时钟CLKA’接到与门进行与操作，来控制电荷泵电路的时钟信号的开关，与门的输出信号CLK’接到电荷泵1’。

传统4V电荷泵电路的设计架构存在以下缺点：通过控制时钟信号的开关来控制电荷泵电路的输出电压V4V’，本质上是调节时钟信号的频率，使得输出电压V4V’纹波较大。

发明内容

鉴于上述问题，本发明实施例的目的在于提供一种电荷泵和电荷泵电路，以解决传统4V电荷泵电路输出电压纹波大的问题。

为了解决上述问题，本发明实施例公开了一种电荷泵，包括：第一电容和第二电容，所述第一电容的一端接收第一时钟信号，所述第二电容的一端接收第二时钟信号；时钟信号产生模块，所述时钟信号产生模块对第三时钟信号和第四时钟信号进行升压，以对应生成第五时钟信号和第六时钟信号；所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号互不交叠；第一NMOS管和第二NMOS管，所述第一NMOS管的漏端和所述第二NMOS管的漏端分别与电荷泵的输入电压提供端相连；

第三NMOS管，所述第三NMOS管的漏端与所述第一NMOS管的源端相连，所述第三NMOS管的栅端接收所述第六时钟信号，所述第三NMOS管的漏端与所述第一NMOS管的源端之间具有第一节点，所述第一节点分别与所述第一电容的另一端和所述第二NMOS管的栅端相连；第四NMOS管，所述第四NMOS管的漏端与所述第二NMOS管的源端相连，所述第四NMOS管的栅端接收所述第五时钟信号，所述第四NMOS管的漏端与所述第二NMOS管的源端之间具有第二节点，所述第二节点分别与所述第二电容的另一端和所述第一NMOS管的栅端相连，所述第四NMOS管的源端与所述第三NMOS管的源端作为所述电荷泵的输出端。

可选地，所述时钟信号产生模块包括：第五NMOS管，所述第五NMOS管的漏端与电源相连；第六NMOS管，所述第六NMOS管的漏端与所述电源相连；第三电容，所述第三电容的一端接收所述第四时钟信号；第一PMOS管，所述第一PMOS管的源端与所述第五NMOS管的源端相连，所述第一PMOS管的源端与所述第五NMOS管的源端之间具有第三节点，所述第三节点与所述第三电容的另一端相连；第四电容，所述第四电容的一端接收所述第三时钟信号；第二PMOS管，所述第二PMOS管的栅端与所述第三节点相连，所述第二PMOS管的源端与所述第六NMOS管的源端相连，所述第二PMOS管的源端与所述第六NMOS管的源端之间具有第四节点，所述第四节点分别与所述第四电容的另一端和所述第一PMOS管的栅端相连；第七NMOS管，所述第七NMOS管的栅端接收所述第三时钟信号，所述第七NMOS管的源端接地，所述第七NMOS管的漏端与所述第一PMOS管的漏端相连，所述第七NMOS管的漏端和所述第一PMOS管的漏端输出所述第五时钟信号；第八NMOS管，所述第八NMOS管的栅端接收所述第四时钟信号，所述第八NMOS管的源端接地，所述第八NMOS管的漏端与所述第二PMOS管的漏端相连，所述第八NMOS管的漏端和所述第二PMOS管的漏端输出所述第六时钟信号。

可选地，所述第五NMOS管和所述第六NMOS管为低阈值高压NMOS管。

可选地，所述第一PMOS管和所述第二PMOS管为高压PMOS管。

可选地，所述第七NMOS管和所述第八NMOS管为高压NMOS管。

可选地，所述时钟信号产生模块还包括：第一驱动模块，所述第一驱动模块的输入端接收所述第三时钟信号，所述第一驱动模块的电源端与所述电源相连，所述第一驱动模块的输出端与所述第四电容和所述第七NMOS管的栅端相连；第二驱动模块，所述第二驱动模块的输入端接收所述第四时钟信号，所述第二驱动模块的电源端与所述电源相连，所述第二驱动模块的输出端与所述第三电容和所述第八NMOS管的栅端相连。

可选地，所述第一驱动模块包括：第一反相器，所述第一反相器的电源端与所述电源相连，所述第一反相器的输入端接收所述第三时钟信号，所述第一反相器对所述第三时钟信号进行反相处理；第二反相器，所述第二反相器的电源端与所述电源相连，所述第二反相器的输入端接收反相处理后的第三时钟信号，所述第二反相器对所述反相处理后的第三时钟信号进行反相处理，所述第二反相器的输出端作为所述第一驱动模块的输出端。

可选地，所述第二驱动模块包括：第三反相器，所述第三反相器的电源端与所述电源相连，所述第三反相器的输入端接收所述第四时钟信号，所述第三反相器对所述第四时钟信号进行反相处理；第四反相器，所述第四反相器的电源端与所述电源相连，所述第四反相器的输入端接收反相处理后的第四时钟信号，所述第四反相器对所述反相处理后的第四时钟信号进行反相处理，所述第四反相器的输出端作为所述第二驱动模块的输出端。

可选地，所述电荷泵还包括：第三驱动模块，所述第三驱动模块的输入端接收所述第一时钟信号，所述第三驱动模块的电源端与电源相连，所述第三驱动模块的输出端与所述第一电容的一端相连；第四驱动模块，所述第四驱动模块的输入端接收所述第二时钟信号，所述第四驱动模块的电源端与所述电源相连，所述第四驱动模块的输出端与所述第二电容的一端相连。

为了解决上述问题，本发明实施例还公开了一种电荷泵电路，包括所述的电荷泵。

本发明实施例包括以下优点：通过第一电容的一端接收第一时钟信号，第二电容的一端接收第二时钟信号，时钟信号产生模块对第三时钟信号和第四时钟信号进行升压，以生成对应第五时钟信号和第六时钟信号，其中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号互不交叠，并设置第三NMOS管的栅端接收第六时钟信号，第四NMOS管的栅端接收第五时钟信号。这样，可以避免第三NMOS管在第一节点电压低于电荷泵所需输出电压时导通，以及避免第四NMOS管在第二节点电压低于电荷泵所需输出电压时导通，可以有效减小电荷泵输出电压的纹波。

附图说明

图1是传统4V电荷泵电路的设计架构示意图；

图2是本发明的一种电荷泵实施例的结构示意图；

图3是本发明的一种电荷泵实施例中信号的波形示意图；

图4是本发明的一种电荷泵实施例中时钟信号产生模块的结构示意图；

图5是本发明的一种电荷泵实施例中信号产生电路的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参照图2，其示出了本发明的一种电荷泵实施例的结构示意图，具体可以包括：第一电容C1和第二电容C2，第一电容C1的一端接收第一时钟信号CLK1，第二电容C2的一端接收第二时钟信号CLK2；时钟信号产生模块1，时钟信号产生模块1对第三时钟信号CLK3和第四时钟信号CLK4进行升压，以对应生成第五时钟信号CLK5和第六时钟信号CLK6；参照图3，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4互不交叠；第一NMOS管N1和第二NMOS管N2，第一NMOS管N1的漏端和第二NMOS管N2的漏端分别与电荷泵的输入电压提供端相连，输入电压提供端提供输入电压Vin；第三NMOS管N3，第三NMOS管N3的漏端与第一NMOS管N1的源端相连，第三NMOS管N3的栅端接收第六时钟信号CLK6，第三NMOS管N3的漏端与第一NMOS管N1的源端之间具有第一节点na1，第一节点na1分别与第一电容C1的另一端和第二NMOS管N2的栅端相连；第四NMOS管N4，第四NMOS管N4的漏端与第二NMOS管N2的源端相连，第四NMOS管N4的栅端接收第五时钟信号CLK5，第四NMOS管N4的漏端与第二NMOS管N2的源端之间具有第二节点na2，第二节点na2分别与第二电容C2的另一端和第一NMOS管N1的栅端相连，第四NMOS管N4的源端与第三NMOS管N3的源端作为电荷泵的输出端。

其中，图2中电荷泵通过第一电容C1、第二电容C2的高通特性，不断的对第一节点na1和第二节点na2充电，以使电荷泵的输出端维持在所需输出的高电压。

这样，可以避免第三NMOS管在第一节点电压低于电荷泵所需输出电压时导通，以及避免第四NMOS管在第二节点电压低于电荷泵所需输出电压时导通。另外，由于第三时钟信号CLK3和第四时钟信号CLK4互不交叠，则第五时钟信号CLK5和第六时钟信号CLK6也互不交叠，因此，第三NMOS管和第四NMOS管不会同时导通，可以有效减小电荷泵输出电压的纹波。

可选地，参照图4，时钟信号产生模块1可以包括：第五NMOS管N5，第五NMOS管N5的漏端与电源相连，电源提供电压VCC；第六NMOS管N6，第六NMOS管N6的漏端与电源相连；第三电容C3，第三电容C3的一端接收第四时钟信号CLK4；第一PMOS管P1，第一PMOS管P1的源端与第五NMOS管N5的源端相连，第一PMOS管P1的源端与第五NMOS管N5的源端之间具有第三节点na3，第三节点na3与第三电容C3的另一端相连；第四电容C4，第四电容C4的一端接收第三时钟信号CLK3；第二PMOS管P2，第二PMOS管P2的栅端与第三节点na3相连，第二PMOS管P2的源端与第六NMOS管N6的源端相连，第二PMOS管P2的源端与第六NMOS管N6的源端之间具有第四节点na4，第四节点na4分别与第四电容C4的另一端和第一PMOS管P1的栅端相连；第七NMOS管N7，第七NMOS管N7的栅端接收第三时钟信号CLK3，第七NMOS管N7的源端接地，第七NMOS管N7的漏端与第一PMOS管P1的漏端相连，第七NMOS管N7的漏端和第一PMOS管P1的漏端输出第五时钟信号CLK5；第八NMOS管N8，第八NMOS管N8的栅端接收第四时钟信号CLK4，第八NMOS管N8的源端接地，第八NMOS管N8的漏端与第二PMOS管P2的漏端相连，第八NMOS管N8的漏端和第二PMOS管P2的漏端输出第六时钟信号CLK6。其中，输入电压Vin可以等于电源电压VCC。

具体地，当第三时钟信号CLK3由高电平到低电平变化时，第四时钟信号CLK4由低电平到高电平变化。根据电容两端电压不能突变的特性可知，第一PMOS管P1的源端电压升高，第一PMOS管P1的栅端电压降低，所以第一PMOS管P1导通，第二PMOS管P2关断，同时第七NMOS管N7关断，第八NMOS管N8导通。此时，最终第六时钟信号CLK6的电压从2*VCC降到0，VCC为电源电压，而第五时钟信号CLK5的电压从0升高到2*VCC。

当第三时钟信号CLK3由低电平到高电平变化时，第四时钟信号CLK4由高电平到低电平变化。根据电容两端电压不能突变的特性可知，第二PMOS管P2的源端电压升高，第二PMOS管P2的栅端电压降低，所以第二PMOS管P2导通，第一PMOS管P1关断，同时第八NMOS管N8关断，第七NMOS管N7导通。此时，最终第五时钟信号CLK5的电压从2*VCC降到0，VCC为电源电压，而第六时钟信号CLK6的电压从0升高到2*VCC。

可选地，第五NMOS管N5和第六NMOS管N6可以为低阈值高压NMOS管。可选地，第一PMOS管P1和第二PMOS管P2可以为高压PMOS管。可选地，第七NMOS管N7和第八NMOS管N8可以为高压NMOS管。

可选地，参照图4，时钟信号产生模块1还可以包括：第一驱动模块11，第一驱动模块11的输入端接收第三时钟信号CLK3，第一驱动模块11的输出端输出第七时钟信号CLK_D，第一驱动模块11的电源端与电源相连，第一驱动模块11的输出端与第四电容C4和第七NMOS管N7的栅端相连，第一驱动模块11用于减少第三时钟信号CLK3的输出电阻；第二驱动模块12，第二驱动模块12的输入端接收第四时钟信号CLK4，第二驱动模块12的输出端输出第八时钟信号CLK_B_D，第二驱动模块12的电源端与电源相连，第二驱动模块12的输出端与第三电容C3和第八NMOS管N8的栅端相连，第二驱动模块12用于减少第四时钟信号CLK4的输出电阻。

可选地，参照图4，第一驱动模块11可以包括：第一反相器F1，第一反相器F1的电源端与电源相连，第一反相器F1的输入端接收第三时钟信号CLK3，第一反相器F1对第三时钟信号CLK3进行反相处理；第二反相器F2，第二反相器F2的电源端与电源相连，第二反相器F2的输入端接收反相处理后的第三时钟信号CLK3，第二反相器F2对反相处理后的第三时钟信号CLK3进行反相处理，第二反相器F2的输出端作为第一驱动模块11的输出端输出第七时钟信号CLK_D。其中，第一反相器F1、第二反相器F2可以相同或不相同。

可选地，参照图4，第二驱动模块12可以包括：第三反相器F3，第三反相器F3的电源端与电源相连，第三反相器F3的输入端接收第四时钟信号CLK4，第三反相器F3对第四时钟信号CLK4进行反相处理；第四反相器F4，第四反相器F4的电源端与电源相连，第四反相器F4的输入端接收反相处理后的第四时钟信号CLK4，第四反相器F4对反相处理后的第四时钟信号CLK4进行反相处理，第四反相器F4的输出端作为第二驱动模块12的输出端输出第八时钟信号CLK_B_D。其中，第三反相器F3、第四反相器F4可以相同或不相同。

可选地，参照图2，电荷泵还可以包括：第三驱动模块2，第三驱动模块2的输入端接收第一时钟信号CLK1，第三驱动模块2的电源端与电源相连，第三驱动模块2的输出端与第一电容C1的一端相连，第三驱动模块2用于减少第一时钟信号CLK1的输出电阻；第四驱动模块3，第四驱动模块3的输入端接收第二时钟信号CLK2，第四驱动模块3的电源端与电源相连，第四驱动模块3的输出端与第二电容C2的一端相连，第四驱动模块3用于减少第二时钟信号CLK2的输出电阻。

可选地，参照图2，第三驱动模块2可以包括：第五反相器F5，第五反相器F5的电源端与电源相连，第五反相器F5的输入端接收第一时钟信号CLK1，第五反相器F5对第一时钟信号CLK1进行反相处理；第六反相器F6，第六反相器F6的电源端与电源相连，第六反相器F6的输入端接收反相处理后的第一时钟信号CLK1，第六反相器F6对反相处理后的第一时钟信号CLK1进行反相处理，第六反相器F6的输出端作为第三驱动模块2的输出端。其中，第五反相器F5、第六反相器F6可以相同或不相同。

可选地，参照图2，第四驱动模块3可以包括：第七反相器F7，第七反相器F7的电源端与电源相连，第七反相器F7的输入端接收第二时钟信号CLK2，第七反相器F7对第二时钟信号CLK2进行反相处理；第八反相器F8，第八反相器F8的电源端与电源相连，第八反相器F8的输入端接收反相处理后的第二时钟信号CLK2，第八反相器F8对反相处理后的第二时钟信号CLK2进行反相处理，第八反相器F8的输出端作为第四驱动模块3的输出端。其中，第七反相器F7、第八反相器F8可以相同或不相同。

可选地，产生第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的电路可以如图5所示，该电路包括：第一或非门AN1，第一或非门AN1的第一输入端接收电荷泵的输入时钟CLK。2N个依次连接的第九反相器F9，2N个依次连接的第九反相器F9的输入端与第一或非门AN1的输出端相连。2M+1个依次连接的第十反相器F10，2M+1个依次连接的第十反相器F10的输入端与2N个依次连接的第九反相器F9的输出端相连，2M+1个依次连接的第十反相器F10的输出端输出第一时钟信号CLK1。第十一反相器F11，第十一反相器F11的输入端接收电荷泵的输入时钟CLK。第二或非门AN2，第二或非门AN2的第一输入端与2N个依次连接的第九反相器F9的输出端相连，第二或非门AN2的第二输入端与第十一反相器F11的输出端相连。2P个依次连接的第十二反相器F12，2P个依次连接的第十二反相器F12的输入端与第二或非门AN2的输出端相连，2P个依次连接的第十二反相器F12的输出端与第一或非门AN1的第二输入端相连。2Q+1个依次连接的第十三反相器F13，2Q+1个依次连接的第十三反相器F13的输入端与2P个依次连接的第十二反相器F12的输出端相连，2Q+1个依次连接的第十三反相器F13中第一个反相器的输出端输出第三时钟信号CLK3。第一或门A1，第一或门A1的第一输入端与2Q+1个依次连接的第十三反相器F13的输出端相连，第一或门A1的第二输入端与第十一反相器F11的输出端相连，第一或门A1的输出端输出第二时钟信号CLK2。第二或门A2，第二或门A2的第一输入端与第一或门A1的输出端相连，第二或门A2的第二输入端与第十一反相器F11的输出端相连，第二或门A2的输出端输出第四时钟信号CLK4。其中，N、M、P、Q为大于0的整数，N、M、P、Q可以相等、部分相等或全不相等。图5中，N、M、P、Q为1。其中，第九反相器F9、第十反相器F10、第十一反相器F11、第十二反相器F12、第十三反相器F13可以相同或不相同。第一或非门AN1、第二或非门AN2可以相同或不相同。第一或门A1、第二或门A2可以相同或不相同。

本发明实施例的电荷泵包括以下优点：通过第一电容的一端接收第一时钟信号，第二电容的一端接收第二时钟信号，时钟信号产生模块对第三时钟信号和第四时钟信号进行升压，以生成第五时钟信号和第六时钟信号，其中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号互不交叠，并设置第三NMOS管的栅端接收第五时钟信号，第四NMOS管的栅端接收第六时钟信号。这样，可以避免第三NMOS管在第一节点电压低于电荷泵所需输出电压时导通，以及避免第四NMOS管在第二节点电压低于电荷泵所需输出电压时导通，可以有效减小电荷泵输出电压的纹波。

本发明实施例还公开了一种电荷泵电路，该电荷泵电路可以包括上述的电荷泵。

本发明实施例的电荷泵电路包括以下优点：通过设置电荷泵中第一电容的一端接收第一时钟信号，第二电容的一端接收第二时钟信号，时钟信号产生模块对第三时钟信号和第四时钟信号进行升压，以生成第五时钟信号和第六时钟信号，其中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号互不交叠，并设置第三NMOS管的栅端接收第五时钟信号，第四NMOS管的栅端接收第六时钟信号。这样，可以避免电荷泵中第三NMOS管在第一节点电压低于电荷泵所需输出电压时导通，以及避免第四NMOS管在第二节点电压低于电荷泵所需输出电压时导通，可以有效减小电荷泵输出电压的纹波。

对于电荷泵电路实施例而言，由于其包括电荷泵，所以描述的比较简单，相关之处参见电荷泵实施例的部分说明即可。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种电荷泵和一种电荷泵电路，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种电荷泵，其特征在于，包括：

第一电容和第二电容，所述第一电容的一端接收第一时钟信号，所述第二电容的一端接收第二时钟信号；

时钟信号产生模块，所述时钟信号产生模块对第三时钟信号和第四时钟信号进行升压，以对应生成第五时钟信号和第六时钟信号；所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号互不交叠；

第一NMOS管和第二NMOS管，所述第一NMOS管的漏端和所述第二NMOS管的漏端分别与电荷泵的输入电压提供端相连；

第三NMOS管，所述第三NMOS管的漏端与所述第一NMOS管的源端相连，所述第三NMOS管的栅端接收所述第六时钟信号，所述第三NMOS管的漏端与所述第一NMOS管的源端之间具有第一节点，所述第一节点分别与所述第一电容的另一端和所述第二NMOS管的栅端相连；

第四NMOS管，所述第四NMOS管的漏端与所述第二NMOS管的源端相连，所述第四NMOS管的栅端接收所述第五时钟信号，所述第四NMOS管的漏端与所述第二NMOS管的源端之间具有第二节点，所述第二节点分别与所述第二电容的另一端和所述第一NMOS管的栅端相连，所述第四NMOS管的源端与所述第三NMOS管的源端作为所述电荷泵的输出端。

2.根据权利要求1所述的电荷泵，其特征在于，所述时钟信号产生模块包括：

第五NMOS管，所述第五NMOS管的漏端与电源相连；

第六NMOS管，所述第六NMOS管的漏端与所述电源相连；

第三电容，所述第三电容的一端接收所述第四时钟信号；

第一PMOS管，所述第一PMOS管的源端与所述第五NMOS管的源端相连，所述第一PMOS管的源端与所述第五NMOS管的源端之间具有第三节点，所述第三节点与所述第三电容的另一端相连；

第四电容，所述第四电容的一端接收所述第三时钟信号；

第二PMOS管，所述第二PMOS管的栅端与所述第三节点相连，所述第二PMOS管的源端与所述第六NMOS管的源端相连，所述第二PMOS管的源端与所述第六NMOS管的源端之间具有第四节点，所述第四节点分别与所述第四电容的另一端和所述第一PMOS管的栅端相连；

第七NMOS管，所述第七NMOS管的栅端接收所述第三时钟信号，所述第七NMOS管的源端接地，所述第七NMOS管的漏端与所述第一PMOS管的漏端相连，所述第七NMOS管的漏端和所述第一PMOS管的漏端输出所述第五时钟信号；

第八NMOS管，所述第八NMOS管的栅端接收所述第四时钟信号，所述第八NMOS管的源端接地，所述第八NMOS管的漏端与所述第二PMOS管的漏端相连，所述第八NMOS管的漏端和所述第二PMOS管的漏端输出所述第六时钟信号。

3.根据权利要求2所述的电荷泵，其特征在于，所述第五NMOS管和所述第六NMOS管为低阈值高压NMOS管。

4.根据权利要求2所述的电荷泵，其特征在于，所述第一PMOS管和所述第二PMOS管为高压PMOS管。

5.根据权利要求2所述的电荷泵，其特征在于，所述第七NMOS管和所述第八NMOS管为高压NMOS管。

6.根据权利要求2所述的电荷泵，其特征在于，所述时钟信号产生模块还包括：

第一驱动模块，所述第一驱动模块的输入端接收所述第三时钟信号，所述第一驱动模块的电源端与所述电源相连，所述第一驱动模块的输出端与所述第四电容和所述第七NMOS管的栅端相连；

第二驱动模块，所述第二驱动模块的输入端接收所述第四时钟信号，所述第二驱动模块的电源端与所述电源相连，所述第二驱动模块的输出端与所述第三电容和所述第八NMOS管的栅端相连。

7.根据权利要求6所述的电荷泵，其特征在于，所述第一驱动模块包括：

第一反相器，所述第一反相器的电源端与所述电源相连，所述第一反相器的输入端接收所述第三时钟信号，所述第一反相器对所述第三时钟信号进行反相处理；

第二反相器，所述第二反相器的电源端与所述电源相连，所述第二反相器的输入端接收反相处理后的第三时钟信号，所述第二反相器对所述反相处理后的第三时钟信号进行反相处理，所述第二反相器的输出端作为所述第一驱动模块的输出端。

8.根据权利要求6所述的电荷泵，其特征在于，所述第二驱动模块包括：

第三反相器，所述第三反相器的电源端与所述电源相连，所述第三反相器的输入端接收所述第四时钟信号，所述第三反相器对所述第四时钟信号进行反相处理；

第四反相器，所述第四反相器的电源端与所述电源相连，所述第四反相器的输入端接收反相处理后的第四时钟信号，所述第四反相器对所述反相处理后的第四时钟信号进行反相处理，所述第四反相器的输出端作为所述第二驱动模块的输出端。

9.根据权利要求1所述的电荷泵，其特征在于，还包括：

第三驱动模块，所述第三驱动模块的输入端接收所述第一时钟信号，所述第三驱动模块的电源端与电源相连，所述第三驱动模块的输出端与所述第一电容的一端相连；

第四驱动模块，所述第四驱动模块的输入端接收所述第二时钟信号，所述第四驱动模块的电源端与所述电源相连，所述第四驱动模块的输出端与所述第二电容的一端相连。

10.一种电荷泵电路，其特征在于，包括根据权利要求1-8中任一项所述的电荷泵。