JP5198163B2 - 昇圧回路 - Google Patents

Description

本発明は、低入力電圧でも動作可能な昇圧回路に関するものである。

図２は、従来の昇圧回路の構成図である。
この昇圧回路は、例えばＬＣＤ（液晶表示装置）のドライバＩＣで使用されるもので、図２（ａ）に示したものは、電源電圧ＶＤＤのロジック回路で生成されるクロック信号ＣＫ１〜ＣＫ４に従ってトランジスタをオンオフ制御し、キャパシタに順次電荷を蓄積することによって入力電圧ＶＩＮを４倍に昇圧して出力電圧ＶＯＵＴを生成するチャージポンプ型のものである。

この昇圧回路は、入力ノードＮＩに与えられる入力電圧ＶＩＮをクロック信号ＣＫ１，ＣＫ２でオンオフさせてキャパシタに与える入力側のスイッチ群と、このキャパシタに蓄積された電荷をクロック信号ＣＫ３，ＣＫ４でオンオフさせて転送し、出力電圧ＶＯＵＴとして出力する出力側のスイッチ群を有している。

入力側のスイッチ群には、電源電圧ＶＤＤレベルと接地電圧レベルとが周期的に繰り返されるクロック信号ＣＫ１，ＣＫ２がバッファまたはインバータを介して与えられるようになっているが、出力側のスイッチ群には、電源電圧ＶＤＤレベルと接地電圧レベルとが周期的に繰り返されるクロック信号ＣＫ３，ＣＫ４がレベルシフタ９０Ａ，９０Ｂによって出力電圧ＶＯＵＴレベルと接地電圧レベルとが周期的に繰り返されるクロック信号ＣＫ３Ｓ，ＣＫ４Ｓにレベルシフトして与えられるようになっている。

レベルシフタ９０Ａは、電源電圧ＶＤＤで動作する縦続接続されたインバータ９１，９２を有し、このインバータ９１にクロック信号ＣＫ３が与えられるようになっている。インバータ９１，９２の出力側はそれぞれＮチャネルＭＯＳトランジスタ(以下、「ＮＭＯＳ」という)９３，９４のゲートに接続され、これらのＮＭＯＳ９３，９４のソースは接地電位ＧＮＤに接続されている。

また、ＮＭＯＳ９３，９４のドレインは、それぞれＰチャネルＭＯＳトランジスタ(以下、「ＰＭＯＳ」という)９５，９６を介して出力電圧ＶＯＵＴが出力される出力ノードＮＯに接続されると共に、それぞれＰＭＯＳ９６，９５のゲートに接続されている。そして、ＮＭＯＳ９３のドレインがインバータ９７の入力側に接続され、このインバータ９７からレベルシフトされたクロック信号ＣＫ３Ｓが出力されるようになっている。

レベルシフタ９０Ｂは、電源電圧ＶＤＤレベルのクロック信号ＣＫ４を、出力電圧ＶＯＵＴレベルのクロック信号ＣＫ４Ｓにレベルシフトするもので、その構成はレベルシフタ９０Ａと同じである。

この昇圧回路では、クロック信号ＣＫ１〜Ｃｋ４は、低電圧系の電源電圧ＶＤＤ（例えば、３．０Ｖ）のロジック回路で生成されて与えられるようになっており、入力電圧ＶＩＮとして外部から１．４〜３．０Ｖが入力されると、出力電圧ＶＯＵＴは入力電圧ＶＩＮの４倍、即ち、５．６〜１２．０Ｖとなる。

図２(ａ)において、クロック信号ＣＫ３，ＣＫ４は、出力電圧ＶＯＵＴを電源とするレベルシフタ９０Ａ，９０Ｂを通って、それぞれ振幅がＶＯＵＴのクロック信号ＣＫ３Ｓ，ＣＫ４Ｓにレベル変換される。このため、レベルシフタ９０Ａ，９０Ｂ内部のＮＭＯＳ９３，９４とＰＭＯＳ９５，９６及びインバータ９７には、７Ｖ以上の電圧が印加されることがあるため、高耐圧系のトランジスタが用いられる。また、レベルシフタ９０Ａ，９０Ｂ以降の回路（出力側のスイッチ群と、このスイッチ群を制御するためのインバータやバッファ）にも、７Ｖ以上の電圧が印加されることがあるため、高耐圧系のトランジスタが用いられる。

しかし、４倍昇圧のような多段昇圧回路では、入力電圧ＶＩＮが３．０Ｖの場合、出力電圧ＶＯＵＴは１２．０Ｖと高電圧になる。このため、レベルシフタでの消費電流を抑制することを目的として、図２(ｂ)に示すように、ＰＭＯＳ９５，９６のソースと出力電圧ＶＯＵＴが出力される出力ノードＮＯの間に、それぞれ長さが２０〜３０μｍのゲートを接地電位ＧＮＤに接続したＰＭＯＳ９８，９９を挿入する場合がある。このようなＰＭＯＳ９８，９９を挿入することで、これらＰＭＯＳトランジスタのオン抵抗をＭΩオーダーとなるようにして、レベルシフタでの消費電流を抑制することができるものである。

特開２００１−２８５３３号公報 特開２００２−１９０７３０号公報 特開２００２−３０５８７１号公報 「携帯型機器にチャージ・ポンプ型高効率で低雑音の電源回路を開発」日経エレクトロニクス、２００３．９．２９

前記昇圧回路において、入力電圧ＶＩＮが例えば１．４Ｖの低電圧である場合、入力側のスイッチ群のトランジスタや、バッファ及びインバータの制御部は低耐圧トランジスタで構成されているので、トランジスタの閾値電圧は低く、電源電圧ＶＤＤも３．０Ｖと相対的に高いので、問題なく動作する。しかし、レベルシフタ９０内のトランジスタや出力側のスイッチ群のトランジスタ、制御部のバッファやインバータは高耐圧トランジスタで構成されているので、トランジスタの閾値電圧は低耐圧トランジスタに比べて高い。このため、昇圧回路の入力電圧ＶＩＮが１．４Ｖの低電圧の場合、動作開始時におけるレベルシフタ９０にはダイオードを介して出力端子ＮＯに供給される入力電圧相当の１．４Ｖの出力電圧ＶＯＵＴが供給されることになり、このレベルシフタ９０内のトランジスタの閾値電圧が高く、かつその値がばらついた場合、トランジスタは弱反転領域での動作となり、確実な動作が行われないおそれが有るという課題があった。

また、図２(ｂ)のレベルシフタでは、ＰＭＯＳ９８，９９のオン抵抗がＭΩオーダーとなるので、電流出力能力が数ｎＡ程度しかない。このため、次段のインバータ９７の入力容量を充電するために時間が掛かり、クロック信号ＣＫ３，ＣＫ４の周波数が１０ｋＨｚ程度までに制限され、所望の出力電圧ＶＯＵＴを得るまでに時間が掛かるという課題があった。

本発明は、入力電圧ＶＩＮが低い場合でもレベルシフタを構成するトランジスタの閾値のばらつきの影響を低減して動作するようにし、かつ、出力電圧ＶＯＵＴの立ち上がりが速く、所望の出力電圧に達した後はレベルシフタによる消費電力を抑制することができる昇圧回路を提供することを目的としている。

本発明は、入力電圧を電源電圧よりも高いレベルに昇圧し、該昇圧した電圧を出力電圧として出力する昇圧回路であって、第１の制御信号に従ってオンオフ制御して、前記入力電圧を複数の第１の内部ノードに出力する入力側スイッチ群と、前記第１の内部ノードとこれに対応する第２の内部ノードとの間に接続された電荷蓄積用のキャパシタと、第２の制御信号を前記出力電圧に応じたレベルの第３の制御信号にレベルシフトするレベルシフト部と、前記第３の制御信号に従って前記第２の内部ノード間をオンオフ制御して該第２の内部ノードの電圧を出力ノードへ伝達し、該出力ノードから前記出力電圧を出力する出力側スイッチ群とを備え、前記レベルシフト部は、前記出力電圧が所定の電圧に達するまでは低電圧動作を行い、該出力電圧が該所定の電圧に達した後は低消費電流動作となるように構成したことを特徴としている。

本発明では、第２の制御信号を出力電圧に応じたレベルの第３の制御信号にレベルシフトするレベルシフト部を、出力電圧が所定の電圧に達するまでは低電圧動作を行い、この出力電圧が所定の電圧に達した後は低消費電流動作となるように構成している。これにより、昇圧用の入力電圧が低い場合でも、レベルシフタを構成するトランジスタの閾値のばらつきの影響を抑制して動作するようにし、かつ、出力電圧の立ち上がりが速く、所望の出力電圧に達した後はレベルシフタによる消費電力を抑制することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す昇圧回路の構成図である。
この昇圧回路は、入力電圧ＶＩＮ（例えば、１．４〜３．０Ｖ）を４倍に昇圧して出力電圧ＶＯＵＴ（例えば、５．６〜１２．０Ｖ）を生成するもので、電源電圧ＶＤＤ（例えば、３．０Ｖ）のロジック回路で生成されるクロック信号ＣＫ１〜ＣＫ４に従ってトランジスタをオンオフ制御してキャパシタに順次電荷を蓄積して昇圧動作を行うチャージポンプ型のものである。

この昇圧回路は、入力電圧ＶＩＮをクロック信号ＣＫ１，ＣＫ２でオンオフさせてキャパシタに与える入力側のスイッチ群と、このキャパシタに蓄積された電荷をクロック信号ＣＫ３，ＣＫ４でオンオフさせて転送し、出力電圧ＶＯＵＴとして出力する出力側のスイッチ群を有している。

入力側のスイッチ群は、入力電圧ＶＩＮが与えられる入力ノードＮＩと内部ノードＮ１の間に接続されたＰＭＯＳ１ａ及び内部ノードＮ１と接地電位ＧＮＤの間に接続されたＮＭＯＳ２ａからなる第１のスイッチ回路と、入力ノードＮＩと内部ノードＮ２の間に接続されたＰＭＯＳ１ｂ及び内部ノードＮ２と接地電位ＧＮＤの間に接続されたＮＭＯＳ２ｂからなる第２のスイッチ回路と、入力ノードＮＩと内部ノードＮ３の間に接続されたＰＭＯＳ１ｃ及び内部ノードＮ３と接地電位ＧＮＤの間に接続されたＮＭＯＳ２ｃからなる第３のスイッチ回路で構成されている。

ＰＭＯＳ１ａ，１ｃのゲートには、図示しないロジック回路からそれぞれバッファ３ａ，３ｃを介してクロック信号ＣＫ１が与えられ、ＰＭＯＳ１ｂのゲートには、インバータ５ａを介してクロック信号ＣＫ２が与えられるようになっている。また、ＮＭＯＳ２ａ，２ｃのゲートには、それぞれバッファ４ａ，４ｃを介してクロック信号ＣＫ２が与えられ、ＮＭＯＳ２ｂのゲートには、インバータ６ｂを介してクロック信号ＣＫ１が与えられるようになっている。なお、これらのバッファ３ａ，３ｃ，４ａ，４ｃやインバータ５ｂ，６ｂは、電源電圧ＶＤＤが供給されて動作するようになっている。

内部ノードＮ１，Ｎ２，Ｎ３は、それぞれキャパシタ７ａ，７ｂ，７ｃを介して、出力側のスイッチ群の内部ノードＮ４，Ｎ５，Ｎ６に接続されている。また、入力ノードＮＩにはダイオード８のカソードが接続され、このダイオード８のアノードが出力ノードＮＯに接続されている。更に、この出力ノードＮＯと接地電位ＧＮＤの間には、転送された電荷を蓄積して出力電圧ＶＯＵＴを保持するためのキャパシタ７ｄが接続されている。

入力ノードＮＩと内部ノードＮ４の間にはＰＭＯＳ９ａとＮＭＯＳ１０ａが並列に接続され、内部ノードＮ４と内部ノードＮ５の間にはＰＭＯＳ９ｂとＮＭＯＳ１０ｂが並列に接続され、内部ノードＮ５と内部ノードＮ６の間にはＰＭＯＳ９ｃとＮＭＯＳ１０ｃが並列に接続され、内部ノードＮ６と出力電圧ＶＯＵＴが出力される出力ノードＮＯの間にはＰＭＯＳ９ｄが接続されている。これらのＰＭＯＳ９ａ〜９ｄのバルクは出力ノードＮＯに接続され、ＮＭＯＳ１０ａ〜１０ｃのバルクは接地電位ＧＮＤに接続されている。

ＰＭＯＳ９ｂ，９ｄのゲートには、レベルシフト部２０Ａでシフトされたクロック信号ＣＫ３Ｓが、それぞれインバータ１１ｂ，１１ｄを介して与えられ、ＰＭＯＳ９ａ，９ｃのゲートには、レベルシフト部２０Ｂでシフトされたクロック信号ＣＫ４Ｓが、それぞれインバータ１１ａ，１１ｃを介して与えられている。また、ＮＭＯＳ１０ａ，１０ｃのゲートには、クロック信号ＣＫ４Ｓがそれぞれバッファ１２ａ，１２ｃを介して与えられ、ＮＭＯＳ１０ｂのゲートには、クロック信号ＣＫ３Ｓがバッファ１２ｂを介して与えられている。なお、これらのインバータ１１ａ〜１１ｄやバッファ１２ａ〜１２ｃは、出力電圧ＶＯＵＴが供給されて動作するようになっている。

レベルシフト部２０Ａは、電源電圧ＶＤＤレベルのクロック信号ＣＫ３を、出力電圧ＶＯＵＴレベルのクロック信号ＣＫ３Ｓにレベルシフトするもので、２種類のレベルシフタ３０，４０と、クロック信号ＣＫ３を制御信号ＣＯＮに従ってレベルシフタ３０またはレベルシフタ４０に切り替えて与えるスイッチ５１と、レベルシフト部２０Ａの出力となる信号を出力する出力部として、これらのレベルシフタ３０，４０の出力信号の論理和を反転してクロック信号ＣＫ３Ｓとして出力する否定的論理和ゲート（以下、「ＮＯＲ」という）５４を備えている。なお、このＮＯＲ５４は、出力電圧ＶＯＵＴが供給されて動作するものである。

レベルシフタ３０は、スイッチ５１からクロック信号ＣＫ３が与えられ、電源電圧ＶＤＤで動作する縦続接続されたインバータ３１，３２を有している。インバータ３１，３２の出力側はそれぞれＮＭＯＳ３３，３４のゲートに接続され、これらのＮＭＯＳ３３，３４のソースは接地電位ＧＮＤに接続されている。また、ＮＭＯＳ３３，３４のドレインは、それぞれＰＭＯＳ３５，３６を介して出力ノードＮＯに接続されると共に、それぞれＰＭＯＳ３６，３５のゲートに接続されている。そして、ＮＭＯＳ３３のドレインがＮＯＲ５４の一方の入力側に接続されている。

レベルシフタ４０は、スイッチ５１からクロック信号ＣＫ３が与えられ、電源電圧ＶＤＤで動作する縦続接続されたインバータ４１，４２を有している。インバータ４１，４２の出力側はそれぞれＮＭＯＳ４３，４４のゲートに接続され、これらのＮＭＯＳ４３，４４のソースは接地電位ＧＮＤに接続されている。また、ＮＭＯＳ４３のドレインは、直列接続されたＰＭＯＳ４５，４６を介して出力ノードＮＯに接続され、ＮＭＯＳ４４のドレインは、直列接続されたＰＭＯＳ４７，４８を介して出力ノードＮＯに接続されている。

ＰＭＯＳ４６，４８のゲートは接地電位ＧＮＤに接続され、ＰＭＯＳ４５，４７のゲートはそれぞれＰＭＯＳ４４，４３のドレインに接続され、このＰＭＯＳ４３のドレインがＮＯＲ５４の他方の入力側に接続されている。なお、ＰＭＯＳ４６，４８は、それぞれゲート長が２０〜３０μｍで、オン抵抗がＭΩオーダーとなるように設定されている。また、レベルシフタ３０，４０の入力側には、それぞれプルダウン用の抵抗５２，５３が接続され、スイッチ５１で選択されていない時はロウレベルの信号が与えられるようになっている。

レベルシフト部２０Ｂは、電源電圧ＶＤＤレベルのクロック信号ＣＫ４を、出力電圧ＶＯＵＴレベルのクロック信号ＣＫ４Ｓにレベルシフトするもので、その構成はレベルシフト部２０Ａと同じである。

更に、この昇圧回路は、レベルシフト部２０Ａ，２０Ｂに与える制御信号ＣＯＮを生成するためのカウンタ５５を有している。カウンタ５５は、リセット信号ＲＳＴが解除されて動作が開始したときにクロック信号ＣＬＫのカウントを開始し、そのカウント値が一定の値に達した時にレベルシフト部２０Ａ，２０Ｂのスイッチ５１をレベルシフタ３０側からレベルシフタ４０側へ切り替えるための制御信号ＣＯＮを出力するものである。

図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。

リセット信号ＲＳＴが与えられている間（例えば、レベル“Ｌ”の間）、カウンタ５５のカウント値は０となっており、このカウンタ５５から出力される制御信号ＣＯＮはレベルシフト部２０Ａ，２０Ｂのスイッチ５１をレベルシフタ３０側に切り替えるように、例えば、レベル“Ｌ”に設定される。

リセット信号ＲＳＴが解除されると（レベル“Ｌ”からレベル“Ｈ”に変化すると）、図示しないロジック回路からクロック信号ＣＬＫが出力されると共に、カウンタ５５によるこのクロック信号ＣＬＫのカウント動作が開始される。但し、この時点では制御信号ＣＯＮは変化せず、出力電圧ＶＯＵＴが約５．６Ｖに達するまでに必要な時間（例えば、１００ｍｓ）の間、カウンタ５５からは、レベルシフト部２０Ａ，２０Ｂのスイッチ５１をレベルシフタ３０側へ切り替えるための制御信号ＣＯＮ（即ち、レベル“Ｌ”）が出力され続ける。

これにより、昇圧動作用のクロック信号ＣＫ３は、レベルシフト部２０Ａのスイッチ５１を通してレベルシフタ３０に入力される。レベルシフタ３０には、消費電流を制限するトランジスタがなく、ＰＭＯＳ３５，３６はプロセスで決まる基準の最小ゲート長で構成されているので、出力電圧ＶＯＵＴは、初期値としてダイオード８を介して入力電圧相当の電圧である１．４Ｖとなるが、出力電圧ＶＯＵＴが１．４Ｖであっても高耐圧系トランジスタの閾値電圧に近い低い電圧で動作する。一方、レベルシフト部２０Ａのレベルシフタ４０の入力側は抵抗５３によってプルダウンされるので、このレベルシフタ４０の出力信号はレベル“Ｌ”となる。従って、レベルシフト部２０ＡのＮＯＲ５４から、出力電圧ＶＯＵＴのレベルにシフトされたクロック信号ＣＫ３Ｓが出力される。

同様に、昇圧動作用のクロック信号ＣＫ４はレベルシフト部２０Ｂに入力され、このレベルシフト部２０Ｂによって出力電圧ＶＯＵＴのレベルにシフトされたクロック信号ＣＫ４Ｓが出力される。

これにより、電源電圧ＶＤＤレベルのクロック信号ＣＫ１，ＣＫ２によって入力側のスイッチ群がオンオフ制御されると共に、出力電圧ＶＯＵＴレベルにシフトされたクロック信号ＣＫ３Ｓ，ＣＫ４Ｓによって出力側のスイッチ群がオンオフ制御され、出力ノードＮの出力電圧ＶＯＵＴは次第に上昇する。

なお、昇圧動作の詳細は前記特許文献３及び非特許文献１に記載されているが、概要は次の通りである。

クロック信号ＣＫ１，ＣＫ２は、デューティ比がほぼ５０％でほぼ同位相の信号であるが、入力電圧ＶＩＮと接地電位ＧＮＤの間に生ずる貫通電流を抑制するために、クロック信号ＣＫ１がクロック信号ＣＫ２よりも、レベル“Ｈ”となる期間が若干長くなるように設定されている。即ち、クロック信号ＣＫ１がレベル“Ｌ”からレベル“Ｈ”に立ち上がった後、クロック信号ＣＫ２が立ち上がり、このクロック信号ＣＫ２がレベル“Ｈ”から“Ｌ”に立ち下がった後、クロック信号ＣＫ１が立ち下がるようになっている。

これにより、内部ノードＮ１，Ｎ３の電圧は、クロック信号ＣＫ１がレベル“Ｌ”のときに入力電圧ＶＩＮと同じになり、クロック信号ＣＫ２がレベル“Ｈ”のときに接地電位ＧＮＤとなる。一方、内部ノードＮ２の電圧は、クロック信号ＣＫ２がレベル“Ｈ”のときに入力電圧ＶＩＮと同じになり、クロック信号ＣＫ１がレベル“Ｌ”のときに接地電位ＧＮＤとなる。

また、クロック信号ＣＫ３は、クロック信号ＣＫ１とほぼ同位相の信号であるが、出力ノードＮＯと入力ノードＮＩの間の貫通電流を防止するために、レベル“Ｌ”となる期間がクロック信号ＣＫ１よりも短くなるように設定されている。即ち、クロック信号ＣＫ３は、クロック信号ＣＫ１が立ち下がる前に立ち下がり、このクロック信号ＣＫ１が立ち上がった後に立ち上がるようになっている。

クロック信号ＣＫ４は、クロック信号ＣＫ２を反転した信号とほぼ同位相の信号であるが、同様に貫通電流を防止するために、レベル“Ｌ”となる期間がクロック信号ＣＫ２を反転した信号よりも短くなるように設定されている。即ち、クロック信号ＣＫ４は、クロック信号ＣＫ２が立ち上がった後立ち下がり、このクロック信号ＣＫ２が立ち下がる前に立ち上がるようになっている。

このようなクロック信号ＣＫ１〜ＣＫ４により、定常状態では、ＰＭＯＳ９ａとＮＭＯＳ１０ａ、及びＰＭＯＳ９ｃとＮＭＯＳ１０ｃがオンの時、内部ノードＮ４の電圧Ｖ４はＶＩＮ、内部ノードＮ５の電圧Ｖ５は２ＶＩＮ、内部ノードＮ６の電圧Ｖ６は３ＶＩＮとなる。一方、ＰＭＯＳ９ｂとＮＭＯＳ１０ｂ、及びＰＭＯＳ９ｄがオンの時、内部ノードＮ４の電圧Ｖ４は２ＶＩＮ、内部ノードＮ５の電圧Ｖ５は３ＶＩＮ、内部ノードＮ６の電圧Ｖ６は４ＶＩＮとなる。

これにより、定常状態で出力電圧ＶＯＵＴは入力電圧ＶＩＮの４倍となるが、起動当初はキャパシタ７ｄがダイオード８を介して入力電圧ＶＩＮに充電されているので、出力電圧ＶＯＵＴは、入力電圧ＶＩＮを初期値として、クロック信号ＣＫ１〜ＣＫ４に従ってＰＭＯＳ９ｄがオン（即ち、クロック信号ＣＫ３がレベル“Ｌ”）になる毎に段階的に上昇する。出力電圧ＶＯＵＴの上昇速度は、スイッチを構成するトランジスタのオン抵抗、電荷を蓄積するキャパシタの容量、制御用のクロック信号の周波数等によって定まる。

カウンタ５５がカウント動作を開始した後１００ｍｓが経過すると、このカウンタ５５から出力されている制御信号ＣＯＮがレベル“Ｈ”に変化し、レベルシフト部２０Ａ，２０Ｂのスイッチ５１がレベルシフタ３０からレベルシフタ４０側へ切り替えられる。

これにより、昇圧動作用のクロック信号ＣＫ３は、レベルシフト部２０Ａのスイッチ５１を通してレベルシフタ４０に入力される。レベルシフタ４０には、駆動回路に直列に消費電流を制限するトランジスタ（ＰＭＯＳ４６，４８）が挿入されているが、この時点では出力電圧ＶＯＵＴが５．６Ｖ程度まで上昇しているので、問題なく低消費電流での動作が可能である。一方、レベルシフト部２０Ａのレベルシフタ３０の入力側は抵抗５２によってプルダウンされるので、このレベルシフタ３０の出力信号はレベル“Ｌ”となる。従って、レベルシフト部２０ＡのＮＯＲ５４から、出力電圧ＶＯＵＴのレベルにシフトされたクロック信号ＣＫ３Ｓが出力される。

同様に、昇圧動作用のクロック信号ＣＫ４はレベルシフト部２０Ｂに入力され、このレベルシフト部２０Ｂによって出力電圧ＶＯＵＴのレベルにシフトされたクロック信号ＣＫ４Ｓが出力される。これにより、レベルシフト部２０Ａ，２０Ｂは低消費電流モードに移行し、出力電圧ＶＯＵＴが入力電圧ＶＩＮの４倍に達するまで昇圧動作が継続される。そして、所定の電圧まで昇圧された出力電圧ＶＯＵＴで昇圧動作が維持される。

以上のように、この実施例１の昇圧回路は、出力電圧ＶＯＵＴが低い場合（例えば、１．４Ｖ）でも動作可能なレベルシフタ３０と、出力電圧ＶＯＵＴが所定の電圧（例えば、５．６Ｖ）以上の時に低消費電流で動作するレベルシフタ４０を設け、制御信号ＣＯＮに従って出力電圧ＶＯＵＴが所定の電圧に達すると想定される時間までレベルシフタ３０を選択し、その後レベルシフタ４０に切り替えるように構成したレベルシフト部２０Ａ，２０Ｂを有している。これにより、入力電圧ＶＩＮが低い場合でも確実に動作し、かつ、出力電圧ＶＯＵＴの立ち上がりが速く、所望の出力電圧に達した後はレベルシフタによる無駄な消費電力を抑制することができるという利点がある。

なお、電源電圧ＶＤＤ＝３．０Ｖ、出力電圧ＶＯＵＴ＝２０Ｖ、クロック信号ＣＫ１〜ＣＫ４を振幅＝３Ｖｐ−ｐ，周波数＝２００ｋＨｚの矩形波とした場合のレベルシフト部の消費電流をシミュレーションによって計算した結果、周囲温度２５℃において、従来回路では１１．４９μＡに対し、本実施例１の回路では９．３５μＡとなり、１８．６％の消費電流削減効果があることが分かった。

図４は、本発明の実施例２を示すレベルシフト部の構成図である。
このレベルシフト部６０は、図１中のレベルシフト部２０Ａ，２０Ｂに代えて設けられるもので、レベルシフト部２０Ａ，２０Ｂと同様に、電源電圧ＶＤＤレベルのクロック信号ＣＫ３（または、ＣＫ４）を、出力電圧ＶＯＵＴレベルのクロック信号ＣＫ３Ｓ（または、ＣＫ４Ｓ）にレベルシフトするものである。

レベルシフト部６０は、電源電圧ＶＤＤで動作する縦続接続されたインバータ６１，６２を有し、このインバータ６１にクロック信号ＣＫ３（または、ＣＫ４）が与えられている。インバータ６１，６２の出力側はそれぞれＮＭＯＳ６３，６４のゲートに接続され、これらのＮＭＯＳ６３，６４のソースは接地電位ＧＮＤに接続されている。また、ＮＭＯＳ６３のドレインは、直列接続されたＰＭＯＳ６５，６６を介して出力ノードＮＯに接続され、ＮＭＯＳ６４のドレインは、直列接続されたＰＭＯＳ６７，６８を介して出力ノードＮＯに接続されている。

更に、ＰＭＯＳ６６のドレインとソースには、ＰＭＯＳ６９のドレインとソースがそれぞれ接続され、ＰＭＯＳ６８のドレインとソースには、ＰＭＯＳ７０のドレインとソースがそれぞれ接続されている。なお、ＰＭＯＳ６６，６８は、いずれもゲート長が２０〜３０μｍで、オン抵抗がＭΩオーダーとなるように設定されている。一方、ＰＭＯＳ６９，７０のゲート長はプロセスで決まる最小のゲート長に設定され、ゲート幅はオン抵抗が１ｋΩ程度となるように設定されている。

ＰＭＯＳ６６，６８のゲートは接地電位ＧＮＤに接続され、常時オン状態となるように構成されている。一方、ＰＭＯＳ６９，７０のゲートには電圧検出部８０からの検出信号ＤＥＴが与えられるようになっている。また、ＮＭＯＳ６３，６４のドレインは、それぞれＰＭＯＳ６７、６５のゲートに接続されている。そして、ＮＭＯＳ６３のドレインがインバータ７１の入力側に接続され、このインバータ７１からレベルシフトされたクロック信号ＣＫ３Ｓ（または、ＣＫ４Ｓ）が出力されるようになっている。

電圧検出部８０は、出力電圧ＶＯＵＴが所定の電圧に達するまでの間、ＰＭＯＳ６９，７０をオン状態に設定し、この出力電圧ＶＯＵＴが所定の電圧に達した後は、これらのＰＭＯＳ６９，７０をオフ状態に設定するための検出信号ＤＥＴを出力するものである。

この電圧検出部８０は、電源電圧ＶＤＤに基づいて約１．２Ｖの基準電圧を生成するバンドギャップ基準電圧回路等の基準電圧生成回路８１と、出力電圧ＶＯＵＴを分圧して比較電圧を出力する抵抗８２，８３による分圧回路と、基準電圧と比較電圧を比較して検出信号ＤＥＴを出力する比較器（ＣＭＰ）８４で構成されている。

次に動作を説明する。
電圧検出部８０の基準電圧生成回路８１に電源電圧ＶＤＤ（＝３．０Ｖ）が安定して供給されていると、この電圧検出部８０から出力される基準電圧は約１．２Ｖの安定した電圧となる。一方、抵抗８２，８３による分圧回路からは、出力電圧ＶＯＵＴを分圧した電圧が出力される。抵抗８２，８３の抵抗値は、レベルシフト部６０が高い周波数でも問題なく動作するような値、例えば、出力電圧ＶＯＵＴが３．０Ｖ以上になると１．２Ｖ以上の電圧が出力されるような抵抗比に設定されている。

従って、出力電圧ＶＯＵＴが３．０Ｖ以下の時には比較器８４からレベル“Ｌ”の検出信号ＤＥＴが出力され、レベルシフト部６０のＰＭＯＳ６９，７０がオン状態となり、ＮＭＯＳ６３，６４とＰＭＯＳ６５，６７で構成されるレベルシフト部６０の駆動部の電流出力能力が大きくなる。これにより、低電圧・高周波での確実な動作が可能になる。

一方、出力電圧ＶＯＵＴが３．０Ｖを越えると、比較器８４からレベル“Ｈ”の検出信号ＤＥＴが出力され、レベルシフト部６０のＰＭＯＳ６９，７０がオフ状態となり、ＮＭＯＳ６３，６４とＰＭＯＳ６５，６７で構成されるレベルシフト部６０の駆動回路は、高抵抗のＰＭＯＳ６６，６８を通して電流が供給され、低消費電流動作となる。

以上のように、この実施例２のレベルシフト部は、出力電圧ＶＯＵＴが所定の電圧に達したか否かを検出する電圧検出部８０と、この電圧検出部８０の検出信号ＤＥＴに従って電流出力能力が制御されるレベルシフト部６０を有している。これにより、実施例１と同様の利点に加えて、実施例１のレベルシフト部２０に比べて回路構成が簡素化できるという利点がある。また、電圧検出部８０は、出力電圧ＶＯＵＴを直接監視して検出信号ＤＥＴを出力するので、実施例１のカウンタに比べて切り替えのタイミングが正確になるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） ４倍の昇圧回路に対するレベルシフト部の適用例を説明したが、昇圧回路の段数は４段に限定されるものではない。また、チャージポンプの構成は、例示したものに限定されない。
（ｂ） 実施例１のカウンタ５５に代えて実施例２と同様の電圧検出部８０を使用し、この電圧検出部８０から出力される検出信号によってレベルシフト部２０Ａ，２０Ｂのスイッチ５１を切り替えるように構成しても良い。
（ｃ） 実施例２の電圧検出部８０に代えて実施例１と同様のカウンタ５５を使用し、このカウンタ５５から出力される制御信号によってレベルシフト部６０のＰＭＯＳ６９，７０をオンオフ制御するように構成しても良い。
（ｄ） 実施例１では、リセット解除後、一定の時間の経過を監視するためにカウンタを使用しているが、例えば抵抗とキャパシタからなる積分回路等を使用することも可能である。

本発明の実施例１を示す昇圧回路の構成図である。 従来の昇圧回路の構成図である。 図１の動作を示す信号波形図である。 本発明の実施例２を示すレベルシフト部の構成図である。

符号の説明

１ａ〜１ｃ，９ａ〜９ｄ，３５，３６，４５〜４８，６５〜７０ ＰＭＯＳ
２ａ〜２ｃ，１０ａ〜１０ｃ，３３，３４，４３，４４，６３，６４ ＮＭＯＳ
３ａ，３ｃ，４ａ，４ｃ，１２ａ〜１２ｃ バッファ
５ｂ，６ｂ，１１ａ〜１１ｄ，３１，３２，４１，４２，６１，６２，７２ インバータ
７ａ〜７ｃ キャパシタ
８ ダイオード
２０Ａ，２０Ｂ，６０ レベルシフト部
３０，４０ レベルシフタ
５１ スイッチ
５２，５３，８２，８３ 抵抗
５４ ＮＯＲ
５５ カウンタ
８０ 電圧検出部
８１ 基準電圧生成回路
８４ 比較器

Claims (6)

1. 入力電圧を電源電圧よりも高いレベルに昇圧し、該昇圧した電圧を出力電圧として出力する昇圧回路であって、
   第１の制御信号に従ってオンオフ制御して、前記入力電圧を複数の第１の内部ノードに出力する入力側スイッチ群と、
   前記第１の内部ノードとこれに対応する第２の内部ノードとの間に接続された電荷蓄積用のキャパシタと、
   第２の制御信号を前記出力電圧に応じたレベルの第３の制御信号にレベルシフトするレベルシフト部と、
   前記第３の制御信号に従って前記第２の内部ノード間をオンオフ制御して該第２の内部ノードの電圧を出力ノードへ伝達し、該出力ノードから前記出力電圧を出力する出力側スイッチ群とを備え、
   前記レベルシフト部は、前記出力電圧が所定の電圧に達するまでは低電圧動作を行い、該出力電圧が該所定の電圧に達した後は低消費電流動作となるように構成したことを特徴とする昇圧回路。
2. 前記レベルシフト部は、
   前記出力電圧が前記所定の電圧以下でも前記第２の制御信号を前記第３の制御信号にレベルシフトすることができる第１のレベルシフタと、
   前記出力電圧が前記所定の電圧以上のときに前記第１のレベルシフタよりも少ない消費電流で前記第２の制御信号を前記第３の制御信号にレベルシフトする第２のレベルシフタと、
   切替制御部からの切替信号に従って前記第１または第２のレベルシフタのいずれか一方を選択するスイッチとを、
   有することを特徴とする請求項１記載の昇圧回路。
3. 前記レベルシフト部は、
   前記第２の制御信号を前記第３の制御信号にレベルシフトして出力する駆動回路に直列に挿入された電流制限用の第１のトランジスタと、
   前記第１のトランジスタに並列に接続され、切替制御部からの切替信号に従ってオンオフ制御される第２のトランジスタとを、
   有することを特徴とする請求項１記載の昇圧回路。
4. 前記切替制御部は、動作開始時から予め定められた時間が経過した時に、前記レベルシフト部が低消費電流となるように切り替える前記切替信号を出力するように構成したことを特徴とする請求項２または３記載の昇圧回路。
5. 前記切替制御部は、動作開始時からクロック信号のカウントを行い、そのカウント値が予め定められた値に達した時に、前記レベルシフト部が低消費電流となるように切り替える前記切替信号を出力するように構成したことを特徴とする請求項２または３記載の昇圧回路。
6. 前記切替制御部は、前記出力電圧が予め定められた電圧に達した時に、前記レベルシフト部が低消費電流となるように切り替える前記切替信号を出力するように構成したことを特徴とする請求項２または３記載の昇圧回路。

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