JPH07159754A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07159754A JPH07159754A JP30800593A JP30800593A JPH07159754A JP H07159754 A JPH07159754 A JP H07159754A JP 30800593 A JP30800593 A JP 30800593A JP 30800593 A JP30800593 A JP 30800593A JP H07159754 A JPH07159754 A JP H07159754A
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- liquid crystal
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Abstract
(57)【要約】
【構成】 電源電圧を液晶ドライバ回路ＤＲn の動作に
必要な値へ昇圧する回路ＤＢを持つ液晶回路において、
液晶ドライバ回路ＤＲn への電源または駆動信号供給路
に挿入したゲート回路Ｔg と、これを開閉制御する回路
ＴＭとを設ける。制御回路ＴＭは例えば電源の立上げか
ら昇圧回路ＤＢの出力が所定の値になるまでの時間をカ
ウントするタイマにより実現できる。この構成において
昇圧回路ＤＢから負荷に電流を流さない状態で電源を立
上げ、昇圧回路ＤＢの出力が十分な値まで昇圧された
後、昇圧回路ＤＢから負荷へ電流を流すようゲート回路
Ｔg を開閉制御する。 【効果】 昇圧開始時の消費電流をなくし、早期に昇圧
レベルに昇圧できる。
必要な値へ昇圧する回路ＤＢを持つ液晶回路において、
液晶ドライバ回路ＤＲn への電源または駆動信号供給路
に挿入したゲート回路Ｔg と、これを開閉制御する回路
ＴＭとを設ける。制御回路ＴＭは例えば電源の立上げか
ら昇圧回路ＤＢの出力が所定の値になるまでの時間をカ
ウントするタイマにより実現できる。この構成において
昇圧回路ＤＢから負荷に電流を流さない状態で電源を立
上げ、昇圧回路ＤＢの出力が十分な値まで昇圧された
後、昇圧回路ＤＢから負荷へ電流を流すようゲート回路
Ｔg を開閉制御する。 【効果】 昇圧開始時の消費電流をなくし、早期に昇圧
レベルに昇圧できる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶の駆動方法に関す
るもので、特に表示装置である液晶を駆動する電卓、時
計、マイクロコンピュータ等の小型電子機器に内蔵する
半導体集積回路に使用されるものである。
るもので、特に表示装置である液晶を駆動する電卓、時
計、マイクロコンピュータ等の小型電子機器に内蔵する
半導体集積回路に使用されるものである。
【０００２】
【従来の技術】従来、この種の液晶駆動回路には電源を
小形化するために電源電圧を液晶駆動に十分な電圧に昇
圧する昇圧回路が組込まれている。図８は従来の液晶回
路の構成を示すものである。この図において、ＬＣn は
液晶等価回路、ＤＲn は液晶ドライバ回路、ＤＢは昇圧
回路(DOUBLER）であって、電源電圧は、この昇圧回路Ｄ
Ｂによって例えば約２倍の電圧に昇圧されて、液晶ドラ
イバ回路ＤＲn に印加される。
小形化するために電源電圧を液晶駆動に十分な電圧に昇
圧する昇圧回路が組込まれている。図８は従来の液晶回
路の構成を示すものである。この図において、ＬＣn は
液晶等価回路、ＤＲn は液晶ドライバ回路、ＤＢは昇圧
回路(DOUBLER）であって、電源電圧は、この昇圧回路Ｄ
Ｂによって例えば約２倍の電圧に昇圧されて、液晶ドラ
イバ回路ＤＲn に印加される。
【０００３】ところが、この従来の液晶駆動回路にあっ
ては昇圧回路ＤＢの昇圧特性において時間的な問題が指
摘されている。これは、つまり、昇圧回路ＤＢの立上げ
時の昇圧時間が負荷の増大に伴って大きくなる、という
ものである。この問題点について、更に詳しく述べると
次の通りである。
ては昇圧回路ＤＢの昇圧特性において時間的な問題が指
摘されている。これは、つまり、昇圧回路ＤＢの立上げ
時の昇圧時間が負荷の増大に伴って大きくなる、という
ものである。この問題点について、更に詳しく述べると
次の通りである。
【０００４】まず、図９（ａ）は従来の基本昇圧回路を
示すものである。この図において、この基本昇圧回路は
２個のコンデンサＣ1 ，Ｃ2 と各々２個ずつのスイッチ
ＴnA，ＴnBとを有する。１個のスイッチＴnAと１個のス
イッチＴnBとの直列回路が、前者を電源電位Ｖ側、後者
を接地電位側にして接続されている。この直列回路をな
すスイッチＴnA，ＴnBの共通接続点はコンデンサＣ1 の
一端に接続されている。別の１個のスイッチＴnA，ＴnB
とコンデンサＣ2 との直列回路が、スイッチＴnAを電源
電位、コンデンサＣ2 を接地電位側にして接続されてい
る。コンデンサＣ1 の他端はスイッチＴnA，ＴnBの共通
接続点に接続されている。スイッチＴnBとコンデンサＣ
2 との共通接続点は出力端子Ｏとされている。
示すものである。この図において、この基本昇圧回路は
２個のコンデンサＣ1 ，Ｃ2 と各々２個ずつのスイッチ
ＴnA，ＴnBとを有する。１個のスイッチＴnAと１個のス
イッチＴnBとの直列回路が、前者を電源電位Ｖ側、後者
を接地電位側にして接続されている。この直列回路をな
すスイッチＴnA，ＴnBの共通接続点はコンデンサＣ1 の
一端に接続されている。別の１個のスイッチＴnA，ＴnB
とコンデンサＣ2 との直列回路が、スイッチＴnAを電源
電位、コンデンサＣ2 を接地電位側にして接続されてい
る。コンデンサＣ1 の他端はスイッチＴnA，ＴnBの共通
接続点に接続されている。スイッチＴnBとコンデンサＣ
2 との共通接続点は出力端子Ｏとされている。
【０００５】以上のような回路構成において、同図
（ｂ）に示すようにスイッチＴnA，ＴnBをＯＮ／ＯＦＦ
させることにより、コンデンサＣ1 のキッキングを利用
して昇圧を行っている。
（ｂ）に示すようにスイッチＴnA，ＴnBをＯＮ／ＯＦＦ
させることにより、コンデンサＣ1 のキッキングを利用
して昇圧を行っている。
【０００６】すなわち、Ｔ1 サイクルにおいて、Ｑ1 ，
Ｑ2 はコンデンサＣ1 ，Ｃ2 にそれぞれ蓄えられる電荷
量、Ｖは電源電圧、Ｖ1 ，Ｖ2 ，…，Ｖn はＴ1 ，Ｔ2
，…，Ｔn サイクル後の昇圧電圧 Ｔ1A期間 Ｑ1 ＝Ｃ1 ・Ｖ Ｑ2 ＝０ Ｔ1B期間 Ｑ1'＝Ｃ1 （Ｖ1 −Ｖ） Ｑ2'＝Ｃ2 ・Ｖ1 Ｑ1 ＋Ｑ2 ＝Ｑ1'＋Ｑ2'より（電荷保存則） Ｖ1 ＝（２Ｃ1 ／（Ｃ1 ＋Ｃ2 ））Ｖ 続いて、Ｔ2 サイクルにおいて、 Ｔ2A期間 Ｑ1 ＝Ｃ1 ・Ｖ Ｑ2 ＝Ｃ2 ・Ｖ1 Ｔ2B期間 Ｑ1'＝Ｃ1 （Ｖ2 −Ｖ） Ｑ2'＝Ｃ2 ・Ｖ2 Ｑ1 ＋Ｑ2 ＝Ｑ1'＋Ｑ2'より Ｖ2 ＝（２Ｃ1 ／（Ｃ1 ＋Ｃ2 ))Ｖ＋（Ｃ2 ／（Ｃ1 ＋Ｃ2 ))Ｖ1 ここで、 ２Ｃ1 ／（Ｃ1 ＋Ｃ2 ）＝α Ｃ2 ／（Ｃ1 ＋Ｃ2 ）＝β とおくと、 Ｖ2 ＝α・Ｖ（１＋β） Ｔ3 サイクルにおいて、 Ｔ3A期間 Ｑ1 ＝Ｃ1 ・Ｖ Ｑ2 ＝Ｃ2 ・Ｖ1 Ｔ3B期間 Ｑ1'＝Ｃ1 （Ｖ3 −Ｖ） Ｑ2'＝Ｃ2 ・Ｖ3 Ｖ3 ＝α・Ｖ（１＋β＋β2 ） よって、Ｔn サイクルにおいては、 Ｖn ＝α・Ｖ（１＋β＋β2 ＋・・・＋βn-1 ） ＝α（（１−βn ）／（１−β））Ｖ 故に Ｖn ＝２（１−（Ｃ2 ／（Ｃ1 ＋Ｃ2 ））n ）Ｖ → ｎが無限の場合、 ２Ｖとなる。
Ｑ2 はコンデンサＣ1 ，Ｃ2 にそれぞれ蓄えられる電荷
量、Ｖは電源電圧、Ｖ1 ，Ｖ2 ，…，Ｖn はＴ1 ，Ｔ2
，…，Ｔn サイクル後の昇圧電圧 Ｔ1A期間 Ｑ1 ＝Ｃ1 ・Ｖ Ｑ2 ＝０ Ｔ1B期間 Ｑ1'＝Ｃ1 （Ｖ1 −Ｖ） Ｑ2'＝Ｃ2 ・Ｖ1 Ｑ1 ＋Ｑ2 ＝Ｑ1'＋Ｑ2'より（電荷保存則） Ｖ1 ＝（２Ｃ1 ／（Ｃ1 ＋Ｃ2 ））Ｖ 続いて、Ｔ2 サイクルにおいて、 Ｔ2A期間 Ｑ1 ＝Ｃ1 ・Ｖ Ｑ2 ＝Ｃ2 ・Ｖ1 Ｔ2B期間 Ｑ1'＝Ｃ1 （Ｖ2 −Ｖ） Ｑ2'＝Ｃ2 ・Ｖ2 Ｑ1 ＋Ｑ2 ＝Ｑ1'＋Ｑ2'より Ｖ2 ＝（２Ｃ1 ／（Ｃ1 ＋Ｃ2 ))Ｖ＋（Ｃ2 ／（Ｃ1 ＋Ｃ2 ))Ｖ1 ここで、 ２Ｃ1 ／（Ｃ1 ＋Ｃ2 ）＝α Ｃ2 ／（Ｃ1 ＋Ｃ2 ）＝β とおくと、 Ｖ2 ＝α・Ｖ（１＋β） Ｔ3 サイクルにおいて、 Ｔ3A期間 Ｑ1 ＝Ｃ1 ・Ｖ Ｑ2 ＝Ｃ2 ・Ｖ1 Ｔ3B期間 Ｑ1'＝Ｃ1 （Ｖ3 −Ｖ） Ｑ2'＝Ｃ2 ・Ｖ3 Ｖ3 ＝α・Ｖ（１＋β＋β2 ） よって、Ｔn サイクルにおいては、 Ｖn ＝α・Ｖ（１＋β＋β2 ＋・・・＋βn-1 ） ＝α（（１−βn ）／（１−β））Ｖ 故に Ｖn ＝２（１−（Ｃ2 ／（Ｃ1 ＋Ｃ2 ））n ）Ｖ → ｎが無限の場合、 ２Ｖとなる。
【０００７】Ｃ1 ＝Ｃ2 ＝Ｃとすると、 となる。
【０００８】図１０（ａ）は図９（ａ）に示す昇圧回路
に負荷Ｒを接続し、この負荷Ｒを流れる消費電流ｉが存
在する場合を示す。そのスイッチＴnA，ＴnBのＯＮ／Ｏ
ＦＦ制御は、図８に示す場合と同じく図１０（ｂ）に示
すようなものとなる。図１０（ａ）に示すものは、コン
デンサＣ2 に蓄えられた電荷が消費電流ｉ（ここではｉ
は一定とする）として流れてしまうから、その電流に伴
う電圧降下を生ずる。仮にｔ時間後に降下した電圧をΔ
Ｖ（図１０（ｃ）参照）とすると、 ΔＶ＝ｉ・ｔ／Ｃ2 Ｔ1 サイクルにおいて、 Ｔ1A期間 Ｑ1 ＝Ｃ1 ・Ｖ Ｑ2 ＝０ Ｔ1B期間 Ｑ1'＝Ｃ1 （Ｖ1 −Ｖ） Ｑ2'＝Ｃ2 ・Ｖ1 Ｑ1 ＋Ｑ2 ＝Ｑ1'＋Ｑ2'より Ｖ1 ＝α・Ｖ よって、 Ｖ1'＝α・Ｖ−ΔＶ Ｔ2 サイクルにおいて、 Ｔ2A期間 Ｑ1 ＝Ｃ1 ・Ｖ Ｑ2 ＝Ｃ2 （Ｖ1 −ΔＶ） Ｔ2B期間 Ｑ1'＝Ｃ1 （Ｖ2 −Ｖ） Ｑ2'＝Ｃ2 ・Ｖ2 よって、 Ｖ2 ＝α・Ｖ（１＋β）−β・ΔＶ Ｖ2'＝Ｖ2 −ΔＶ＝（α・Ｖ−ΔＶ）（１＋β） Ｔn サイクルにおいて、 Ｖn'＝Ｖn −ΔＶ ＝（α・Ｖ−ΔＶ）（１−βn ）／（１−β） ここで、Ｃ1 ＝Ｃ2 ＝Ｃ，ΔＶ＝（１／５）Ｖとする。
に負荷Ｒを接続し、この負荷Ｒを流れる消費電流ｉが存
在する場合を示す。そのスイッチＴnA，ＴnBのＯＮ／Ｏ
ＦＦ制御は、図８に示す場合と同じく図１０（ｂ）に示
すようなものとなる。図１０（ａ）に示すものは、コン
デンサＣ2 に蓄えられた電荷が消費電流ｉ（ここではｉ
は一定とする）として流れてしまうから、その電流に伴
う電圧降下を生ずる。仮にｔ時間後に降下した電圧をΔ
Ｖ（図１０（ｃ）参照）とすると、 ΔＶ＝ｉ・ｔ／Ｃ2 Ｔ1 サイクルにおいて、 Ｔ1A期間 Ｑ1 ＝Ｃ1 ・Ｖ Ｑ2 ＝０ Ｔ1B期間 Ｑ1'＝Ｃ1 （Ｖ1 −Ｖ） Ｑ2'＝Ｃ2 ・Ｖ1 Ｑ1 ＋Ｑ2 ＝Ｑ1'＋Ｑ2'より Ｖ1 ＝α・Ｖ よって、 Ｖ1'＝α・Ｖ−ΔＶ Ｔ2 サイクルにおいて、 Ｔ2A期間 Ｑ1 ＝Ｃ1 ・Ｖ Ｑ2 ＝Ｃ2 （Ｖ1 −ΔＶ） Ｔ2B期間 Ｑ1'＝Ｃ1 （Ｖ2 −Ｖ） Ｑ2'＝Ｃ2 ・Ｖ2 よって、 Ｖ2 ＝α・Ｖ（１＋β）−β・ΔＶ Ｖ2'＝Ｖ2 −ΔＶ＝（α・Ｖ−ΔＶ）（１＋β） Ｔn サイクルにおいて、 Ｖn'＝Ｖn −ΔＶ ＝（α・Ｖ−ΔＶ）（１−βn ）／（１−β） ここで、Ｃ1 ＝Ｃ2 ＝Ｃ，ΔＶ＝（１／５）Ｖとする。
【０００９】 Ｖn'＝（８／５）・Ｖ（１−（１／２）n ） → ｎが無限の場合、 １．６Ｖとなる。
【００１０】したがって、 ｎ＝５のとき Ｖ5'＝（３１／２０）Ｖ＝１．５５Ｖ ５サイクル目から電流を流すとすると、 Ｖ5"＝Ｖ5 −ΔＶ ＝（３１／１６）Ｖ−（１／５）Ｖ ＝（１３９／８０）Ｖ＝１．７３７５Ｖ よって、比較してみると、５サイクル目から電流を流し
た方が早く立ち上がるということがわかる。図１１及び
図１２は実際に計測した昇圧特性を示すものであって、
前者は無負荷状態での立上げ時、後者は負荷接続状態
（抵抗１ＭΩ）での立上げ時の特性、をそれぞれ示すも
のである。これらの図からも理解できるように負荷接続
状態では無負荷時よりも立上げに長時間を要してしま
う。
た方が早く立ち上がるということがわかる。図１１及び
図１２は実際に計測した昇圧特性を示すものであって、
前者は無負荷状態での立上げ時、後者は負荷接続状態
（抵抗１ＭΩ）での立上げ時の特性、をそれぞれ示すも
のである。これらの図からも理解できるように負荷接続
状態では無負荷時よりも立上げに長時間を要してしま
う。
【００１１】
【発明が解決しようとする課題】以上のように、従来の
昇圧回路にあっては接続負荷の増大に伴って無負荷時に
比べ余計に時間がかかってしまうという問題がある。
昇圧回路にあっては接続負荷の増大に伴って無負荷時に
比べ余計に時間がかかってしまうという問題がある。
【００１２】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするとろは、昇圧開始
時の不要な消費電流をなくし、時間的に早く昇圧レベル
に昇圧させることが可能な液晶駆動回路を形成する半導
体集積回路を提供することにある。
みてなされたもので、その目的とするとろは、昇圧開始
時の不要な消費電流をなくし、時間的に早く昇圧レベル
に昇圧させることが可能な液晶駆動回路を形成する半導
体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
は、液晶ドライバ回路と、電源電圧を前記液晶ドライバ
回路における液晶駆動に必要な値へ昇圧する昇圧回路
と、前記液晶ドライバ回路への電源または駆動信号供給
路に挿入されたゲート回路と、前記ゲート回路を開閉制
御する制御回路とを備えていることを特徴とする。
は、液晶ドライバ回路と、電源電圧を前記液晶ドライバ
回路における液晶駆動に必要な値へ昇圧する昇圧回路
と、前記液晶ドライバ回路への電源または駆動信号供給
路に挿入されたゲート回路と、前記ゲート回路を開閉制
御する制御回路とを備えていることを特徴とする。
【００１４】ゲート回路は液晶ドライバ回路への電源供
給路に挿入されたスイッチ素子によって形成されること
ができる。
給路に挿入されたスイッチ素子によって形成されること
ができる。
【００１５】ゲート回路は、また、液晶ドライバ回路へ
の駆動信号伝送路に挿入されたＡＮＤ回路によって形成
されることもできる。
の駆動信号伝送路に挿入されたＡＮＤ回路によって形成
されることもできる。
【００１６】制御回路は電源の立上げ時に昇圧回路の出
力電圧が所定の値になってからゲート回路を開くものと
して構成することができる。
力電圧が所定の値になってからゲート回路を開くものと
して構成することができる。
【００１７】具体的には、制御回路は電源の立上げから
昇圧回路の出力電圧が所定の値になるまでの時間をカウ
ントするタイマ回路によって形成されることができる。
昇圧回路の出力電圧が所定の値になるまでの時間をカウ
ントするタイマ回路によって形成されることができる。
【００１８】あるいは、制御回路は電源の立上げから昇
圧回路の出力電圧が所定の値に到達したことを検出する
レベル検出回路によって形成されることもできる。
圧回路の出力電圧が所定の値に到達したことを検出する
レベル検出回路によって形成されることもできる。
【００１９】
【作用】本発明によれば、液晶ドライバ回路への電源ま
たは駆動信号供給路にゲート回路を設け、このゲート回
路を開閉制御するようにしたため、昇圧回路から負荷に
電流を流さない状態で電源を立上げ、昇圧回路出力が液
晶駆動に必要な十分な値まで昇圧された後に、この昇圧
回路から負荷へ電流を流すようにゲート回路のＯＮ／Ｏ
ＦＦ制御を行うことにより、昇圧開始時の不要な消費電
流をなくし、時間的に早く昇圧レベルに昇圧させること
が可能となる。
たは駆動信号供給路にゲート回路を設け、このゲート回
路を開閉制御するようにしたため、昇圧回路から負荷に
電流を流さない状態で電源を立上げ、昇圧回路出力が液
晶駆動に必要な十分な値まで昇圧された後に、この昇圧
回路から負荷へ電流を流すようにゲート回路のＯＮ／Ｏ
ＦＦ制御を行うことにより、昇圧開始時の不要な消費電
流をなくし、時間的に早く昇圧レベルに昇圧させること
が可能となる。
【００２０】
【実施例】以下に、本発明の実施例について図面を参照
しつつ説明する。図１は本発明の第１実施例に係る液晶
回路の概略構成を示すものである。この図に示す液晶駆
動回路は液晶ドライバ回路ＤＲn と昇圧回路ＤＢとｎＭ
ＯＳトランジスタＴg とタイマ回路ＴＭとを備えてい
る。
しつつ説明する。図１は本発明の第１実施例に係る液晶
回路の概略構成を示すものである。この図に示す液晶駆
動回路は液晶ドライバ回路ＤＲn と昇圧回路ＤＢとｎＭ
ＯＳトランジスタＴg とタイマ回路ＴＭとを備えてい
る。
【００２１】図６は昇圧回路ＤＢの回路構成を詳細に示
すものである。この図において、本体回路部と制御回路
部とに大別され、本体回路部の昇圧動作が制御回路部に
よって制御される構成となっている。
すものである。この図において、本体回路部と制御回路
部とに大別され、本体回路部の昇圧動作が制御回路部に
よって制御される構成となっている。
【００２２】本体回路部の構成及び動作は次の通りであ
る。電圧Ｖss1 の電源電位と接地電位との間にはトラン
ジスタＴP1，ＴN1の直列回路が設けられ、トランジスタ
ＴP1のゲートは制御回路部１の出力信号Ａ、トランジス
タＴN1のゲートは同回路１の出力信号Ｂによってそれぞ
れ電位が制御される。トランジスタＴP1，ＴN1の共通接
続点にはコンデンサＣ1 の一端が接続されている。電圧
Ｖss1 の電源電位とコンデンサＣ1 の他端との間には抵
抗Ｒ1 とトランジスタＴN2との直列回路が接続され、接
地電位とコンデンサＣ1 の他端との間にはトランジスタ
ＴP2とトランジスタＴN4とからなるインバータ回路１０
が接続され、トランジスタＴN2のゲートはトランジスタ
ＴP2とトランジスタＴN4との共通接続点、つまり当該イ
ンバータの出力端の電圧によってその電位が制御され
る。電圧Ｖss2 の電源電位にはコンデンサＣ2 の一端及
び抵抗Ｒ2 の一端が接続されている。コンデンサＣ2 の
他端は接地電位に接続されている。抵抗Ｒ2 の他端とコ
ンデンサＣ1 の他端との間にはトランジスタＴN3が挿入
され、そのゲートは制御回路部１の出力信号Ｂによって
その電位が制御されるようになっている。
る。電圧Ｖss1 の電源電位と接地電位との間にはトラン
ジスタＴP1，ＴN1の直列回路が設けられ、トランジスタ
ＴP1のゲートは制御回路部１の出力信号Ａ、トランジス
タＴN1のゲートは同回路１の出力信号Ｂによってそれぞ
れ電位が制御される。トランジスタＴP1，ＴN1の共通接
続点にはコンデンサＣ1 の一端が接続されている。電圧
Ｖss1 の電源電位とコンデンサＣ1 の他端との間には抵
抗Ｒ1 とトランジスタＴN2との直列回路が接続され、接
地電位とコンデンサＣ1 の他端との間にはトランジスタ
ＴP2とトランジスタＴN4とからなるインバータ回路１０
が接続され、トランジスタＴN2のゲートはトランジスタ
ＴP2とトランジスタＴN4との共通接続点、つまり当該イ
ンバータの出力端の電圧によってその電位が制御され
る。電圧Ｖss2 の電源電位にはコンデンサＣ2 の一端及
び抵抗Ｒ2 の一端が接続されている。コンデンサＣ2 の
他端は接地電位に接続されている。抵抗Ｒ2 の他端とコ
ンデンサＣ1 の他端との間にはトランジスタＴN3が挿入
され、そのゲートは制御回路部１の出力信号Ｂによって
その電位が制御されるようになっている。
【００２３】図７は制御回路部１の内部構成を詳細に示
すものである。この図に示すように、制御回路部１は主
制御回路１１とシフトレジスタ８とインバータ回路９と
を備え、主制御回路１１はＮＯＲゲート２とインバータ
ゲート３〜５とＮＡＮＤゲート６とフリップフロップ７
とを有している。ＮＯＲゲート２の一つの入力端にはク
ロック信号が入力され、インバータゲート３はＮＯＲゲ
ート２の出力端に接続され、このインバータゲート３の
出力端は制御信号Ａの出力端子に接続されている。ＮＯ
Ｒゲート２の他方の入力端は制御信号Ｂの出力端子に接
続されている。インバータゲート４，５は縦列接続さ
れ、その入力端は制御信号Ａの出力端子に接続され、同
出力端はＮＡＮＤゲート６の一つの入力端に接続されて
いる。このＮＡＮＤゲート６の他方の入力端はＮＯＲゲ
ート２の一つの入力端と共通にクロック信号の入力端に
接続されている。フリップフロップ７はインバータゲー
ト７１とＮＡＮＤゲート７２，７３とから構成され、Ｎ
ＡＮＤゲート６の出力端はインバータゲート７１を介し
てＮＡＮＤゲート７２の一つの入力端に接続されるとと
もに、ＮＡＮＤゲート７３の一つの入力端に接続されて
いる。ＮＡＮＤゲート７２の他方の入力端はフリップフ
ロップ７の出力端となるＮＡＮＤゲート７３の出力端
に接続され、ＮＡＮＤゲート７３の他方の入力端はフリ
ップフロップ７の出力端となるＮＡＮＤゲート７２の
出力端に接続されている。
すものである。この図に示すように、制御回路部１は主
制御回路１１とシフトレジスタ８とインバータ回路９と
を備え、主制御回路１１はＮＯＲゲート２とインバータ
ゲート３〜５とＮＡＮＤゲート６とフリップフロップ７
とを有している。ＮＯＲゲート２の一つの入力端にはク
ロック信号が入力され、インバータゲート３はＮＯＲゲ
ート２の出力端に接続され、このインバータゲート３の
出力端は制御信号Ａの出力端子に接続されている。ＮＯ
Ｒゲート２の他方の入力端は制御信号Ｂの出力端子に接
続されている。インバータゲート４，５は縦列接続さ
れ、その入力端は制御信号Ａの出力端子に接続され、同
出力端はＮＡＮＤゲート６の一つの入力端に接続されて
いる。このＮＡＮＤゲート６の他方の入力端はＮＯＲゲ
ート２の一つの入力端と共通にクロック信号の入力端に
接続されている。フリップフロップ７はインバータゲー
ト７１とＮＡＮＤゲート７２，７３とから構成され、Ｎ
ＡＮＤゲート６の出力端はインバータゲート７１を介し
てＮＡＮＤゲート７２の一つの入力端に接続されるとと
もに、ＮＡＮＤゲート７３の一つの入力端に接続されて
いる。ＮＡＮＤゲート７２の他方の入力端はフリップフ
ロップ７の出力端となるＮＡＮＤゲート７３の出力端
に接続され、ＮＡＮＤゲート７３の他方の入力端はフリ
ップフロップ７の出力端となるＮＡＮＤゲート７２の
出力端に接続されている。
【００２４】レベルシフタ８はＰＭＯＳトランジスタＴ
P81 ，ＴP82 及びＮＭＯＳトランジスタＴN83 ，ＴN84
，ＴN85 ，ＴN86 から構成されている。トランジスタ
ＴP81，ＴN83 ，ＴN85 のソース／ドレインは、トラン
ジスタＴP81 が接地側、トランジスタＴN85 が電圧Ｖss
2 の電源電位側、トランジスタＴN83 が中間位置にされ
て直列に接続されている。トランジスタＴP82 ，ＴN84
，ＴN86 のソース／ドレインは、トランジスタＴP82
が接地側、トランジスタＴN86 が電圧Ｖss2 の電源電位
側、トランジスタＴN84 が中間位置にされて直列に接続
されている。トランジスタＴN83 のゲートはシフトレジ
スタ８の出力端となるトランジスタＴP82，ＴN84 の
共通接続点に接続され、トランジスタＴN84 のゲートは
トランジスタＴP81 ，ＴN83 の共通接続点に接続されて
いる。
P81 ，ＴP82 及びＮＭＯＳトランジスタＴN83 ，ＴN84
，ＴN85 ，ＴN86 から構成されている。トランジスタ
ＴP81，ＴN83 ，ＴN85 のソース／ドレインは、トラン
ジスタＴP81 が接地側、トランジスタＴN85 が電圧Ｖss
2 の電源電位側、トランジスタＴN83 が中間位置にされ
て直列に接続されている。トランジスタＴP82 ，ＴN84
，ＴN86 のソース／ドレインは、トランジスタＴP82
が接地側、トランジスタＴN86 が電圧Ｖss2 の電源電位
側、トランジスタＴN84 が中間位置にされて直列に接続
されている。トランジスタＴN83 のゲートはシフトレジ
スタ８の出力端となるトランジスタＴP82，ＴN84 の
共通接続点に接続され、トランジスタＴN84 のゲートは
トランジスタＴP81 ，ＴN83 の共通接続点に接続されて
いる。
【００２５】インバータ回路９はトランジスタＴP91 ，
ＴN92 からなり、その入力端はレベルシフタ８の出力端
に接続されている。インバータ回路９の出力端は制
御信号Ｂの出力端子Ｂに接続されている。
ＴN92 からなり、その入力端はレベルシフタ８の出力端
に接続されている。インバータ回路９の出力端は制
御信号Ｂの出力端子Ｂに接続されている。
【００２６】以上、図６及び図７に示すように構成され
た昇圧回路は次のように動作することとなる。制御回路
部１の入力端には図６（ｂ）の（１）に示すようなクロ
ック信号が供給される。 〔Ｉ〕 タイミングｔ0 （初期状態） ＮＡＮＤゲート６にはクロック信号Ｃｌｏｃｋの論理
“０”が入力されるため、このＮＡＮＤゲート６の出力
は論理“１”となる。よって、フリップフロップ７のＮ
ＡＮＤゲート７２の一入力端にはインバータゲート７１
を介して論理“０”が入力され、ＮＡＮＤゲート７３の
一入力端には論理“１”が入力されるため、フリップフ
ロップ７の出力端は論理“１”、同出力端は論理
“０”になって安定する。
た昇圧回路は次のように動作することとなる。制御回路
部１の入力端には図６（ｂ）の（１）に示すようなクロ
ック信号が供給される。 〔Ｉ〕 タイミングｔ0 （初期状態） ＮＡＮＤゲート６にはクロック信号Ｃｌｏｃｋの論理
“０”が入力されるため、このＮＡＮＤゲート６の出力
は論理“１”となる。よって、フリップフロップ７のＮ
ＡＮＤゲート７２の一入力端にはインバータゲート７１
を介して論理“０”が入力され、ＮＡＮＤゲート７３の
一入力端には論理“１”が入力されるため、フリップフ
ロップ７の出力端は論理“１”、同出力端は論理
“０”になって安定する。
【００２７】レベルシフタ８のトランジスタＴP81 はオ
フ、同ＴN85 はオンとなり、両者の接続点は論理
“０”となるため、トランジスタＴN84 がオフとなる。
トランジスタＴP82 はオン、同ＴN86 はオンとなり、両
者の接続点は論理“１”となるため、トランジスタＴ
N83 はオフとなる。したがって、インバータ回路９の出
力端は論理“０”となり、ＮＯＲゲート２への二つの
入力は共に論理“０”となるため、その出力は論理
“１”、インバータゲート３の出力は論理“０”となっ
て、制御信号Ａは論理“０”となる。また、インバータ
回路９の出力端の論理“０”によって、制御信号Ｂも
論理“０”になっている。
フ、同ＴN85 はオンとなり、両者の接続点は論理
“０”となるため、トランジスタＴN84 がオフとなる。
トランジスタＴP82 はオン、同ＴN86 はオンとなり、両
者の接続点は論理“１”となるため、トランジスタＴ
N83 はオフとなる。したがって、インバータ回路９の出
力端は論理“０”となり、ＮＯＲゲート２への二つの
入力は共に論理“０”となるため、その出力は論理
“１”、インバータゲート３の出力は論理“０”となっ
て、制御信号Ａは論理“０”となる。また、インバータ
回路９の出力端の論理“０”によって、制御信号Ｂも
論理“０”になっている。
【００２８】したがって、スイッチＴnAを構成するトラ
ンジスタＴP1は制御信号Ａによってオン、同じくスイッ
チＴnBを構成するトランジスタＴN1は制御信号Ｂによっ
てオフになる。また、制御信号Ａによってトランジスタ
ＴP2はオン、同ＴN4はオフになるため、インバータ回路
１０の出力は論理“１”となってスイッチＴnAを構成す
るトランジスタＴN2はオンとなる。さらに、スイッチＴ
nBを構成するトランジスタＴN3は制御信号Ｂによってオ
フとなる。ゆえに、昇圧回路は前述した図９及び図１０
に示すサイクルＴ1A，Ｔ2A，…に相当する状態となって
コンデンサＣ1が充電される状態である。 〔II〕 タイミングｔ1 〜ｔ3 クロック信号Ｃｌｏｃｋが立上がると、ＮＯＲゲート２
の一入力が論理“１”になるため、その出力が論理
“０”、インバータゲート３の出力が論理“１”とな
り、制御信号Ａは、それらのゲート２，３による遅延に
よってタイミングｔ1より若干遅れたタイミングｔ2 に
おいて論理“１”に立上がる。
ンジスタＴP1は制御信号Ａによってオン、同じくスイッ
チＴnBを構成するトランジスタＴN1は制御信号Ｂによっ
てオフになる。また、制御信号Ａによってトランジスタ
ＴP2はオン、同ＴN4はオフになるため、インバータ回路
１０の出力は論理“１”となってスイッチＴnAを構成す
るトランジスタＴN2はオンとなる。さらに、スイッチＴ
nBを構成するトランジスタＴN3は制御信号Ｂによってオ
フとなる。ゆえに、昇圧回路は前述した図９及び図１０
に示すサイクルＴ1A，Ｔ2A，…に相当する状態となって
コンデンサＣ1が充電される状態である。 〔II〕 タイミングｔ1 〜ｔ3 クロック信号Ｃｌｏｃｋが立上がると、ＮＯＲゲート２
の一入力が論理“１”になるため、その出力が論理
“０”、インバータゲート３の出力が論理“１”とな
り、制御信号Ａは、それらのゲート２，３による遅延に
よってタイミングｔ1より若干遅れたタイミングｔ2 に
おいて論理“１”に立上がる。
【００２９】次に、ＮＡＮＤゲート６への一入力は論理
“１”となり、タイミングｔ2 にて論理“１”となった
制御信号Ａがインバータゲート４，５を通してアンドゲ
ート６の他の入力端に供給されるため、その出力は論理
“０”となる。よって、フリップフロップ７のＮＡＮＤ
ゲート７２にはインバータゲート７１を通して論理
“１”が入力され、ＮＡＮＤゲート７３にはＮＡＮＤゲ
ート６から論理“０”が入力されるため、出力端は論
理“０”、出力端は論理“１”で安定する。
“１”となり、タイミングｔ2 にて論理“１”となった
制御信号Ａがインバータゲート４，５を通してアンドゲ
ート６の他の入力端に供給されるため、その出力は論理
“０”となる。よって、フリップフロップ７のＮＡＮＤ
ゲート７２にはインバータゲート７１を通して論理
“１”が入力され、ＮＡＮＤゲート７３にはＮＡＮＤゲ
ート６から論理“０”が入力されるため、出力端は論
理“０”、出力端は論理“１”で安定する。
【００３０】レベルシフタ８のトランジスタＴP81 はオ
ン、同ＴN85 はオフとなるため、それらの接続点は論
理“１”となり、トランジスタＴN84 はオンとなる。ト
ランジスタＴP82 はオフ、同ＴN86 はオンとなるため、
それらの接続点は論理“０”となり、トランジスタＴ
N83 はオフとなる。よって、インバータ回路９の出力は
論理“１”となり、制御信号Ｂは、ＮＡＮＤゲート６、
フリップフロップ７、レベルシフタ８、インバータ回路
９による遅延によりタイミングｔ2 より遅れたタイミン
グｔ3 において論理“１”となる。
ン、同ＴN85 はオフとなるため、それらの接続点は論
理“１”となり、トランジスタＴN84 はオンとなる。ト
ランジスタＴP82 はオフ、同ＴN86 はオンとなるため、
それらの接続点は論理“０”となり、トランジスタＴ
N83 はオフとなる。よって、インバータ回路９の出力は
論理“１”となり、制御信号Ｂは、ＮＡＮＤゲート６、
フリップフロップ７、レベルシフタ８、インバータ回路
９による遅延によりタイミングｔ2 より遅れたタイミン
グｔ3 において論理“１”となる。
【００３１】したがって、タイミングｔ2 においてはス
イッチＴnAを構成するトランジスタＴP1，ＴN2は制御信
号Ａによってオフになる。続いて、タイミングｔ3 にお
いて、スイッチＴnBを構成するトランジスタＴN1が制御
信号Ｂによってオンになり、また、スイッチＴnBを構成
するトランジスタＴN3は制御信号Ｂによってオンとな
る。ゆえに、昇圧回路は前述した図９及び図１０に示す
サイクルＴ1B，Ｔ2B，…に相当する状態となって出力端
から昇圧電圧が出力される状態である。 〔ＩII〕 タイミングｔ4 〜ｔ6 タイミングｔ4 においてクロック信号Ｃｌｏｃｋが論理
“０”に立下がると、ＮＯＲゲート２の一方の入力端が
論理“０”になるが、他方の入力端が論理“１”である
ためにＮＯＲゲート２の出力端のレベルは、このタイミ
ングｔ4 では変化しない。クロック信号Ｃｌｏｃｋの論
理“０”はＮＡＮＤゲート６に入力され、このＮＡＮＤ
ゲート６の出力は論理“１”となる。そのため、フリッ
プフロップ７のＮＡＮＤゲート７２の一方の入力端には
インバータゲート７１を通して論理“０”が入力され、
ＮＡＮＤゲート７３の一方の入力端にはＮＡＮＤゲート
６から論理“１”が入力される。よって、フリップフロ
ップ７の出力端は論理“１”、出力端は論理“０”
で安定する。
イッチＴnAを構成するトランジスタＴP1，ＴN2は制御信
号Ａによってオフになる。続いて、タイミングｔ3 にお
いて、スイッチＴnBを構成するトランジスタＴN1が制御
信号Ｂによってオンになり、また、スイッチＴnBを構成
するトランジスタＴN3は制御信号Ｂによってオンとな
る。ゆえに、昇圧回路は前述した図９及び図１０に示す
サイクルＴ1B，Ｔ2B，…に相当する状態となって出力端
から昇圧電圧が出力される状態である。 〔ＩII〕 タイミングｔ4 〜ｔ6 タイミングｔ4 においてクロック信号Ｃｌｏｃｋが論理
“０”に立下がると、ＮＯＲゲート２の一方の入力端が
論理“０”になるが、他方の入力端が論理“１”である
ためにＮＯＲゲート２の出力端のレベルは、このタイミ
ングｔ4 では変化しない。クロック信号Ｃｌｏｃｋの論
理“０”はＮＡＮＤゲート６に入力され、このＮＡＮＤ
ゲート６の出力は論理“１”となる。そのため、フリッ
プフロップ７のＮＡＮＤゲート７２の一方の入力端には
インバータゲート７１を通して論理“０”が入力され、
ＮＡＮＤゲート７３の一方の入力端にはＮＡＮＤゲート
６から論理“１”が入力される。よって、フリップフロ
ップ７の出力端は論理“１”、出力端は論理“０”
で安定する。
【００３２】レベルシフタ８のトランジスタＴP81 はオ
フ、同ＴN85 はオンとなるため、それらの接続点は論
理“０”となり、トランジスタＴN84 はオフとなる。ト
ランジスタＴP82 はオン、同ＴN86 はオフとなるため、
それらの接続点は論理“１”となり、トランジスタＴ
N83 はオンとなる。よって、インバータ回路９の出力は
論理“０”となり、制御信号Ｂは、ＮＡＮＤゲート６、
フリップフロップ７、レベルシフタ８、インバータ回路
９による遅延によりタイミングｔ4 より遅れたタイミン
グｔ5 において論理“０”となる。そして、この制御信
号Ｂの論理“０”がＮＯＲゲート２の他方の入力端に供
給されるため、その出力が論理“１”、インバータゲー
ト３の出力が論理“０”となり、これらのゲート２，３
による時間遅延分だけタイミングｔ5 より遅れたタイミ
ングｔ6 において制御信号Ａは論理“０”に立下がるこ
ととなる。
フ、同ＴN85 はオンとなるため、それらの接続点は論
理“０”となり、トランジスタＴN84 はオフとなる。ト
ランジスタＴP82 はオン、同ＴN86 はオフとなるため、
それらの接続点は論理“１”となり、トランジスタＴ
N83 はオンとなる。よって、インバータ回路９の出力は
論理“０”となり、制御信号Ｂは、ＮＡＮＤゲート６、
フリップフロップ７、レベルシフタ８、インバータ回路
９による遅延によりタイミングｔ4 より遅れたタイミン
グｔ5 において論理“０”となる。そして、この制御信
号Ｂの論理“０”がＮＯＲゲート２の他方の入力端に供
給されるため、その出力が論理“１”、インバータゲー
ト３の出力が論理“０”となり、これらのゲート２，３
による時間遅延分だけタイミングｔ5 より遅れたタイミ
ングｔ6 において制御信号Ａは論理“０”に立下がるこ
ととなる。
【００３３】したがって、まず、タイミングｔ3 におい
て、スイッチＴnBを構成するトランジスタＴN1が制御信
号Ｂによってオフになり、また、スイッチＴnBを構成す
るトランジスタＴN3は制御信号Ｂによってオフとなる。
続いて、タイミングｔ5 においてはスイッチＴnAを構成
するトランジスタＴP1，ＴN2は制御信号Ａによってオン
になる。ゆえに、昇圧回路は前述した図９及び図１０に
示すサイクルＴ2A，…に相当する状態となってコンデン
サＣ1 に充電される状態となる。
て、スイッチＴnBを構成するトランジスタＴN1が制御信
号Ｂによってオフになり、また、スイッチＴnBを構成す
るトランジスタＴN3は制御信号Ｂによってオフとなる。
続いて、タイミングｔ5 においてはスイッチＴnAを構成
するトランジスタＴP1，ＴN2は制御信号Ａによってオン
になる。ゆえに、昇圧回路は前述した図９及び図１０に
示すサイクルＴ2A，…に相当する状態となってコンデン
サＣ1 に充電される状態となる。
【００３４】さて、図１に戻り、昇圧回路ＤＢから液晶
ドライバ回路ＤＲn への電源供給路にはｎＭＯＳトラン
ジスタＴg のソース／ドレインが挿入されており、当該
電源供給路はトランジスタＴg のＯＮ／ＯＦＦによって
開閉制御されるようになっている。このトランジスタＴ
g のゲート電位はタイマ回路ＴＭの出力信号によって制
御される。このタイマ回路ＴＭは電源の立上げから昇圧
回路の出力電圧が液晶駆動に十分な値になるまでの時間
をカウントするもので、例えば図３に示すようにカウン
タ４０１と時間基準値記憶部４０２とコンパレータ４０
３とから構成される。カウンタ４０１はクロック信号を
カウントし、そのカウント値と時間基準値記憶部４０２
の基準値とがコンパレータ４０３において比較される。
このコンパレータ４０３はカウンタ４０１のカウント値
が時間基準値記憶部４０２の基準値よりも小さいうちは
“Ｌ”を出力してトランジスタＴg をＯＦＦ状態とし、
両値が一致すると“Ｈ”を出力してトランジスタＴg を
ＯＮ状態とする。これにより、液晶ドライバ回路ＤＲn
に昇圧回路ＤＢの出力が電源として供給されることとな
る。
ドライバ回路ＤＲn への電源供給路にはｎＭＯＳトラン
ジスタＴg のソース／ドレインが挿入されており、当該
電源供給路はトランジスタＴg のＯＮ／ＯＦＦによって
開閉制御されるようになっている。このトランジスタＴ
g のゲート電位はタイマ回路ＴＭの出力信号によって制
御される。このタイマ回路ＴＭは電源の立上げから昇圧
回路の出力電圧が液晶駆動に十分な値になるまでの時間
をカウントするもので、例えば図３に示すようにカウン
タ４０１と時間基準値記憶部４０２とコンパレータ４０
３とから構成される。カウンタ４０１はクロック信号を
カウントし、そのカウント値と時間基準値記憶部４０２
の基準値とがコンパレータ４０３において比較される。
このコンパレータ４０３はカウンタ４０１のカウント値
が時間基準値記憶部４０２の基準値よりも小さいうちは
“Ｌ”を出力してトランジスタＴg をＯＦＦ状態とし、
両値が一致すると“Ｈ”を出力してトランジスタＴg を
ＯＮ状態とする。これにより、液晶ドライバ回路ＤＲn
に昇圧回路ＤＢの出力が電源として供給されることとな
る。
【００３５】本実施例は以上のように動作し、液晶ドラ
イバ回路ＤＲn への電源供給路にゲート回路としてのス
イッチングトランジスタＴg を設け、このトランジスタ
Ｔgを開閉制御するようにしたため、昇圧回路ＤＢから
液晶負荷に電流を流さない状態で電源を立上げ、昇圧回
路ＤＢの出力が液晶駆動に必要な十分な値まで昇圧され
た後に、この昇圧回路ＤＢから液晶へ電流を流すように
トランジスタＴg のＯＮ／ＯＦＦ制御を行うことによ
り、昇圧開始時の不要な消費電流をなくし、時間的に早
く昇圧レベルに昇圧させることが可能となる。
イバ回路ＤＲn への電源供給路にゲート回路としてのス
イッチングトランジスタＴg を設け、このトランジスタ
Ｔgを開閉制御するようにしたため、昇圧回路ＤＢから
液晶負荷に電流を流さない状態で電源を立上げ、昇圧回
路ＤＢの出力が液晶駆動に必要な十分な値まで昇圧され
た後に、この昇圧回路ＤＢから液晶へ電流を流すように
トランジスタＴg のＯＮ／ＯＦＦ制御を行うことによ
り、昇圧開始時の不要な消費電流をなくし、時間的に早
く昇圧レベルに昇圧させることが可能となる。
【００３６】因みに、図５は電源投入後１０［ｍｓ］ま
では昇圧回路ＤＢに負荷を繋がず、この１０［ｍｓ］経
過して出力が約−２．９５Ｖまで昇圧した後に負荷を繋
いだ場合の特性であり、これを電源投入当初から負荷を
繋いで昇圧動作させた図１２の場合と比べると明らかな
ように、電源投入後１０［ｍｓ］で負荷を接続するよう
にすれば完全に立ち上がるまでの時間が短くなっている
ことが分かる。
では昇圧回路ＤＢに負荷を繋がず、この１０［ｍｓ］経
過して出力が約−２．９５Ｖまで昇圧した後に負荷を繋
いだ場合の特性であり、これを電源投入当初から負荷を
繋いで昇圧動作させた図１２の場合と比べると明らかな
ように、電源投入後１０［ｍｓ］で負荷を接続するよう
にすれば完全に立ち上がるまでの時間が短くなっている
ことが分かる。
【００３７】図２は本発明の第２実施例に係る液晶回路
の概略構成を示すものである。この図に示す液晶回路は
第１実施例におけるトランジスタＴg の代りに、液晶ド
ライバ回路ＤＲn への駆動信号伝送路にＮＡＮＤゲート
Ｌg1及びインバータゲートＬg2からなる駆動信号ゲート
回路を設け、このゲート回路をタイマ回路ＴＭの出力で
開閉制御することにより、昇圧回路ＤＢに対して負荷を
断続するようにしたものである。すなわち、前述したよ
うに電源投入当初、例えば１０［ｍｓ］の間、タイマ回
路ＴＭの出力を論理“０”にしてゲート回路を閉じ、液
晶駆動信号を液晶ドライバ回路ＤＲn へ与えないように
するとともに、その１０［ｍｓ］の経過後にタイマ回路
ＴＭの出力を論理“１”にしてゲート回路を開き、液晶
駆動信号を液晶ドライバ回路ＤＲn へ与えるようにす
る。よって、この第２実施例によっても、昇圧開始時の
不要な消費電流をなくし、時間的に早く昇圧レベルに昇
圧させることができることとなる。
の概略構成を示すものである。この図に示す液晶回路は
第１実施例におけるトランジスタＴg の代りに、液晶ド
ライバ回路ＤＲn への駆動信号伝送路にＮＡＮＤゲート
Ｌg1及びインバータゲートＬg2からなる駆動信号ゲート
回路を設け、このゲート回路をタイマ回路ＴＭの出力で
開閉制御することにより、昇圧回路ＤＢに対して負荷を
断続するようにしたものである。すなわち、前述したよ
うに電源投入当初、例えば１０［ｍｓ］の間、タイマ回
路ＴＭの出力を論理“０”にしてゲート回路を閉じ、液
晶駆動信号を液晶ドライバ回路ＤＲn へ与えないように
するとともに、その１０［ｍｓ］の経過後にタイマ回路
ＴＭの出力を論理“１”にしてゲート回路を開き、液晶
駆動信号を液晶ドライバ回路ＤＲn へ与えるようにす
る。よって、この第２実施例によっても、昇圧開始時の
不要な消費電流をなくし、時間的に早く昇圧レベルに昇
圧させることができることとなる。
【００３８】さらに、第２実施例のものと第１実施例の
ものとを比較してみると、第１実施例では昇圧回路ＤＢ
の出力端子から液晶等価回路ＬＣn までにトランジスタ
が２個あるが、第２実施例のものではトランジスタ１個
なので接地電位を液晶に出力できることとなる。
ものとを比較してみると、第１実施例では昇圧回路ＤＢ
の出力端子から液晶等価回路ＬＣn までにトランジスタ
が２個あるが、第２実施例のものではトランジスタ１個
なので接地電位を液晶に出力できることとなる。
【００３９】上記した第１、第２の実施例においては、
タイマ回路によって時間的に昇圧回路と負荷との断続を
制御するようになっているが、これに限られることはな
く、例えば、昇圧回路出力のレベル検出を利用する構成
とすることもできる。
タイマ回路によって時間的に昇圧回路と負荷との断続を
制御するようになっているが、これに限られることはな
く、例えば、昇圧回路出力のレベル検出を利用する構成
とすることもできる。
【００４０】図４はそのレベル検出を利用した、ゲート
回路の開閉制御部の回路構成例を示すものである。この
図に示すものは、レベル検出器としてのＡ／Ｄ変換器５
０１とレベル基準値記憶部５０２とコンパレータ５０３
とから構成されている。Ａ／Ｄ変換器５０１には昇圧回
路の出力が入力され、このＡ／Ｄ変換器５０１の出力レ
ベルとレベル基準値記憶部５０２の出力レベルとがコン
パレータ５０３で比較され、前者が後者のレベルに到達
すると、上記第１実施例のものの場合にはトランジスタ
ＴNSをオンさせ、上記第２実施例のものの場合にはゲー
ト回路Ｌg1，Ｌg2を開くようにするものである。この場
合、昇圧回路の出力レベルは若干変動するため、コンパ
レータ５０３として、その変動分を吸収するのに十分な
程度のヒステリシスを持つものを使用するのが望まし
い。
回路の開閉制御部の回路構成例を示すものである。この
図に示すものは、レベル検出器としてのＡ／Ｄ変換器５
０１とレベル基準値記憶部５０２とコンパレータ５０３
とから構成されている。Ａ／Ｄ変換器５０１には昇圧回
路の出力が入力され、このＡ／Ｄ変換器５０１の出力レ
ベルとレベル基準値記憶部５０２の出力レベルとがコン
パレータ５０３で比較され、前者が後者のレベルに到達
すると、上記第１実施例のものの場合にはトランジスタ
ＴNSをオンさせ、上記第２実施例のものの場合にはゲー
ト回路Ｌg1，Ｌg2を開くようにするものである。この場
合、昇圧回路の出力レベルは若干変動するため、コンパ
レータ５０３として、その変動分を吸収するのに十分な
程度のヒステリシスを持つものを使用するのが望まし
い。
【００４１】
【発明の効果】以上説明したように本発明によれば、液
晶ドライバ回路への電源または駆動信号供給路にゲート
回路を設け、このゲート回路を開閉制御するようにした
ため、昇圧回路から負荷に電流を流さない状態で電源を
立上げ、昇圧回路出力が液晶駆動に必要な十分な値まで
昇圧された後に、この昇圧回路から負荷へ電流を流すよ
うにゲート回路のＯＮ／ＯＦＦ制御を行うことにより、
昇圧開始時の不要な消費電流をなくし、時間的に早く昇
圧レベルに昇圧させることが可能となる。
晶ドライバ回路への電源または駆動信号供給路にゲート
回路を設け、このゲート回路を開閉制御するようにした
ため、昇圧回路から負荷に電流を流さない状態で電源を
立上げ、昇圧回路出力が液晶駆動に必要な十分な値まで
昇圧された後に、この昇圧回路から負荷へ電流を流すよ
うにゲート回路のＯＮ／ＯＦＦ制御を行うことにより、
昇圧開始時の不要な消費電流をなくし、時間的に早く昇
圧レベルに昇圧させることが可能となる。
【図１】本発明の第１実施例に係る液晶回路の構成を示
す回路図。
す回路図。
【図２】本発明の第２実施例に係る液晶回路の構成を示
す回路図。
す回路図。
【図３】負荷断続制御回路となる図１、図２に示すタイ
マ回路の構成を示す回路図。
マ回路の構成を示す回路図。
【図４】負荷断続制御回路の変形例となる昇圧レベル検
出回路の構成を示す回路図。
出回路の構成を示す回路図。
【図５】電源投入後、１０［ｍｓ］経過するまで昇圧回
路に負荷を繋がず、この１０［ｍｓ］経過して出力が約
−２．９５Ｖまで昇圧した後に負荷を繋いだ場合の昇圧
特性を示す曲線図。
路に負荷を繋がず、この１０［ｍｓ］経過して出力が約
−２．９５Ｖまで昇圧した後に負荷を繋いだ場合の昇圧
特性を示す曲線図。
【図６】昇圧回路の本体部の構成を示す回路図。
【図７】昇圧回路の制御回路部の構成を示す回路図。
【図８】従来の液晶回路の構成を示す回路図。
【図９】従来の昇圧原理説明のためにその無負荷状態の
概略構成を示す回路図。
概略構成を示す回路図。
【図１０】従来の昇圧原理説明のためにその有負荷状態
の概略構成を示す回路図。
の概略構成を示す回路図。
【図１１】無負荷状態での昇圧特性を示す曲線図。
【図１２】負荷接続状態（抵抗１ＭΩ）での昇圧特性を
示す曲線図。
示す曲線図。
ＬＣn 液晶等価回路 ＤＲn 液晶ドライバ回路 ＤＢ 昇圧回路 Ｔg 電源供給路断続用のスイッチングトランジスタ
（ゲート回路） Ｌg1，Ｌg2 駆動信号断続用の論理ゲート（ゲート回
路） ＴＭ タイマ回路（ゲート制御回路） ４０１ 昇圧時間カウンタ ４０２ 時間基準値記憶部 ４０３ 時間コンパレータ ５０１ 昇圧出力レベル検出Ａ／Ｄ変換器 ５０２ レベル基準値記憶部 ５０３ レベルコンパレータ
（ゲート回路） Ｌg1，Ｌg2 駆動信号断続用の論理ゲート（ゲート回
路） ＴＭ タイマ回路（ゲート制御回路） ４０１ 昇圧時間カウンタ ４０２ 時間基準値記憶部 ４０３ 時間コンパレータ ５０１ 昇圧出力レベル検出Ａ／Ｄ変換器 ５０２ レベル基準値記憶部 ５０３ レベルコンパレータ
Claims (6)
- 【請求項１】液晶ドライバ回路と、 電源電圧を前記液晶ドライバ回路における液晶駆動に必
要な値へ昇圧する昇圧回路と、 前記液晶ドライバ回路への電源または駆動信号供給路に
挿入されたゲート回路と、 前記ゲート回路を開閉制御する制御回路とを備えている
ことを特徴とする半導体集積回路。 - 【請求項２】ゲート回路は液晶ドライバ回路への電源供
給路に挿入されたスイッチ素子によって形成されている
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】ゲート回路は液晶ドライバ回路への駆動信
号伝送路に挿入されたＡＮＤ回路によって形成されてい
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】制御回路は電源の立上げ時に昇圧回路の出
力電圧が所定の値になってからゲート回路を開くことを
特徴とする請求項１〜３のうちいずれか１項記載の半導
体集積回路。 - 【請求項５】制御回路は電源の立上げから昇圧回路の出
力電圧が所定の値になるまでの時間をカウントするタイ
マ回路によって形成されていることを特徴とする請求項
１〜４のうちいずれか１項記載の半導体集積回路。 - 【請求項６】制御回路は電源の立上げから昇圧回路の出
力電圧が所定の値に到達したことを検出するレベル検出
回路によって形成されていることを特徴とする請求項１
〜４のうちいずれか１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30800593A JPH07159754A (ja) | 1993-12-08 | 1993-12-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30800593A JPH07159754A (ja) | 1993-12-08 | 1993-12-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07159754A true JPH07159754A (ja) | 1995-06-23 |
Family
ID=17975749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30800593A Pending JPH07159754A (ja) | 1993-12-08 | 1993-12-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07159754A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021880A1 (fr) * | 1995-01-11 | 1996-07-18 | Seiko Epson Corporation | Circuit d'alimentation, affichage a cristaux liquides et dispositif electronique |
| WO2004047068A1 (ja) * | 2002-11-21 | 2004-06-03 | Toshiba Matsushita Display Technology Co., Ltd. | 電圧生成回路 |
| JP2006215562A (ja) * | 2005-02-02 | 2006-08-17 | Samsung Electronics Co Ltd | 液晶表示装置の駆動装置及びこれを備えた液晶表示装置 |
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| JP2010004642A (ja) * | 2008-06-19 | 2010-01-07 | Oki Semiconductor Co Ltd | 昇圧回路 |
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1993
- 1993-12-08 JP JP30800593A patent/JPH07159754A/ja active Pending
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