KR100762679B1 - 레벨 쉬프터 - Google Patents

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Abstract

본 발명의 실시예에 의한 레벨 쉬프터는, 초기 충전부(initial charging part) 및 상기 초기 충전부와 각각 연결된 n개의 레벨 쉬프터부(level shifter part)로 구성되며, 상기 레벨 쉬프터부는, 상기 초기 충전부에서 출력되는 신호가 게이트로 인가되는 제 1 트랜지스터(T1)와; 제 1노드(N1) 및 입력전압(IN) 단자 사이에 연결되는 캐패시터(C)와; 상기 제 1노드(N1)에 게이트가 접속되고, 제 2전원(VDDH) 및 출력전압(OUT) 단자 사이에 연결되는 제 2트랜지스터(T2)와; 상기 입력전압(IN) 단자에 게이트가 접속되고, 접지전압(GND) 및 출력전압(out 1 ~ out n) 단자 사이에 연결되는 제 3트랜지스터(T3)가 포함됨을 특징으로 한다.
이와 같은 본 발명에 의하면, 캐패시터 커플링 효과를 이용한 전압 부스팅(boosting) 동작을 통해 short circuit 전류를 크게 줄여 저 소비 전력 회로를 구현하고 출력 파형의 상승 전파지연(rising propagation delay)과 하강 전파지연(falling propagation delay)을 균일하게 유지시킬 수 있다는 장점이 있다.

Description

레벨 쉬프터{level shifter}
도 1a 및 도 1b는 종래의 레벨 쉬프터 구조를 나타내는 회로도.
도 2a 및 도 2b는 본 발명의 실시예에 의한 레벨 쉬프터의 회로도.
도 3a 내지 도 3c는 도 2a에 도시된 레벨 쉬프터 회로의 동작을 설명하기 위한 도면.
도 4a 내지 도 4c는 도 2b에 도시된 레벨 쉬프터 회로의 동작을 설명하기 위한 도면.
도 5a 및 도 5b는 본 발명의 다른 실시예에 의한 레벨 쉬프터의 회로도.
본 발명은 레벨 쉬프터에 관한 것으로, 특히 소비전력 및 전파지연(propagation delay) 문제를 극복하는 레벨 쉬프터에 관한 것이다.
도 1a 및 도 1b는 종래의 레벨 쉬프터 구조를 나타내는 회로도이다.
단, 도 1a는 레벨 업 쉬프터(level up shifter)에 대한 회로도이고, 도 1b는 레벨 다운 쉬프터(level down shifter)에 대한 회로도이다.
여기서, 도 1a에 도시된 VDDH는 레벨 업 쉬프터의 공급 전압이고, 도 1b에 도시된 VDDL 및 VSS는 레벨 다운 쉬프터의 공급 전압이며, IN은 레벨 업/다운 쉬프터의 입력전압, OUT는 출력전압을 나타낸다.
이하, 도 1a를 참조하여 레벨 업 쉬프터의 구조 및 동작을 설명하도록 한다.
도 1a를 참조하면 종래의 레벨 업 쉬프터는 입력전압(IN) 및 반전된 입력전압(INb)를 제공받는 제 1 및 제 2 N채널 트랜지스터(NM1, NM2)와; 상기 입력전압을 승압(level up) 하기 위한 래치 회로로 구성되며, 상기 래치 회로는 제 1 및 제 2 P채널 트랜지스터(PM1, PM2)로 구성된다.
상기 NM1, NM2는 각각 게이트가 입력전압(IN) 및 반전된 입력전압(INb)과 연결되고, 소스는 접지 전압(GND)와 연결되며, 드레인은 각각 제 1 및 제 2노드(A, B)에 접속되어 상기 래치 회로에 연결된다. 단, 상기 제 2노드(B)는 출력전압(OUT)과 연결된다.
상기 래치 회로를 구성하는 PM1, PM2의 게이트 및 드레인은 각각 상기 제 1 및 제 2노드 사이에 교차되어 연결되며, 소스는 레벨 업 쉬프터의 공급 전압인 VDDH에 연결된다.
상기 구조를 갖는 종래의 레벨 업 쉬프터의 경우 예컨대 입력전압(IN)이 0V~5V의 범위를 갖고 출력전압 OUT이 0V~10V의 범위를 갖는다면 IN이 하이 레벨 즉, 5V일 때 INb는 로우 레벨 즉, 0V가 되고 IN이 로우 레벨(0V) 일 때 INb는 하이 레벨(5V)이 된다.
상기 IN이 5V일 경우 IN이 인가되는 NM1은 턴 온되고 INb가 인가되는 NM2는 턴 오프된다. 이에 따라 상기 턴 온된 NM1을 통해 PM2가 턴 온 되고 출력전압(OUT) 은 상기 공급전압 VDDH에 의해 승압(level up) 되어 10V가 된다.
반면, IN이 0V일 경우 INb이 인가되는 NM2가 턴 온되고 IN이 인가되는 NM1은 턴 오프되어 출력전압(OUT)은 0V가 된다.
도 1b에 도시된 레벨 다운 쉬프터의 경우에도 상기 설명한 레벨 업 쉬프터와 같은 원리로 동작된다.
상기 종래의 레벨 업 쉬프터의 동작을 보다 상세히 설명하면 다음과 같다
먼저 상기 입력전압(IN)이 로우 레벨(0V)에서 하이 레벨(5V)로 천이하면, 상기 NM1은 턴 온되고, 상기 NM2는 턴 오프된다. 상기 NM1이 턴 온됨에 따라 제 1 노드(A)가 로우 레벨로 되고, 상기 PM2가 턴 온된다. 따라서, 상기 제 2 노드(B)는 하이 레벨로 되고, 상기 PM1은 턴 오프된다.
이에 상기 제 2 노드(B)의 전압 레벨은 상기 PM2를 통한 승압전압 즉, VDDH와 동일하고, 이 전압(10V)은 출력전압(OUT)으로 제공된다.
반면, 상기 입력전압(IN)이 하이 레벨(5V)에서 로우 레벨(0V)로 천이하면, 상기 NM1은 턴 오프 되고, 상기 NM2는 턴 온된다. 상기 NM2가 턴 온 됨에 따라 상기 제 2 노드(B)가 로우 레벨로 되고, 상기 PM1이 턴 온 된다. 따라서, 상기 제 1 노드(A)는 하이 레벨이 되고, 상기 PM2는 턴 오프 된다.
이에 상기 제 2 노드(B)의 전압 레벨은 상기 NM2의 턴 온에 의해 로우레벨(0V)이 되고, 이 전압(0V)은 출력전압(OUT)으로 제공된다.
그러나, 이와 같은 종래의 레벨 쉬프터 구조에서는 상기 입력전압(IN)이 하이 레벨에서 로우 레벨로 천이하는 시점에서 상기 PM2는 턴 온 상태이고, 상기 NM2 는 턴 오프 상태에서 턴 온 상태로 천이하므로, 상기 구간 동안 상기 PM2와 상기 NM2모두가 턴 온 상태를 유지하여 상기 PM2, NM2 사이에 전류 통로가 형성된다.
반대로, 상기 입력전압(IN)이 로우 레벨에서 하이 레벨로 천이하는 시점에는 상기 PM1과 상기 NM1 모두가 턴 온 상태를 유지하여 상기 PM1, NM1 사이에 전류 통로가 형성되며, 이때 발생하는 short circuit 전류는 회로의 소비 전력을 증가시키는 단점이 된다.
또한, 종래의 레벨 쉬프터 구조의 경우 입력전압이 로우 레벨에서 하이 레벨로 천이할 경우 출력 전압이 생성될 때 2 단계(phase)가 필요하나, 입력전압이 하이 레벨에서 로우 레벨로 천이할 경우에는 출력 전압이 생성될 때 1 단계(phase)가 필요하게 된다. 즉, 출력 전압 생성시 동작 단계가 달라 출력 파형에 있어서 항상 상승 전파지연(rising propagation delay)과 하강 전파지연(falling propagation delay)이 서로 다르다는 문제가 있다.
또한, 종래의 레벨 쉬프터 구조의 경우 언제나 입력전압이 인가되는 트랜지스터(NM1, NM2)가 cross coupled 된 트랜지스터(PM1, PM2) 보다 전류구동 능력이 더 커야만 회로가 동작한다는 특성이 있으며, 이는 NM1, NM2의 width가 상당히 커야 하는 단점을 갖게 된다.
이와 같이 입력전압이 인가되는 트랜지스터(NM1, NM2)의 W(Width)/L(Length) 즉, 사이즈(size)가 커질 경우 입력신호가 바라 보는 캐패시턴스의 값이 커져 입력전압이 로우 레벨(0V)에서 하이 레벨로(5V)로, 또는 하이 레벨(5V)에서 로우 레벨(0V)로 천이되는 기울기가 더 작아지게 된다. 즉, 구조적으로 대칭되는 반대편 cross coupled된 트랜지스터(PM1, PM2)가 턴 온 될 때까지 상기 PM1, PM2 및 이에 대응되는 NM1, NM2가 각각 둘 다 턴 온 되어 앞서 설명한 short circuit 전류가 많이 발생하는 단점을 갖게 되므로 앞서 언급한 short circuit 전류는 더욱 크게 증가되고 따라서 소비전력이 매우 크게 된다는 단점이 있다.
본 발명은 초기 충전부(initial charging part) 및 상기 초기 충전부와 각각 연결된 n개의 레벨 쉬프터부(level shifter part)로 구성되는 것으로, 상기 초기 충전부는 각 레벨 쉬프터부에 구비된 캐패시터의 충전을 초기화하며, 상기 각각의 레벨 쉬프터부는 캐패시터 커플링 효과를 이용한 전압 부스팅(boosting) 동작을 통해 short circuit 전류를 크게 줄여 저 소비 전력 회로를 구현하고 출력 파형의 상승 전파지연(rising propagation delay)과 하강 전파지연(falling propagation delay)을 균일하게 유지시켜주도록 구성되는 레벨 쉬프터를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 레벨 쉬프터는, 초기 충전부(initial charging part) 및 상기 초기 충전부와 각각 연결된 n개의 레벨 쉬프터부(level shifter part)로 구성되며, 상기 레벨 쉬프터부는, 상기 초기 충전부에서 출력되는 신호가 게이트로 인가되는 제 1 트랜지스터(T1)와; 제 1노드(N1) 및 입력전압(IN) 단자 사이에 연결되는 캐패시터(C)와; 상기 제 1노드(N1)에 게이트가 접속되고, 제 2전원(VDDH) 및 출력전압(OUT) 단자 사이에 연결되는 제 2트랜지스터 (T2)와; 상기 입력전압(IN) 단자에 게이트가 접속되고, 접지전압(GND) 및 출력전압(out 1 ~ out n) 단자 사이에 연결되는 제 3트랜지스터(T3)가 포함됨을 특징으로 한다.
여기서, 상기 제 1트랜지스터(T1)의 소스는 제 1전원(VDDL)과 연결되고, 드레인은 제 1노드(N1)에 연결되고, 상기 제 1전원(VDDL)는 상기 제 2전원(VDDH)보다 낮은 양의 전압이며, 상기 입력전압(IN)은 최초 로우레벨로 입력됨을 특징으로 한다.
또는, 상기 제 1트랜지스터(T1)의 소스가 제 2전원(VDDH)과 연결되고, 드레인은 제 1노드(N1)에 연결되며, 상기 입력전압(IN)은 최초 하이레벨로 입력됨을 특징으로 한다.
또한, 상기 제 2 트랜지스터(T2) 및 제 3트랜지스터(T3)는 서로 다른 타입으로 구현되어 풀 업(pull up) 트랜지스터 및 풀 다운(pull down) 트랜지스터로 동작하며, 상기 제 2트랜지스터(T2)는 P채널 트랜지스터이고, 제 3트랜지스터(T3)는 N채널 트랜지스터임을 특징으로 한다.
또한, 상기 초기 충전부는 초기화 신호(reset) 및 반전된 초기화 신호(resetb)를 입력받아 이를 소정 전압으로 승압시켜 출력하는 승압 회로부와, 상기 승압회로부의 출력 전압을 안정화하는 버퍼부를 포함하고, 상기 승압 회로부는 초기화 신호(reset) 및 반전된 초기화 신호(resetb)를 제공받는 제 1 및 제 2 N채널 트랜지스터(NM1, NM2)와; 상기 입력전압을 승압(level up) 하기 위한 래치 회로로 구성되며, 상기 래치 회로는 제 1 및 제 2 P채널 트랜지스터(PM1, PM2)로 구성됨을 특징으로 한다.
또한, 본 발명의 다른 실시예에 의한 레벨 쉬프터는, 초기화 신호(reset) 및 반전된 초기화 신호(resetb)를 입력받아 이를 소정 전압으로 강압시켜 출력하는 강압 회로부와, 버퍼부를 포함하여 구성되는 초기 충전부(initial charging part) 및 상기 초기 충전부와 각각 연결된 n개의 레벨 쉬프터부(level shifter part)로 구성되며,
상기 레벨 쉬프터부는 각각 상기 초기 충전부에서 출력되는 신호가 게이트로 인가되고, 제 1노드(N1)와 제 3전원(VSS) 또는 접지전압(GND) 사이에 구비된 제 1 트랜지스터(T1)와; 제 1노드(N1) 및 입력전압(IN) 단자 사이에 연결되는 캐패시터(C)와; 상기 제 1노드(N1)에 게이트가 접속되고, 제 3전원(VSS) 및 출력전압(OUT) 단자 사이에 연결되는 제 2트랜지스터(T2)와; 상기 상기 입력전압(IN) 단자에 게이트가 접속되고, 제 1전원(VDDL) 및 출력전압(OUT) 단자 사이에 연결되는 제 3트랜지스터(T3)가 포함됨을 특징으로 한다.
여기서, 상기 제 1트랜지스터(T1)의 소스에 접지전압(GND)이 입력될 경우 상기 입력전압(IN)은 최초 하이 레벨로 입력되고, 상기 제 1트랜지스터(T1)의 소스에 제 3전원(VSS)이 입력될 경우 상기 입력전압(IN)은 최초 로우 레벨로 입력됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 2a 및 도 2b는 본 발명의 실시예에 의한 레벨 쉬프터의 회로도이다.
단, 도 2a 및 도 2b에 도시된 제 1전원(VDDL) 및 제 2전원(VDDH)는 레벨 쉬프터의 공급 전압이고, IN은 레벨 쉬프터의 입력전압, out 1 ~ out n은 출력전압을 나타낸다.
이 때, 상기 제 2전원(VDDH)는 제 1전원(VDDL)보다 높은 양의 전압이며, 바람직하게는 상기 제 1전원(VDDL)의 2배 높은 값을 갖는다.
본 발명의 실시예의 경우 상기 제 2전원(VDDH)는 10V, 상기 제 1전원(VDDL)은 5V가 인가됨을 그 예로 설명한다.
이하, 도 2를 참조하여 본 발명의 실시예에 의한 레벨 쉬프터의 구조 및 동작을 설명하도록 한다.
먼저 도 2a에 도시된 본 발명의 실시예에 의한 레벨 쉬프터는, 초기 충전부(initial charging part)(200) 및 상기 초기 충전부(200)와 각각 연결된 n개의 레벨 쉬프터부(level shifter part)(300)로 구성된다.
즉, 입력된 전압에 대한 레벨 쉬프팅된 전압을 각 채널 별로 제공하기 위해 n개의 레벨 쉬프터부(300)가 구비되고, 상기 n개의 레벨 쉬프터부(300)에 각각 구비된 캐패시터(C)의 초기 충전을 위해 1개의 초기 충전부(200)가 각각의 레벨 쉬프터부(300)에 연결됨을 특징으로 한다.
이를 통해 상기 초기 충전부(200)는 각 레벨 쉬프터부에 구비된 캐패시터의 충전을 초기화하며, 상기 각각의 레벨 쉬프터부(300)는 입력 전압의 레벨 쉬프팅에 있어 캐패시터 커플링 효과를 이용한 전압 부스팅(boosting) 동작을 통해 short circuit 전류를 크게 줄여 저 소비 전력 회로를 구현하고 출력 파형의 상승 전파지 연(rising propagation delay)과 하강 전파지연(falling propagation delay)을 균일하게 유지시켜주는 역할을 한다.
먼저 상기 초기 충전부(200)는 초기화 신호(reset) 및 반전된 초기화 신호(resetb)를 입력받아 이를 소정 전압으로 승압시켜 출력하는 승압 회로부(210)와, 버퍼부(220)로 구성된다.
상기 승압 회로부(210)는 앞서 도 1에 도시된 종래의 레벨 쉬프터와 동일한 구조로 이루어 질 수 있으며, 이에 따라 도 2에 도시된 승압 회로부는 초기화 신호(reset) 및 반전된 초기화 신호(resetb)를 제공받는 제 1 및 제 2 N채널 트랜지스터(NM1, NM2)와; 상기 입력전압을 승압(level up) 하기 위한 래치 회로로 구성되며, 상기 래치 회로는 제 1 및 제 2 P채널 트랜지스터(PM1, PM2)로 구성된다.
상기 NM1, NM2는 각각 게이트가 초기화 신호(reset) 및 반전된 초기화 신호(resetb)와 연결되고, 소스는 접지 전압(GND)와 연결되며, 드레인은 각각 제 1 및 제 2노드(A, B)에 접속되어 상기 래치 회로에 연결된다. 단, 상기 제 2노드(B)는 출력전압(OUT)과 연결된다.
상기 래치 회로를 구성하는 PM1, PM2의 게이트 및 드레인은 각각 상기 제 1 및 제 2노드 사이에 교차되어 연결되며, 소스는 승압 회로부의 공급 전압인 VDDH에 연결된다.
상기 구조를 갖는 승압 회로부의 경우 예컨대 초기화 신호가 0V~5V의 범위를 갖고 출력전압 OUT이 0V~10V의 범위를 갖는다면 초기화 신호(reset)가 하이 레벨 즉, 5V일 때 반전된 초기화 신호(resetb)는 로우 레벨 즉, 0V가 되고 초기화 신호 (reset)가 로우 레벨(0V) 일 때 반전된 초기화 신호(resetb)는 하이 레벨(5V)이 된다.
상기 reset이 5V일 경우 reset이 인가되는 NM1은 턴 온되고 resetb가 인가되는 NM2는 턴 오프된다. 이에 따라 상기 턴 온된 NM1을 통해 PM2가 턴 온 되고 출력전압(OUT)은 상기 공급전압 VDDH에 의해 승압(level up) 되어 10V가 된다.
반면, reset이 0V일 경우 resetb가 인가되는 NM2가 턴 온되고 reset이 인가되는 NM1은 턴 오프되어 출력전압(OUT)은 0V가 된다.
이와 같이 상기 승압 회로부의 출력전압은 상기 버퍼부(220)를 통해 각각 n개의 레벨 쉬프터부에 전달된다. 여기서, 상기 버퍼부는 일 예로 도 2에 도시된 바와 같이 인버터 2개가 직렬 연결된 구조로 이루어질 수 있다.
또한, 상기 레벨 쉬프터부(300)는 각각 상기 초기 충전부에서 출력되는 신호가 게이트로 인가되는 제 1 트랜지스터(T1)와; 제 1노드(N1) 및 입력전압(IN) 단자 사이에 연결되는 캐패시터(C)와; 상기 제 1노드(N1)에 게이트가 접속되고, 제 2전원(VDDH) 및 출력전압(OUT) 단자 사이에 연결되는 제 2트랜지스터(T2)와; 상기 입력전압(IN) 단자에 게이트가 접속되고, 접지전압(GND) 및 출력전압(OUT) 단자 사이에 연결되는 제 3트랜지스터(T3)가 포함되어 구성된다.
여기서, 상기 제 1트랜지스터(T1)의 소스는 제 1전원(VDDL)과 연결되고, 드레인은 제 1노드(N1)에 연결된다.
이에 대해 도 2b에 도시된 본 발명의 실시예에 의한 레벨 쉬프터는, 초기 충전부(initial charging part)(400) 및 상기 초기 충전부(400)와 각각 연결된 n개의 레벨 쉬프터부(level shifter part)(500)로 구성되며, , 상기 n개의 레벨 쉬프터부(500)에 각각 구비된 캐패시터(C)의 초기 충전을 위해 1개의 초기 충전부(400)가 각각의 레벨 쉬프터부(500)에 연결되는 것으로 상기 초기 충전부(400)의 구성 및 동작은 앞서 도 2a에 도시된 실시예와 동일하다.
단, 상기 레벨 쉬프터부(500)의 경우 도 2a에 도시된 실시예와 그 구성은 동일하나 상기 제 1트랜지스터(T1)의 소스에 제 1전원(VDDL)이 아닌 제 2전원(VDDH)가 입력되고, 상기 입력전압(IN)이 최초 로우 레벨로 입력(도 2a)되지 아니하고, 하이 레벨로 입력된다는 점에 그 차이가 있다.
즉, 도 2a에 도시된 실시예와 비교할 때, 도 2b에 도시된 실시예의 경우 상기 레벨 쉬프터부(500)는 공급 전압으로서의 제 1전원(VDDL)이 제거되고, 입력전압(IN)이 위상이 도 2a의 실시예와는 반전되게 입력된다.
따라서, 상기 제 1트랜지스터(T1)의 소스는 도 2a의 실시예의 경우 상기 제 1전원(VDDL)과 연결되고, 도 2b의 실시예의 경우 상기 제 2전원(VDDH)와 연결되며, 드레인은 각각 제 1노드(N1)에 연결된다.
또한, 도 2a 및 도 2b의 각 실시예에서 상기 제 2 트랜지스터(T2) 및 제 3트랜지스터(T3)는 서로 다른 타입으로 구성되어 동시에 턴 온되지 않음을 특징으로 한다. 즉, 상기 제 2트랜지스터(T2)는 풀 업(pull up) 트랜지스터로 동작하고, 상기 제 3트랜지스터(T3)는 풀 다운(pull down) 트랜지스터로 동작한다.
도 2에 도시된 실시예의 경우 상기 제 2트랜지스터(T2)는 P채널 트랜지스터이고, 제 3트랜지스터(T3)는 N채널 트랜지스터로 구성된다.
이와 같이 본 발명의 실시예에 의한 레벨 쉬프터부는, 하나의 캐패시터와, 이를 초기에 초기화하여 충전(charging) 하고 캐패시터 커플링(capacitor coupling) 효과에 의해 발생할 수 있는 역 전류(reverse current)를 방지하는 제 1트랜지스터와, 상기 캐패시터 커플링에 의해 부스팅(boosting)된 전압을 게이트를 통하여 입력신호로 수신하는 풀 업 트랜지스터로서의 제 2트랜지스터(T2) 와, 상기 제 2트랜지스터(T2)와 반대 타입으로 구성된 풀 다운 트랜지스터로서의 제 3트랜지스터(T3)로 구성된다.
또한, 본 발명의 실시예는 상기 풀 업 트랜지스터와 풀 다운 트랜지스터의 게이트와 소스간의 전압 스윙 범위(swing range)가 각각 분리되어 서로 독립적으로 구현되는 것으로, 상기 풀 업 트랜지스터 및 풀 다운 트랜지스터의 게이트와 소스 간의 전압 스윙 범위를 종래에 비해 절반으로 줄일 수 있게 되어 소비전력을 최소화 할 수 있게 됨을 특징으로 한다.
이 때, 상기 제 2트랜지스터(T2)의 소스는 공급 전원인 제 2전원(VDDH)에 연결되고 드레인은 출력전압(out 1 ~ out n) 단자에 연결되며, 상기 제 3트랜지스터(T3)의 소스는 접지전압 단자에 연결되고 드레인은 출력전압(out 1 ~ out n) 단자에 연결된다.
또한, 상기 제 2전원(VDDH)는 캐패시터(C)를 충전하는데 사용되는 제 1전원(VDDL)보다 높으며, 바람직하게는 제 1전원(VDDL)에 비해 2배 높은 양의 전압임을 특징으로 한다.
도 3a 내지 도 3c는 도 2a에 도시된 레벨 쉬프터 회로의 동작을 설명하기 위 한 도면이다.
도 3a 내지 도 3c를 참조하여, 도 2a에 도시된 본 발명의 실시예에 의한 레벨 쉬프터 회로의 동작을 설명하면 다음과 같다.
단, 동작의 설명에 있어, 상기 입력전압(IN)은 0V~5V, 출력전압(OUT)은 0V~10V, 제 1전원(VDDL)은 5V, 제 2전원(VDDH)은 10V, 초기화 신호(reset)가 0V ~ 5V인 경우를 예로 하여 설명하도록 한다.
먼저 도 3a를 참조하면, 상기 입력신호(IN)가 최초 로우 레벨 즉, 0V로 인가되는 경우 상기 초기 충전부에 구비된 승압 회로부의 초기화 신호(reset)도 로우레벨(0V)로 제공된다.
이에 상기 초기 충전부는 로우 레벨 즉, 0V를 출력하여 버퍼부를 거쳐 상기 레벨 쉬프터부에 구비된 제 1트랜지스터(T1)의 게이트에 제공되고, 상기 제 1트랜지스터(T1)은 P채널 트랜지스터이므로 상기 신호에 의해 상기 제 1트랜지스터(T1)은 턴 온 된다.
이에 따라 상기 제 1노드(N1)에는 제 1전원(VDDL) 즉, 5V가 인가되며, 상기 캐패시터(C)에는 5V의 전압이 초기에 충전된다.
따라서, 상기 제 1노드(N1)에 게이트가 연결된 풀 업 트랜지스터로서의 제 2트랜지스터(T2)는 소스와 게이트 간의 전압 차이가 VDDH-VDDL 즉 5V가 되며, 이에 상기 제 2트랜지스터(T2)가 도시된 바와 같이 P채널 트랜지스터로 구현되기 때문에 상기 제 2트랜지스터(T2)는 턴 온된다.
반면에 풀 다운 트랜지스터로서의 제 3트랜지스터(T3)는 게이트와 연결되는 입력전압(IN)이 0V이고, 소스에 인가되는 접지전압(GND)이 0V이므로 게이트와 소스 간의 전압 차이가 0V가 되며, 이에 상기 제 3트랜지스터(T3)는 턴 오프된다.
따라서, 상기 출력전압(OUT) 단자로 출력되는 출력전압은 상기 제 2트랜지스터(T2)의 소스로 입력되는 제 2전원(VDDH)에 의해 10V가 된다.
또한, 상기 제 1노드(N1)에 5V가 인가되고, 상기 캐패시터(C)에 5V의 전압이 충전된 이후에는 도 3b에 도시된 바와 같이 상기 초기 충전부에 구비된 승압 회로부의 초기화 신호(reset)가 하이 레벨(5V)로 변환되어 제공되며, 이에 따라 상기 초기 충전부는 하이 레벨 즉, VDDH와 같은 10V를 출력하여 상기 레벨 쉬프터부에 구비된 제 1트랜지스터(T1)의 게이트에 제공되고, 결과적으로 상기 제 1트랜지스터(T1)가 턴 오프 된다.
상기 제 1트랜지스터(T1)이 턴 오프됨에 따라 상기 제 1노드는 플로팅(floating) 상태가 되며, 상기 캐패시터(C)는 초기 충전된 5V가 유지되며, 출력전압 또한 앞서 도 3a에서와 같이 10V가 유지된다.
즉, 본 발명에 의할 경우 상기 캐패시터는 제 1트랜지스터(T1)의 문턱 전압의 영향을 받지 않고 상기 제 1전원(VDDL)이 그대로 충전될 수 있다.
여기서, 상기 입력신호(IN)가 최초 로우 레벨로 입력될 때, 도 3a 및 도 3b에 도시된 바와 같이 상기 초기화 충전부에 구비된 승압 회로부에는 상기 초기화 신호(reset)가 로우 레벨(0V)에서 하이 레벨(5V)로 변환되어 제공되며, 이에 상기 제 1트랜지스터(T1)가 턴 오프되어 제 1노드를 플로팅 상태로 함으로써, 상기 캐패시터(C)에 초기 충전된 5V를 유지토록 함을 특징으로 한다.
또한, 도 3c를 참조할 경우, 상기 입력신호(IN)가 로우 레벨(0V)에서 하이 레벨(5V)로 천이되어 입력되면 캐패시터 커플링(capacitor coupling) 효과에 의해 상기 제 1노드(N1)의 전압은 IN(5V)+ VDDL 즉, 10V로 부스팅(boosting)하게 된다.
이 때, 상기 제 1트랜지스터(T1)는 턴 오프 상태가 유지되므로 이에 따라 캐패시터 커플링(capacitor coupling) 효과에 의해 나타날 수 있는 역 전류(reverse current)가 억제되어 제 1노드(N1)의 전압이 10V를 유지될 수 있다.
따라서, 상기 제 1노드(N1)에 게이트가 연결된 풀 업 트랜지스터로서의 제 2트랜지스터(T2)는 소스와 게이트 간의 전압 차이가 0V가 되며, 이에 상기 제 2트랜지스터(T2)는 턴 오프된다.
반면에 풀 다운 트랜지스터로서의 제 3트랜지스터(T3)는 게이트와 연결되는 입력전압(IN)이 5V이고, 소스에 인가되는 접지전압(GND)이 0V이므로 게이트와 소스 간의 전압 차이가 5V가 되며, 이에 따라 N채널 트랜지스터 타입의 상기 제 3트랜지스터(T3)는 턴 온된다.
따라서, 상기 출력전압은 제 3트랜지스터(T3)의 턴 온에 의해 0V가 된다.
다음으로 도 4a 내지 도 4c는 도 2b에 도시된 레벨 쉬프터 회로의 동작을 설명하기 위한 도면이다.
도 4a 내지 도 4c를 참조하여, 도 2b에 도시된 본 발명의 실시예에 의한 레벨 쉬프터 회로의 동작을 설명하면 다음과 같다.
단, 동작의 설명에 있어, 상기 입력전압(IN)은 0V~5V, 출력전압(OUT)은 0V~10V, 제 2전원(VDDH)은 10V, 초기화 신호(reset)가 0V ~ 5V인 경우를 예로 하여 설명하도록 한다.
앞서 도 2a에 도시된 실시예와 비교할 때 제 1전원(VDDL)이 제공되지 않음을 특징으로 하며, 이에 따라 상기 제 2전원(VDDH)의 크기를 보다 자유롭게 제공할 수 있다는 장점이 있다.
먼저 도 4a를 참조하면, 상기 입력신호(IN)가 최초 하이 레벨 즉, 5V로 인가되는 경우 상기 초기 충전부에 구비된 승압 회로부의 초기화 신호(reset)는 로우레벨(0V)로 제공된다.
이에 상기 초기 충전부는 로우 레벨 즉, 0V를 출력하여 버퍼부를 거쳐 상기 레벨 쉬프터부에 구비된 제 1트랜지스터(T1)의 게이트에 제공되고, 상기 제 1트랜지스터(T1)은 P채널 트랜지스터이므로 상기 신호에 의해 상기 제 1트랜지스터(T1)은 턴 온 된다.
이에 따라 상기 제 1노드(N1)에는 제 2전원(VDDH) 즉, 10V가 인가되며, 상기 캐패시터(C)에는 VDDH-IN(5V) 즉, 5V의 전압이 초기에 충전된다.
따라서, 상기 제 1노드(N1)에 게이트가 연결된 풀 업 트랜지스터로서의 제 2트랜지스터(T2)는 소스와 게이트 간의 전압 차이가 VDDH-VDDH 즉, 0V가 되어 상기 제 2트랜지스터(T2)는 턴 오프된다.
반면에 풀 다운 트랜지스터로서의 제 3트랜지스터(T3)는 게이트와 연결되는 입력전압(IN)이 5V이고, 소스에 인가되는 접지전압(GND)이 0V이므로 게이트와 소스 간의 전압 차이가 5V가 되며, 이에 상기 제 3트랜지스터(T3)는 턴 온된다.
따라서, 상기 출력전압(OUT) 단자로 출력되는 출력전압은 상기 제 3트랜지스 터(T3)의 턴 온에 의해 0V가 된다.
또한, 상기 제 1노드(N1)에 10V가 인가되고, 상기 캐패시터(C)에 5V의 전압이 충전된 이후에는 도 4b에 도시된 바와 같이 상기 초기 충전부에 구비된 승압 회로부의 초기화 신호(reset)가 하이 레벨(5V)로 변환되어 제공되며, 이에 따라 상기 초기 충전부는 하이 레벨 즉, VDDH와 같은 10V를 출력하여 상기 레벨 쉬프터부에 구비된 제 1트랜지스터(T1)의 게이트에 제공되고, 결과적으로 상기 제 1트랜지스터(T1)은 턴 오프 된다.
상기 제 1트랜지스터(T1)이 턴 오프됨에 따라 상기 제 1노드는 플로팅(floating) 상태가 되며, 상기 캐패시터(C)는 초기 충전된 5V가 유지되며, 출력전압 또한 앞서 도 4a에서와 같이 0V가 유지된다.
즉, 본 발명에 의할 경우 상기 캐패시터는 제 1트랜지스터(T1)의 문턱 전압의 영향을 받지 않고 상기 제 2전원(VDDH)과 입력전압의 차이가 그대로 충전될 수 있게 되는 것이다.
여기서, 상기 입력신호(IN)가 최초 하이 레벨로 입력될 때, 도 4a 및 도 4b에 도시된 바와 같이 상기 초기화 충전부에 구비된 승압 회로부에는 상기 초기화 신호(reset)가 로우 레벨(0V)에서 하이 레벨(5V)로 변환되어 제공되며, 이에 상기 제 1트랜지스터(T1)가 턴 오프되어 제 1노드를 플로팅 상태로 함으로써, 상기 캐패시터(C)에 초기 충전된 5V를 유지토록 함을 특징으로 한다.
또한, 도 4c를 참조할 경우, 상기 입력신호(IN)가 하이 레벨(5V)에서 로우 레벨(0V)로 천이되어 입력되면, 캐패시터 커플링(capacitor coupling) 효과에 의해 상기 캐패시터(C)에 저장된 전압값을 유지하기 위해 상기 제 1노드(N1)의 전압은 VDDH-5V 즉, 5V로 전환된다.
따라서, 상기 제 1노드(N1)에 게이트가 연결된 풀 업 트랜지스터로서의 제 2트랜지스터(T2)는 소스와 게이트 간의 전압 차이가 VDDH-5V 즉, 5V가 되며, 이에 상기 제 2트랜지스터(T2)는 턴 온된다.
반면에 풀 다운 트랜지스터로서의 제 3트랜지스터(T3)는 게이트와 연결되는 입력전압(IN)이 0V이고, 소스에 인가되는 접지전압(GND)이 0V이므로 게이트와 소스 간의 전압 차이가 0V가 되며, 이에 따라 상기 제 3트랜지스터(T3)는 턴 오프된다.
따라서, 상기 출력전압은 제 2트랜지스터(T2)의 턴 온에 의해VDDH 즉, 10V가 된다.
이와 같이 도 2a 및 도 2b에 도시된 본 발명의 실시예에 의한 레벨 쉬프터부의 경우 상기 풀 업 트랜지스터(T2)와 풀 다운 트랜지스터(T3)의 게이트와 소스 간의 전압 스윙 범위(swing range)가 각각 분리되어 서로 독립적으로 구현됨을 특징으로 하며, 이를 통해 상기 풀 업 트랜지스터 및 풀 다운 트랜지스터의 게이트와 소스 간의 전압 스윙 범위를 종래에 비해 절반으로 줄일 수 있게 되어 소비전력을 최소화 할 수 있게 된다.
또한, 구조적으로 입력전압(IN)이 천이된 뒤에는 풀 업 트랜지스터인 제 2트랜지스터(T2)와 풀 다운 트랜지스터인 제 3트랜지스터(T3) 중 하나만이 턴 온 되므로 short circuit 전류가 매우 적게 되고 출력전압 단자가 10V에서 0V 또는 0V에서 10V가 되는데 동일한 단계(phase)를 거치게 되므로 상승 전파지연(rising propagation delay)과 하강 전파지연(falling propagation delay)을 동일하게 맞출 수 있게 된다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 의한 레벨 쉬프터의 회로도이다.
단, 이는 레벨 다운 쉬프터(level down shifter)에 대한 회로도이며, 도 2에 도시된 레벨 업 쉬프터와 비교할 때 그 구성에 있어서 공급전압으로서의 제 3전원(VSS)이 음의 전압 레벨이라는 점에서 차이가 있다.
이 때, 제 1전원(VDDL) 및 제 3전원(VSS)는 레벨 다운 쉬프터의 전원 전압이고, IN은 레벨 다운 쉬프터의 입력전압, OUT는 출력전압을 나타낸다.
도 5a 및 도 5b를 참조하면, 본 발명의 실시예에 의한 레벨 다운 쉬프터는, 초기 충전부(initial charging part)(600) 및 상기 초기 충전부(600)와 각각 연결된 n개의 레벨 쉬프터부(level shifter part)(700)로 구성된다.
먼저 상기 초기 충전부(600)는 초기화 신호(reset) 및 반전된 초기화 신호(resetb)를 입력 받아 이를 소정 전압으로 강압(level down)시켜 출력하는 강압 회로부(610)와, 버퍼부(620)로 구성된다.
상기 강압 회로부(610)는 초기화 신호(reset) 및 반전된 초기화 신호(resetb)를 제공받는 제 1 및 제 2 P채널 트랜지스터(pm1, pm2)와; 상기 입력전압을 강압(level down) 하기 위한 래치 회로로 구성되며, 상기 래치 회로는 제 1 및 제 2 N채널 트랜지스터(nm1, nm2)로 구성된다.
상기 pm1, pm2는 각각 게이트가 초기화 신호(reset) 및 반전된 초기화 신호(resetb)와 연결되고, 소스는 제 1전원(VDDL)와 연결되며, 드레인은 각각 제 1 및 제 2노드(A, B)에 접속되어 상기 래치 회로에 연결된다. 단, 상기 제 2노드(B)는 출력전압(OUT)과 연결된다.
상기 래치 회로를 구성하는 nm1, nm2의 게이트 및 드레인은 각각 상기 제 1 및 제 2노드 사이에 교차되어 연결되며, 소스는 강압 회로부의 공급 전압인 제 3전원(VSS)에 연결된다.
상기 구조를 갖는 강압 회로부의 경우 예컨대 입력전압(IN)이 0V~5V의 범위를 갖고 출력전압 OUT이 -5V~5V의 범위를 갖도록 출력된다.
이와 같이 상기 강압 회로부의 출력전압은 상기 버퍼부(620)를 통해 각각 n개의 레벨 쉬프터부에 전달된다. 여기서, 상기 버퍼부는 일 예로 도 5에 도시된 바와 같이 인버터 2개가 직렬 연결된 구조로 이루어질 수 있다.
또한, 상기 레벨 쉬프터부(700)는 각각 상기 초기 충전부에서 출력되는 신호가 게이트로 인가되고, 제 1노드(N1)와 제 3전원(VSS) 또는 접지전압(GND) 사이에 구비된 제 1 트랜지스터(T1)와; 제 1노드(N1) 및 입력전압(IN) 단자 사이에 연결되는 캐패시터(C)와; 상기 제 1노드(N1)에 게이트가 접속되고, 제 3전원(VSS) 및 출력전압(OUT) 단자 사이에 연결되는 제 2트랜지스터(T2)와;입력전압(IN) 단자에 게이트가 접속되고, 제 1전원(VDDL) 및 출력전압(OUT) 단자 사이에 연결되는 제 3트랜지스터(T3)가 포함되어 구성된다.
단, 도 5a에 도시된 실시예는 상기 제 1트랜지스터(T1)의 소스에 접지전압(GND)이 입력되고, 상기 입력전압(IN)이 최초 하이 레벨(5V)로 입력되며, 도 5b에 도시된 실시예는 상기 제 1트랜지스터(T1)의 소스에 제 3전원(VSS)이 입력되고, 상 기 입력전압(IN)이 최초 로우 레벨(0V)로 입력됨에 그 특징이 있다.
이와 같은 구성의 레벨 다운 쉬프터의 동작은 앞서 도 2 내지 도 4를 통해 설명한 레벨 업 쉬프터의 동작과 같은 원리로 동작되므로 그 상세한 설명은 생략토록 한다.
이와 같은 본 발명에 의하면, 캐패시터 커플링 효과를 이용한 전압 부스팅(boosting) 동작을 통해 short circuit 전류를 크게 줄여 저 소비 전력 회로를 구현하고 출력 파형의 상승 전파지연(rising propagation delay)과 하강 전파지연(falling propagation delay)을 균일하게 유지시킬 수 있다는 장점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims (13)

  1. 초기화 신호(reset) 및 반전된 초기화 신호(resetb)를 입력받아 이를 소정 전압으로 승압시켜 출력하는 승압 회로부와, 상기 승압 회로부의 출력전압을 각각 n개의 레벨 쉬프터부에 전달하는 버퍼부를 포함하는 초기 충전부(initial charging part)와;
    상기 초기 충전부와 각각 연결된 n개의 레벨 쉬프터부(level shifter part)로 구성되며,
    상기 레벨 쉬프터부는, 상기 초기 충전부에서 출력되는 신호가 게이트로 인가되는 제 1 트랜지스터(T1)와; 제 1노드(N1) 및 입력전압(IN) 단자 사이에 연결되는 캐패시터(C)와; 상기 제 1노드(N1)에 게이트가 접속되고, 제 2전원(VDDH) 및 출력전압(OUT) 단자 사이에 연결되는 제 2트랜지스터(T2)와; 상기 입력전압(IN) 단자에 게이트가 접속되고, 접지전압(GND) 및 출력전압(out 1 ~ out n) 단자 사이에 연결되는 제 3트랜지스터(T3)가 포함됨을 특징으로 하는 레벨 쉬프터.
  2. 제 1항에 있어서,
    상기 제 1트랜지스터(T1)의 소스는 제 1전원(VDDL)과 연결되고, 드레인은 제 1노드(N1)에 연결됨을 특징으로 하는 레벨 쉬프터.
  3. 제 2항에 있어서,
    상기 제 1전원(VDDL)는 상기 제 2전원(VDDH)보다 낮은 양의 전압임을 특징으로 하는 레벨 쉬프터.
  4. 제 2항에 있어서,
    상기 입력전압(IN)은 최초 로우레벨로 입력됨을 특징으로 하는 레벨 쉬프터.
  5. 제 1항에 있어서,
    상기 제 1트랜지스터(T1)의 소스는 제 2전원(VDDH)과 연결되고, 드레인은 제 1노드(N1)에 연결됨을 특징으로 하는 레벨 쉬프터.
  6. 제 5항에 있어서,
    상기 입력전압(IN)은 최초 하이레벨로 입력됨을 특징으로 하는 레벨 쉬프터.
  7. 제 1항에 있어서,
    상기 제 2 트랜지스터(T2) 및 제 3트랜지스터(T3)는 서로 다른 타입으로 구현되어 풀 업(pull up) 트랜지스터 및 풀 다운(pull down) 트랜지스터로 동작함을 특징으로 하는 레벨 쉬프터.
  8. 제 7항에 있어서,
    상기 제 2트랜지스터(T2)는 P채널 트랜지스터이고, 제 3트랜지스터(T3)는 N채널 트랜지스터임을 특징으로 하는 레벨 쉬프터.
  9. 삭제
  10. 제 1항에 있어서,
    상기 승압 회로부는 초기화 신호(reset) 및 반전된 초기화 신호(resetb)를 제공받는 제 1 및 제 2 N채널 트랜지스터(NM1, NM2)와; 상기 입력전압을 승압(level up) 하기 위한 래치 회로로 구성되며, 상기 래치 회로는 제 1 및 제 2 P채널 트랜지스터(PM1, PM2)로 구성됨을 특징으로 하는 레벨 쉬프터.
  11. 초기화 신호(reset) 및 반전된 초기화 신호(resetb)를 입력받아 이를 소정 전압으로 강압시켜 출력하는 강압 회로부와, 상기 강압 회로부의 출력 전압을 안정화하는 버퍼부를 포함하여 구성되는 초기 충전부(initial charging part) 및 상기 초기 충전부와 각각 연결된 n개의 레벨 쉬프터부(level shifter part)로 구성되며,
    상기 레벨 쉬프터부는 각각 상기 초기 충전부에서 출력되는 신호가 게이트로 인가되고, 제 1노드(N1)와 제 3전원(VSS) 또는 접지전압(GND) 사이에 구비된 제 1 트랜지스터(T1)와; 제 1노드(N1) 및 입력전압(IN) 단자 사이에 연결되는 캐패시터(C)와; 상기 제 1노드(N1)에 게이트가 접속되고, 제 3전원(VSS) 및 출력전압(OUT) 단자 사이에 연결되는 제 2트랜지스터(T2)와; 상기 입력전압(IN) 단자에 게이트가 접속되고, 제 1전원(VDDL) 및 출력전압(OUT) 단자 사이에 연결되는 제 3트랜지스터 (T3)가 포함됨을 특징으로 하는 레벨 쉬프터.
  12. 제 11항에 있어서,
    상기 제 1트랜지스터(T1)의 소스에 접지전압(GND)이 입력될 경우 상기 입력전압(IN)은 최초 하이 레벨로 입력됨을 특징으로 하는 레벨 쉬프터.
  13. 제 11항에 있어서,
    상기 제 1트랜지스터(T1)의 소스에 제 3전원(VSS)이 입력될 경우 상기 입력전압(IN)은 최초 로우 레벨로 입력됨을 특징으로 하는 레벨 쉬프터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100999874B1 (ko) * 2008-08-04 2010-12-09 주식회사 하이닉스반도체 레벨 시프터

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101056430B1 (ko) 2010-05-14 2011-08-11 삼성모바일디스플레이주식회사 버퍼 및 그 구동 방법
KR102432460B1 (ko) 2015-10-26 2022-08-17 삼성전자주식회사 동작 오류를 감소시키는 레벨 변환 회로

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950020706A (ko) * 1993-12-28 1995-07-24 진구지 준 레벨 시프터회로
JPH08250984A (ja) * 1995-01-13 1996-09-27 Nec Corp 論理回路
KR960035643A (ko) * 1995-03-17 1996-10-24 가네꾜 히사시 반도체 메모리 소자
KR20050104602A (ko) * 2004-04-29 2005-11-03 삼성에스디아이 주식회사 레벨 시프터 및 이를 이용한 평판 표시 장치
KR20060106349A (ko) * 2005-04-08 2006-10-12 주식회사 하이닉스반도체 멀티-포트 메모리 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950020706A (ko) * 1993-12-28 1995-07-24 진구지 준 레벨 시프터회로
JPH08250984A (ja) * 1995-01-13 1996-09-27 Nec Corp 論理回路
KR960035643A (ko) * 1995-03-17 1996-10-24 가네꾜 히사시 반도체 메모리 소자
KR20050104602A (ko) * 2004-04-29 2005-11-03 삼성에스디아이 주식회사 레벨 시프터 및 이를 이용한 평판 표시 장치
KR20060106349A (ko) * 2005-04-08 2006-10-12 주식회사 하이닉스반도체 멀티-포트 메모리 소자

Cited By (1)

* Cited by examiner, † Cited by third party
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KR100999874B1 (ko) * 2008-08-04 2010-12-09 주식회사 하이닉스반도체 레벨 시프터

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