KR101056430B1

KR101056430B1 - 버퍼 및 그 구동 방법

Info

Publication number: KR101056430B1
Application number: KR1020100045576A
Authority: KR
Inventors: 안정근
Original assignee: 삼성모바일디스플레이주식회사
Priority date: 2010-05-14
Filing date: 2010-05-14
Publication date: 2011-08-11
Also published as: US8686760B2; US20110279151A1

Abstract

본 발명은 버퍼 및 그 구동 방법에 관한 것으로서, 구체적으로 본 발명의 버퍼는 입력 전압에 따라 출력 단자에 제1 전원전압을 전달하는 제1 트랜지스터; 상기 출력 단자에 상기 입력 전압이 반전된 반전 전압을 전달하는 제2 트랜지스터; 상기 제2 트랜지스터의 게이트에 연결되어 있는 일단 및 상기 입력 전압에 따라 제1 레벨 또는 제2 레벨 전압이 입력되는 타단을 포함하는 커패시터; 상기 제2 트랜지스터의 게이트에 입력 전압에 따라 제2 전원전압을 전달하는 제3 트랜지스터를 포함한다.

Description

버퍼 및 그 구동 방법{BUFFER AND DRIVING METHOD OF THE SAME}

본 발명은 버퍼 및 그 구동 방법에 관한 것으로, 더욱 상세하게는 트랜지스터의 공정 편차에 안정적이고 트랜지스터 디바이스의 사이즈를 작게 유지하여 구동 소비 전력을 절감시키는 버퍼와 그 구동 방법에 관한 것이다.

음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들이 개발되고 있다. 평판 장치로는 액정 표시 장치(Liquid Crystal Display: LCD), 전계 방출 표시 장치(Field Emission Display: FED), 플라즈마 표시 패널(Plasma Display Panel: PDP) 및 유기 발광 표시 장치(Organic Light Emitting Display Device) 등이 있다.

능동형(Active Matrix) 액정 표시 장치(Liquid Crystal Display)나 유기 EL 디스플레이 등을 구현할 때 디스플레이 표시 패널과 이를 구동하기 위한 구동 회로 패널을 집적하는 것에 대한 연구가 진행되고 있다.

현재까지 연구되어온 구동 회로 집적 기술은 주로 시모스(CMOS) 타입의 박막 트랜지스터를 사용하여 회로를 설계하고 있다. 때문에 N-타입 및 P-타입 트랜지스터를 함께 만들 때 많은 수의 마스크가 요구되고, 각기 문턱 전압을 맞추기 위해 추가의 공정이 필요하게 된다. 이는 공정 수율을 낮추며 공정 단가를 증가시키는 주된 이유가 되며, 또한 회로의 동작 신뢰성이 떨어지는 재현성(reliability) 문제를 발생시킬 수 있다.

일반적으로 N-타입 박막 트랜지스터는 P-타입 박막 트랜지스터에 비해 소자 구동 시 핫-캐리어(hot carrier)에 의한 열적 손상을 입어 특성저하(degradation)가 심하게 나타나는 것으로 알려져 있다.

따라서, 박막 트랜지스터를 이용하여 시모스 회로로 구동 회로를 설계할 때 N-타입 소자에 의한 열화현상을 방지하는 것이 필요하며 이를 위해 LDD 공정을 추가하고 있다. 결국 이러한 회로 구동의 안정성(stability)을 확보하기 위해서 추가의 공정이 요구되고, LDD 공정 자체가 또한 공정 수율을 현저히 저하시키는 요인으로 통상 보고되고 있기 때문에, 가급적 N-타입 박막 트랜지스터를 사용하지 않는 회로설계가 요구된다.

한편, P-타입 박막 트랜지스터를 사용하여 회로를 설계하는 경우에 있어서 로우 전압 레벨의 출력 신호를 구현하는 데 저전력 구동의 안정적인 회로 설계의 개발이 필요하다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, P-타입 박막 트랜지스터를 사용하는 버퍼의 회로 설계에서 로우 레벨의 출력 신호 구현에 대한 성능을 개선한 버퍼 회로 구조를 제공하는 데 목적이 있다.

또한 트랜지스터의 공정 편차에 안정적으로 구동하고, 트랜지스터 디바이스의 크기를 작게 유지하여 저전력으로 구동 가능한 버퍼를 제공하는 데 목적이 있다.

한편, 본 발명의 이루고자 하는 다른 과제는 P-타입 박막 트랜지스터를 사용하여 설계된 상기 버퍼를 이용하여 효율적인 버퍼의 구동 방법을 제공하는 데 있다.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 입력 전압에 따라 출력 단자에 제1 전원전압을 전달하는 제1 트랜지스터; 상기 출력 단자에 상기 입력 전압이 반전된 반전 전압을 전달하는 제2 트랜지스터; 상기 제2 트랜지스터의 게이트에 연결되어 있는 일단 및 상기 입력 전압에 따라 제1 레벨 또는 제2 레벨 전압이 입력되는 타단을 포함하는 커패시터; 및 상기 제2 트랜지스터의 게이트에 입력 전압에 따라 제2 전원전압을 전달하는 제3 트랜지스터를 포함한다.

상기 제1 트랜지스터는 상기 입력 전압이 인가되는 게이트, 상기 제1 전원전압이 인가되는 소스, 및 상기 출력 단자에 연결된 드레인을 포함한다.

상기 제2 트랜지스터는 상기 커패시터의 일단에 연결된 게이트, 상기 반전 전압이 인가되는 소스, 및 상기 출력 단자에 연결된 드레인을 포함한다.

상기 제3 트랜지스터는 상기 입력 전압이 인가되는 게이트, 상기 제2 전원전압이 인가되는 소스, 및 상기 커패시터의 일단에 연결된 드레인을 포함한다.

이 때 상기 제2 전원전압은 상기 제1 전원전압보다 낮은 레벨의 전압일 수 있다.

본 발명의 일 실시 예에 따른 버퍼는 입력 전압에 따라 상기 커패시터의 타단에 상기 제1 레벨 전압을 전달하는 제4 트랜지스터를 더 포함할 수 있다.

상기 제1 레벨 전압은 제1 전원전압일 수 있다.

상기 제4 트랜지스터는 상기 입력 전압이 인가되는 게이트, 상기 제1 레벨 전압이 인가되는 소스, 및 상기 커패시터의 타단에 연결된 드레인을 포함한다.

또한, 본 발명의 일 실시 예에 따른 버퍼는 상기 반전 전압에 따라 상기 커패시터의 타단에 상기 제2 레벨 전압을 전달하는 제5 트랜지스터를 더 포함할 수 있다.

상기 제5 트랜지스터는 상기 반전 전압이 인가되는 게이트, 상기 제2 레벨 전압이 인가되는 소스, 및 상기 커패시터의 타단에 연결된 드레인을 포함한다.

이 때 상기 제2 레벨 전압은 제2 전원전압 및 상기 반전 전압 중 어느 하나의 전압일 수 있다. 즉, 상기 제5 트랜지스터는 상기 제3 트랜지스터와 공통으로 상기 제2 전원전압에 연결되어 스위칭 동작 상태에 따라 상기 제2 전원전압을 인가받을 수 있다. 한편, 그렇지 않고 상기 제5 트랜지스터는 상기 제3 트랜지스터와 별도로 연결되는데, 제5 트랜지스터는 상기 반전 전압을 전달받을 수도 있다.

본 발명의 일 실시 예에서 상기 커패시터의 일단에 인가되는 전압은 상기 제2 트랜지스터를 턴 온 시키는 소정의 전압 범위 내로 유지될 수 있다.

상기 소정의 전압 범위는 상기 커패시터의 양단의 커플링에 의해 상기 커패시터의 타단의 전압 변화가 반영된 상기 커패시터의 일단의 전압에 따라 상기 제2 트랜지스터를 턴 온 시키는 레벨의 전압 범위일 수 있다.

상기 소정의 전압 범위는, 상기 제3 트랜지스터가 턴 온 될 때 전달되는 제2 전원전압, 및 상기 제3 트랜지스터가 턴 오프 될 때 상기 커패시터 양단의 커플링에 의해 상기 커패시터의 타단의 전압 변화가 반영된 상기 커패시터의 일단의 전압 간의 범위일 수 있다.

상기 제2 전원전압은 상기 제3 트랜지스터의 문턱 전압이 반영된 전압값이고, 상기 커패시터의 타단의 전압 변화가 반영된 상기 커패시터의 일단의 전압은 상기 커패시터의 타단 및 상기 제2 전원전압 사이에 추가로 연결된 트랜지스터의 문턱 전압이 반영된 전압값일 수 있다.

상기 제1 및 제2 트랜지스터가 동시에 턴 온 되는 제1 기간 동안 상기 출력 단자에서 출력되는 출력 전압은 상기 제1 및 제2 트랜지스터의 온 저항비에 따라 결정될 수 있다.

또한 상기 제1 기간을 제외한 제2 기간 동안 상기 출력 단자에서 출력되는 출력 전압은 상기 제2 트랜지스터를 통해 전달되는 반전 전압일 수 있다.

본 발명의 일 실시 예에 따른 버퍼에 포함된 복수의 트랜지스터는 동일한 도전형의 박막 트랜지스터(thin film transistor)로 구현될 수 있다.

상기 도전형은 특별히 한정되지 않지만, 특히 상기 동일한 도전형의 박막 트랜지스터는 피모스(PMOS) 트랜지스터로 구현될 수 있다.

상기 목적을 달성하기 위한 본 발명에 따른 버퍼의 구동 방법은 입력 전압에 따라 스위칭 동작하는 제1 트랜지스터, 상기 입력 전압에 대응하여 스위칭 동작하는 제2 트랜지스터, 상기 제2 트랜지스터의 게이트에 연결되어 있는 일단을 포함하는 커패시터, 상기 제2 트랜지스터의 게이트에 연결되어 있는 일단을 포함하고 상기 입력 전압에 따라 스위칭 동작하는 제3 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터가 연결되는 접점이 출력 단자인 버퍼의 구동 방법에 관한 것이다.

구체적인 구동 방법은 상기 입력 전압이 제1 레벨인 기간 동안, 상기 커패시터의 타단 전압은 상기 입력 전압에 따라 제2 레벨 전압이고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 온 상태인 단계; 및 상기 입력 전압이 상기 제1 레벨에서 제3 레벨이 되는 시점에 상기 커패시터의 타단 전압은 상기 입력 전압에 따라 제4 레벨 전압으로 변하고, 상기 커패시터의 일단 전압은 상기 제2 레벨 전압 및 제4 레벨 전압의 차에 대응하는 전압으로 변하며, 상기 제1 트랜지스터는 턴 오프 되고, 상기 제2 트랜지스터는 턴 온 되는 단계를 포함한다.

이 때 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 온 상태인 단계는, 상기 제3 트랜지스터가 상기 입력 전압의 제1 레벨에 의해 온 상태이고, 상기 제3 트랜지스터를 통해 상기 제4 레벨 전압이 상기 제2 트랜지스터의 게이트에 전달되는 단계를 포함한다.

또한 상기 제1 트랜지스터는 턴 오프 되고, 상기 제2 트랜지스터는 턴 온 되는 단계는, 상기 입력 전압이 상기 제1 레벨에서 제3 레벨이 되는 시점에 상기 제3 트랜지스터가 턴 오프 되고, 상기 커패시터의 일단이 플로팅 되는 단계를 포함한다.

상기 입력 전압이 상기 제3 레벨인 기간 동안, 상기 제1 트랜지스터 및 제3 트랜지스터는 오프 상태이고, 상기 제2 트랜지스터만 온 상태인 단계를 포함한다.

본 발명의 일 실시 예에서, 상기 버퍼는 상기 입력 전압에 따라 상기 커패시터의 타단에 상기 제2 레벨 전압을 전달하는 제4 트랜지스터를 더 포함할 수 있다. 이 때 상기 제2 레벨 전압은 제1 전원전압일 수 있다.

또한 상기 버퍼는 상기 입력 전압이 반전된 반전 전압에 따라 상기 커패시터의 타단에 상기 제4 레벨 전압을 전달하는 제5 트랜지스터를 더 포함할 수 있다. 이 때 상기 제4 레벨 전압은 제2 전원전압 또는 상기 반전 전압 중 어느 하나의 전압일 수 있다.

본 발명의 일 실시 예에 따른 구동 방법에서 상기 입력 전압이 제1 레벨인 기간 동안, 상기 출력 단자에서 출력되는 출력 전압은 상기 온 상태의 제1 트랜지스터 및 제2 트랜지스터의 온 저항 비에 따라 결정된다.

상기 입력 전압이 제1 레벨인 기간을 제외한 기간 동안, 상기 출력 단자에서 출력되는 출력 전압은 상기 제2 트랜지스터를 통해 전달되는 반전 전압이다.

본 발명에 의하면 트랜지스터의 공정 편차에 안정적이고, 소자의 크기를 작게 설계하여 소비전력이 절감되는 버퍼를 제공할 수 있다.

또한 본 발명에 의하면 P-타입 박막 트랜지스터를 사용하는 버퍼 회로 설계에서 PMOS 회로의 취약점인 로우 레벨의 출력 신호 구현에 대한 문제점을 개선한 버퍼의 회로 구조를 제공할 수 있다.

도 1은 본 발명의 일 실시 예에 의한 버퍼의 회로도.
도 2는 본 발명의 다른 일 실시 예에 의한 버퍼의 회로도.
도 3은 도 1 또는 도 2에 따른 버퍼에 대한 시뮬레이션을 통해 얻어진 시간-전압 특성 그래프.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.

또한, 여러 실시 예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시 예에서 설명하고, 그 외의 실시 예에서는 제1 실시 예와 다른 구성에 대해서만 설명하기로 한다.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 일 실시 예에 의한 버퍼의 회로도이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 버퍼는 제1 트랜지스터(P1), 제2 트랜지스터(P2), 제3 트랜지스터(P3), 제4 트랜지스터(P4), 및 제5 트랜지스터(P5)를 포함할 수 있다.

제1 트랜지스터(P1)와 제2 트랜지스터(P2)가 연결되는 접점인 출력 단자(N3)를 통해서 출력 전압(OUT)이 출력될 수 있다.

제2 트랜지스터(P2)와 제5 트랜지스터(P5)는 제1 노드(N1)에 연결될 수 있고, 제3 트랜지스터(P3)와 제4 트랜지스터(P4)는 제2 노드(N2)에 연결될 수 있다.

본 발명의 일 실시 예에 따른 버퍼는 커패시터를 포함할 수 있는데, 커패시터(C1)는 일단이 제1 노드(N1)에, 타단이 제2 노드(N2)에 연결될 수 있다.

제1 전원전압(VGH)은 제1 트랜지스터(P1)와 제3 트랜지스터(P3)에 각각 연결될 수 있고, 제1 전원전압(VGH)보다 낮은 전압을 가지는 제2 전원전압(VGL)은 제4 트랜지스터(P4)와 제5 트랜지스터(P5)가 연결된 접점에 결합될 수 있다.

제1 전원전압(VGH)과 제2 전원전압(VGL)의 전압값은 특별히 제한되지 않으나, 제1 전원전압(VGH)은 소정의 하이 레벨 전압을 인가하고, 제2 전원전압(VGL)은 소정의 로우 레벨 전압을 인가한다.

제1 트랜지스터(P1), 제2 트랜지스터(P2), 제3 트랜지스터(P3), 제4 트랜지스터(P4), 및 제5 트랜지스터(P5)는 동일한 도전형의 트랜지스터로 이루어질 수 있으며, 특히 PMOS 트랜지스터로 이루어질 수 있다.

구체적으로 제1 트랜지스터(P1)는 입력 전압(IN)을 전달하는 입력 신호가 공급되는 게이트 전극, 제1 전원전압(VGH)에 연결된 소스 전극, 및 출력 단자(N3)에 연결된 드레인 전극을 포함한다.

제1 트랜지스터(P1)의 게이트 전극에 게이트 온 전압 레벨의 전압이 입력되면 제1 트랜지스터(P1)는 턴 온 되어 소스 전극에 연결된 제1 전원전압(VGH)의 전압값을 상기 출력 단자(N3)에 전달한다.

제2 트랜지스터(P2)는 제1 노드(N1)에 연결된 게이트 전극, 입력 전압(IN)의 레벨이 반전된 반전 전압(INb)을 전달하는 입력 반전 신호가 공급되는 소스 전극, 및 출력 단자(N3)에 연결된 드레인 전극을 포함한다.

제2 트랜지스터(P2)의 게이트 전극은 제1 노드(N1)에 연결되어 있으므로, 제1 노드(N1)의 전압 변화에 대응하여 스위칭 동작이 제어된다.

즉, 제1 노드(N1)의 전압값이 제2 트랜지스터(P2)의 게이트 온 전압 레벨로 변화되면 제2 트랜지스터(P2)는 턴 온 되어 소스 전극에 연결된 입력 반전 신호에 따른 반전 전압(INb)을 전달한다.

제3 트랜지스터(P3)는 입력 전압(IN)을 전달하는 입력 신호가 공급되는 게이트 전극, 제1 전원전압(VGH)에 연결된 소스 전극, 제2 노드(N2)에 연결된 드레인 전극을 포함한다.

제3 트랜지스터(P3)의 게이트 전극에 공급되는 입력 신호의 입력 전압(IN)이 게이트 온 전압 레벨의 전압이면 제3 트랜지스터(P3)는 턴 온 되어 소스 전극에 연결된 제1 전원전압(VGH)의 전압값을 제2 노드(N2)에 전달한다.

제4 트랜지스터(P4)는 입력 전압(IN)의 레벨이 반전된 반전 전압(INb)이 인가되는 게이트 전극, 제2 전원전압(VGL)에 연결된 소스 전극, 및 제2 노드(N2)에 연결된 드레인 전극을 포함한다.

제4 트랜지스터(P4)의 게이트 전극에 공급되는 입력 반전 신호의 반전 전압(INb)이 게이트 온 전압 레벨의 전압이면 제4 트랜지스터(P4)는 턴 온 되어 소스 전극에 연결된 제2 전원전압(VGL)의 전압값을 제2 노드(N2)에 전달한다.

제5 트랜지스터(P5)는 입력 전압(IN)을 전달하는 입력 신호가 공급되는 게이트 전극, 제2 전원전압(VGL)에 연결된 소스 전극, 및 제1 노드(N1)에 연결된 드레인 전극을 포함한다.

제5 트랜지스터(P5)의 게이트 전극에 공급되는 입력 신호의 입력 전압(IN)이 게이트 온 전압 레벨의 전압이면 제5 트랜지스터(P5)는 턴 온 되어 소스 전극에 연결된 제2 전원전압(VGL)의 전압값을 제1 노드(N1)에 전달한다.

도 1을 참조하면 커패시터(C1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되어 있는데, 커패시터(C1)의 커플링 효과(Coupling Effect)에 의해 제2 노드(N2)의 전압 변화가 제1 노드(N1)에 반영되고, 제1 노드(N1)의 전압에 따라 제2 트랜지스터(P2)의 스위칭 상태가 제어된다.

본 발명의 실시 예에서는 제2 트랜지스터(P2)의 게이트 전극에 인가되는 제1 노드(N1)의 전압이 항상 제2 트랜지스터(P2)를 완전히 턴 온 상태로 만드는 전압이다.

그러면 출력 단자(N3)에서 출력되는 출력 신호는 반전 전압(INb)과 제1 트랜지스터(P1)의 턴 온 여부에 따라 전달되는 제1 전원전압(VGH)에 대응하는 전압값을 가진다. 구체적으로, 출력 단자(N3)의 전압은 제2 트랜지스터(P2)만 턴 온 된 경우 반전 전압(INb)과 동일한 레벨이고, 제1 트랜지스터(P1)가 같이 턴 온 된 경우 제1 트랜지스터(P1) 및 제2 트랜지스터(P2)의 온 저항 비에 따라 결정되는 전압이다.

이하에서는 본 발명의 일 실시 예에 따른 버퍼의 입력 신호에 따른 출력 신호의 생성 과정을 도 3의 시뮬레이션 그래프를 활용하여 좀더 구체적으로 설명하고자 한다.

도 3은 도 1에 따른 버퍼에 대한 시뮬레이션을 통해 얻어진 시간-전압 특성 그래프이다. 후술할 도 2의 다른 실시 예에 따른 버퍼에 대한 시뮬레이션도 마찬가지의 결과를 가지므로 도 2의 회로 구조를 가진 버퍼의 동작 원리는 생략하기로 한다.

도 3에 도시된 시뮬레이션의 결과에 대한 시간-전압 특성 그래프의 소정의 전압 범위와 시간은 하나의 예시이고, 이에 반드시 한정되는 것은 아니다.

또한 도 3에 도시된 입력 신호 또는 출력 신호의 주기 역시 한정되는 것은 아님은 물론이다.

도 3의 실시 예에서 입력 신호에 따라 인가되는 입력 전압 V(in)의 범위는 0V ~ 10V 이다. 따라서 입력 신호가 반전된 입력 반전 신호에 따라 인가되는 반전 전압 V(inb)은 10V ~ 0V 이다.

이 때 제1 전원전압(VGH)은 10V 이며, 제2 전원전압(VGL)은 0V 이다.

먼저, 도 3에서 시점 T1에 이르기까지 입력 신호의 입력 전압 V(in) 레벨은 0V의 로우 레벨이다.

도 1의 버퍼 회로에서 트랜지스터들은 모두 PMOS 트랜지스터로 구현되었으므로, 도 1의 회로 구조에서 제1 트랜지스터(P1), 제3 트랜지스터(P3), 및 제5 트랜지스터(P5)는 턴 온 된다.

또한 입력 신호의 입력 전압 V(in) 레벨이 로우 레벨일 때 입력 반전 신호의 반전 전압 V(inb) 레벨은 10V의 하이 레벨이다. 따라서, 게이트 전극에 하이 레벨의 전압이 인가되는 제4 트랜지스터(P4)는 턴 오프 된다.

그러면, 제2 노드(N2)에 제3 트랜지스터(P3)의 소스 전극을 통해 제1 전원전압(VGH)이 인가되므로 그 전압값 V(N2)은 10V가 된다.

한편, 제1 노드(N1)의 전압은 턴 온 된 제5 트랜지스터(P5)의 소스 전극을 통해 제2 전원전압(VGL)이 전달되므로 그 전압값 V(N1)는 제2 전원전압(VGL)의 전압값에 제5 트랜지스터(P5)의 문턱 전압이 반영된 전압값이 된다. 구체적으로 제1 노드(N1)의 전압은 '0V+|Vth,P5|'가 된다.

따라서 제2 트랜지스터(P2)의 게이트 전극에 로우 레벨 전압인 '0V+|Vth,P5|' 전압이 인가되어 제2 트랜지스터(P2)는 턴 온 된다.

제2 트랜지스터(P2)의 경우 소스 전극에 입력 반전 신호가 공급되어 반전 전압 V(inb)의 전압값 10V가 제2 트랜지스터(P2)를 통해 출력 단자(N3)로 출력될 수 있다.

본 발명의 일 실시 예에서 제1 트랜지스터(P1) 역시 턴 온 되어 출력 단자(N3)로 제1 전원전압(VGH)을 전달하는데, 제1 전원전압(VGH)은 10V 이므로 결국 출력 단자(N3)로 출력되는 출력 전압 V(out)은 10V 이다.

본 발명의 버퍼에 입력되는 입력 신호의 전압 범위, 제1 전원전압(VGH), 또는 제2 전원전압(VGL)은 상술한 예시와 다르게 설정될 수 있으며, 그에 대응하는 출력 전압을 가지는 출력 신호가 출력될 수 있다.

즉, 본 발명의 다른 실시 예에서 제1 트랜지스터(P1)와 제2 트랜지스터(P2)가 모두 턴 온 되었을 때 출력 단자(N3)에 인가되는 전압은, 제1 전원전압(VGH)과 반전 전압 V(inb)에서 제1 트랜지스터(P1)와 제2 트랜지스터(P2)의 온 저항 비에 따라 결정될 수 있다.

한편, 도 3의 T1 시점에서 입력 신호의 입력 전압 V(in) 레벨은 상승하여 10V의 하이 레벨이 된다.

그러면 도 1의 회로 구조에서 제1 트랜지스터(P1), 제3 트랜지스터(P3), 및 제5 트랜지스터(P5)는 턴 오프 된다.

반면, 입력 신호의 입력 전압 V(in) 레벨이 하이 레벨일 때 입력 반전 신호의 반전 전압 V(inb) 레벨은 0V의 로우 레벨이므로, 게이트 전극에 로우 레벨의 전압이 인가되는 제4 트랜지스터(P4)는 턴 온 된다.

따라서, 제1 노드(N1)의 전압 V(N1)는 이전에 인가된 전압인 '0V+|Vth,P5|'전압값으로 플로팅(floating) 된다.

제2 노드(N2)의 전압 V(N2)은 제4 트랜지스터(P4)의 소스 전극을 통해 로우 레벨의 제2 전원전압(VGL)이 인가되므로 이전에 인가된 10V에서 방전된다.

구체적으로 제2 전원전압(VGL)의 전압값에 제4 트랜지스터(P4)의 문턱 전압이 반영된 전압값 '0V+|Vth,P4|'까지 방전된다.

즉, 도 3의 그래프에서 제1 노드(N1)의 전압값 V(N1)은 -8V 이상 떨어져서 제4 트랜지스터(P4)의 문턱 전압(|Vth,P4|) 및 제5 트랜지스터(P5)의 문턱 전압(|Vth,P5|)의 편차에 큰 영향을 받지 않고도 안정적으로 제2 트랜지스터(P2)에 게이트 온 전압 레벨을 전달하여 동작시킴을 확인할 수 있다.

그에 따라 제2 트랜지스터(P2)의 소스 전극에 공급되는 반전 전압 V(inb)의 전압값 0V가 제2 트랜지스터(P2)를 통해 출력 단자(N3)로 출력되어 출력 전압 V(out)은 0V 이다.

도 3의 그래프에서 시점 T2에서 다시 입력 전압 V(in)의 전압 레벨이 하강하여 로우 레벨로 인가되면 상기의 과정들이 반복된다.

따라서 도 3에서 입력 신호의 입력 전압 V(in)이 로우 레벨과 하이 레벨을 주기적으로 반복함에 따라 상기의 동작은 반복되고, 그에 따라 입력 신호의 입력 전압 V(in)에 반전된 출력 전압 V(out)이 출력된다.

따라서 도 3에서 알 수 있듯이, 본 발명의 일 실시 예에 따른 버퍼는 정상 동작함을 확인할 수 있다.

도 2는 본 발명의 다른 일 실시 예에 의한 버퍼의 회로도이다.

도 2의 실시 예에 따른 버퍼는 제1 트랜지스터(P10), 제2 트랜지스터(P20), 제3 트랜지스터(P30), 제4 트랜지스터(P40), 및 제5 트랜지스터(P50)를 포함하고, 일단이 제1 노드(N10)에, 타단이 제2 노드(N20)에 연결되는 커패시터(C10)를 포함한다.

상기 트랜지스터들의 자세한 연결 구조는 도 1의 실시 예에 따른 버퍼에서 설명하였으므로 생략한다. 다만 도 2의 실시 예에 따른 버퍼의 회로 구조 중 제4 트랜지스터(P40) 및 제5 트랜지스터(P50)의 소스 전극을 통해 인가되는 전압은 도 1의 실시 예와 다르다. 즉, 제4 트랜지스터(P40)의 소스 전극은 도 1의 버퍼와 달리 제5 트랜지스터(P50)의 소스 전극과 공통적으로 제2 전원전압(VGL)에 연결되지 않는다.

제4 트랜지스터(P40)의 소스 전극으로는 입력 반전 신호에 따른 반전 전압(INb)이 인가되고, 제5 트랜지스터(P50)의 소스 전극으로는 제2 전원전압(VGL)의 전압값이 전달된다.

도 2의 실시 예에 따른 버퍼 회로의 구동에서, 입력 신호의 입력 전압(IN) 레벨이 상승하여 하이 레벨로 인가되는 경우, 입력 반전 신호를 공급받는 제4 트랜지스터(P40)가 턴 온 된다. 그러면 제2 노드(N20)에 전달되는 전압값은 제4 트랜지스터(P40)의 소스 전극에 연결된 입력 반전 신호에 따른 반전 전압(INb)값에 대응한다. 즉, 구체적으로 제2 노드(N20)에 전달되는 전압값은, 입력 신호의 입력 전압(IN) 레벨이 10V인 경우, 입력 신호의 입력 전압(IN)의 반전된 반전 전압(INb)에 제4 트랜지스터(P40)의 문턱 전압이 반영된 '0V+|Vth,P40|'이다. 따라서 도 1의 실시 예에 따른 버퍼 회로의 구동 원리와 다를 바 없다. 다만, 고정적으로 공급되는 제2 전원전압(VGL)과 달리 입력 반전 신호에 따른 반전 전압(INb)은 입력 신호의 입력 전압(IN)에 따라 유동적일 수 있다.

본 발명의 일 실시 예에 따른 버퍼의 회로 구조는 기존의 피모스 트랜지스터로 구현되고 클럭 피드스루(Clock Feedthrough)에 의한 부트스트래핑(Bootstrapping) 방법을 사용하는 버퍼의 회로 구조에 비하여 트랜지스터의 공정 편차에 의한 영향을 줄일 수 있는 구조이다. 즉, 본 발명의 일 실시 예에 따른 버퍼 회로 구조는 커패시터(C1,C10)를 사용하여 공정 편차에 대한 커플링 효과의 산포를 최소화할 수 있다. 또한 트랜지스터의 면적을 크게 하거나 버퍼 및 외부 공급 전원을 추가하지 않는 경제적인 회로 구조를 제안하면서도 버퍼의 풀(Pull) 스위치인 제2 트랜지스터(P2,P20)를 완전히 턴 온 시킬 수 있어 출력 전압을 얻는 동작에 어려움이 없다. 이러한 회로 구조는 피모스 트랜지스터들의 문턱 전압에 크게 영향받지 않으면서 출력 전압을 얻을 수 있기 때문에 피모스용 회로의 취약점인 로우 레벨의 출력 신호 구현 문제를 해결할 수 있다.

이상 본 발명의 구체적 실시형태와 관련하여 본 발명을 설명하였으나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다. 당업자는 본 발명의 범위를 벗어나지 않고 설명된 실시형태를 변경 또는 변형할 수 있으며, 이러한 변경 또는 변형도 본 발명의 범위에 속한다.

또한, 명세서에서 설명한 각 구성요소의 물질은 당업자가 공지된 다양한 물질로부터 용이하게 선택하여 대체할 수 있다. 또한 당업자는 본 명세서에서 설명된 구성요소 중 일부를 성능의 열화 없이 생략하거나 성능을 개선하기 위해 구성요소를 추가할 수 있다.

뿐만 아니라, 당업자는 공정 환경이나 장비에 따라 본 명세서에서 설명한 방법 단계의 순서를 변경할 수도 있다. 따라서 본 발명의 범위는 설명된 실시형태가 아니라 특허청구범위 및 그 균등물에 의해 결정되어야 한다.

Claims

입력 전압에 따라 출력 단자에 제1 전원전압을 전달하는 제1 트랜지스터;
상기 출력 단자에 상기 입력 전압이 반전된 반전 전압을 전달하는 제2 트랜지스터;
상기 제2 트랜지스터의 게이트에 연결되어 있는 일단 및 상기 입력 전압에 따라 제1 레벨 또는 제2 레벨 전압이 입력되는 타단을 포함하는 커패시터; 및
상기 제2 트랜지스터의 게이트에 입력 전압에 따라 제2 전원전압을 전달하는 제3 트랜지스터를 포함하는 버퍼.
제 1항에 있어서,
상기 제1 트랜지스터는 상기 입력 전압이 인가되는 게이트, 상기 제1 전원전압이 인가되는 소스, 및 상기 출력 단자에 연결된 드레인을 포함하는 버퍼.
제 1항에 있어서,
상기 제2 트랜지스터는 상기 커패시터의 일단에 연결된 게이트, 상기 반전 전압이 인가되는 소스, 및 상기 출력 단자에 연결된 드레인을 포함하는 버퍼.
제 1항에 있어서,
상기 제3 트랜지스터는 상기 입력 전압이 인가되는 게이트, 상기 제2 전원전압이 인가되는 소스, 및 상기 커패시터의 일단에 연결된 드레인을 포함하는 버퍼.
제 1항에 있어서,
상기 제2 전원전압은 상기 제1 전원전압보다 낮은 레벨의 전압인 버퍼.
제 1항에 있어서,
입력 전압에 따라 상기 커패시터의 타단에 상기 제1 레벨 전압을 전달하는 제4 트랜지스터를 더 포함하는 버퍼.
제 6항에 있어서,
상기 제1 레벨 전압은 제1 전원전압인 것을 특징으로 하는 버퍼.
제 6항에 있어서,
상기 제4 트랜지스터는 상기 입력 전압이 인가되는 게이트, 상기 제1 레벨 전압이 인가되는 소스, 및 상기 커패시터의 타단에 연결된 드레인을 포함하는 버퍼.
제 1항에 있어서,
상기 반전 전압에 따라 상기 커패시터의 타단에 상기 제2 레벨 전압을 전달하는 제5 트랜지스터를 더 포함하는 버퍼.
제 9항에 있어서,
상기 제2 레벨 전압은 제2 전원전압 및 상기 반전 전압 중 어느 하나의 전압인 것을 특징으로 하는 버퍼.
제 9항에 있어서,
상기 제5 트랜지스터는 상기 반전 전압이 인가되는 게이트, 상기 제2 레벨 전압이 인가되는 소스, 및 상기 커패시터의 타단에 연결된 드레인을 포함하는 버퍼.
제 1항에 있어서,
상기 커패시터의 일단에 인가되는 전압은 상기 제2 트랜지스터를 턴 온 시키는 소정의 전압 범위 내로 유지되는 버퍼.
제 12항에 있어서,
상기 소정의 전압 범위는 상기 커패시터의 양단의 커플링에 의해 상기 커패시터의 타단의 전압 변화가 반영된 상기 커패시터의 일단의 전압에 따라 상기 제2 트랜지스터를 턴 온 시키는 레벨의 전압 범위인 버퍼.
제 12항에 있어서,
상기 소정의 전압 범위는, 상기 제3 트랜지스터가 턴 온 될 때 전달되는 제2 전원전압, 및 상기 제3 트랜지스터가 턴 오프 될 때 상기 커패시터 양단의 커플링에 의해 상기 커패시터의 타단의 전압 변화가 반영된 상기 커패시터의 일단의 전압 간의 범위인 버퍼.
제 14항에 있어서,
상기 제2 전원전압은 상기 제3 트랜지스터의 문턱 전압이 반영된 전압값이고, 상기 커패시터의 타단의 전압 변화가 반영된 상기 커패시터의 일단의 전압은 상기 커패시터의 타단 및 상기 제2 전원전압 사이에 추가로 연결된 트랜지스터의 문턱 전압이 반영된 전압값인 버퍼.
제 1항에 있어서,
상기 제1 및 제2 트랜지스터가 동시에 턴 온 되는 제1 기간 동안 상기 출력 단자에서 출력되는 출력 전압은 상기 제1 및 제2 트랜지스터의 온 저항 비에 따라 결정되는 버퍼.
제 16항에 있어서,
상기 제1 기간을 제외한 제2 기간 동안 상기 출력 단자에서 출력되는 출력 전압은 상기 제2 트랜지스터를 통해 전달되는 반전 전압인 버퍼.
제 1항에 있어서,
상기 버퍼에 포함된 복수의 트랜지스터는 동일한 도전형의 박막 트랜지스터(thin film transistor)인 버퍼.
제 18항에 있어서,
상기 동일한 도전형의 박막 트랜지스터는 피모스(PMOS) 트랜지스터인 버퍼.
입력 전압에 따라 스위칭 동작하는 제1 트랜지스터, 상기 입력 전압에 대응하여 스위칭 동작하는 제2 트랜지스터, 상기 제2 트랜지스터의 게이트에 연결되어 있는 일단을 포함하는 커패시터, 상기 제2 트랜지스터의 게이트에 연결되어 있는 일단을 포함하고 상기 입력 전압에 따라 스위칭 동작하는 제3 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터가 연결되는 접점이 출력 단자인 버퍼의 구동 방법에 있어서,
상기 입력 전압이 제1 레벨인 기간 동안, 상기 커패시터의 타단 전압은 상기 입력 전압에 따라 제2 레벨 전압이고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 온 상태인 단계; 및
상기 입력 전압이 상기 제1 레벨에서 제3 레벨이 되는 시점에 상기 커패시터의 타단 전압은 상기 입력 전압에 따라 제4 레벨 전압으로 변하고, 상기 커패시터의 일단 전압은 상기 제2 레벨 전압 및 제4 레벨 전압의 차에 대응하는 전압으로 변하며, 상기 제1 트랜지스터는 턴 오프 되고, 상기 제2 트랜지스터는 턴 온 되는 단계를 포함하는 버퍼의 구동 방법.
제 20항에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터가 온 상태인 단계는,
상기 제3 트랜지스터가 상기 입력 전압의 제1 레벨에 의해 온 상태이고, 상기 제3 트랜지스터를 통해 상기 제4 레벨 전압이 상기 제2 트랜지스터의 게이트에 전달되는 단계를 포함하는 버퍼의 구동 방법.
제 20항에 있어서,
상기 제1 트랜지스터는 턴 오프 되고, 상기 제2 트랜지스터는 턴 온 되는 단계는,
상기 입력 전압이 상기 제1 레벨에서 제3 레벨이 되는 시점에 상기 제3 트랜지스터가 턴 오프 되고, 상기 커패시터의 일단이 플로팅 되는 단계를 포함하는 버퍼의 구동 방법.
제 20항에 있어서,
상기 입력 전압이 상기 제3 레벨인 기간 동안, 상기 제1 트랜지스터 및 제3 트랜지스터는 오프 상태이고, 상기 제2 트랜지스터만 온 상태인 단계를 포함하는 버퍼의 구동 방법.
제 20항에 있어서,
상기 버퍼는 상기 입력 전압에 따라 상기 커패시터의 타단에 상기 제2 레벨 전압을 전달하는 제4 트랜지스터를 더 포함하고,
상기 제2 레벨 전압은 제1 전원전압인 것을 특징으로 하는 버퍼의 구동 방법.
제 20항에 있어서,
상기 버퍼는 상기 입력 전압이 반전된 반전 전압에 따라 상기 커패시터의 타단에 상기 제4 레벨 전압을 전달하는 제5 트랜지스터를 더 포함하고,
상기 제4 레벨 전압은 제2 전원전압 또는 상기 반전 전압 중 어느 하나의 전압인 것을 특징으로 하는 버퍼의 구동 방법.
제 20항에 있어서,
상기 입력 전압이 제1 레벨인 기간 동안, 상기 출력 단자에서 출력되는 출력 전압은 상기 온 상태의 제1 트랜지스터 및 제2 트랜지스터의 온 저항 비에 따라 결정되는 버퍼의 구동 방법.
제 26항에 있어서,
상기 입력 전압이 제1 레벨인 기간을 제외한 기간 동안, 상기 출력 단자에서 출력되는 출력 전압은 상기 제2 트랜지스터를 통해 전달되는 반전 전압인 버퍼의 구동 방법.
제 20항에 있어서,
상기 버퍼에 포함된 복수의 트랜지스터는 동일한 도전형의 박막 트랜지스터(thin film transistor)인 버퍼의 구동 방법.
제 28항에 있어서,
상기 동일한 도전형의 박막 트랜지스터는 피모스(PMOS) 트랜지스터인 버퍼의 구동 방법.