JP3532153B2 - レベルシフタ制御回路 - Google Patents
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- 230000000630 rising effect Effects 0.000 description 24
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 22
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 22
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- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017581—Coupling arrangements; Interface arrangements programmable
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路な
どの集積回路において、第１の電源に適合した信号を第
２の電源に適合した信号にレベルシフトする複数のレベ
ルシフタとともに異種電源間信号接続回路を構成し、上
記複数のレベルシフタのいずれかを入力された選択信号
に従って選択的に動作させるレベルシフタ制御回路に関
する。
どの集積回路において、第１の電源に適合した信号を第
２の電源に適合した信号にレベルシフトする複数のレベ
ルシフタとともに異種電源間信号接続回路を構成し、上
記複数のレベルシフタのいずれかを入力された選択信号
に従って選択的に動作させるレベルシフタ制御回路に関
する。
【０００２】
【従来の技術】図７は異種電源間信号接続回路の構成図
である。図７において、異種電源間信号接続回路は、レ
ベルシフタ１，２およびレベルシフタ制御回路３によっ
て構成されており、４は電源がＶＤＤ１の回路ブロッ
ク、５は電源がＶＤＤ２の回路ブロックである。電源Ｖ
ＤＤ１は、レベルシフタ１，２および回路ブロック４に
供給され、電源ＶＤＤ１よりも高電圧の電源ＶＤＤ２
は、レベルシフタ１，２、レベルシフタ制御回路３、お
よび回路ブロック５に供給される。
である。図７において、異種電源間信号接続回路は、レ
ベルシフタ１，２およびレベルシフタ制御回路３によっ
て構成されており、４は電源がＶＤＤ１の回路ブロッ
ク、５は電源がＶＤＤ２の回路ブロックである。電源Ｖ
ＤＤ１は、レベルシフタ１，２および回路ブロック４に
供給され、電源ＶＤＤ１よりも高電圧の電源ＶＤＤ２
は、レベルシフタ１，２、レベルシフタ制御回路３、お
よび回路ブロック５に供給される。
【０００３】レベルシフタ１，２は、ともに回路ブロッ
ク４から出力された信号（電源ＶＤＤ１に適合した信
号）を、回路ブロック５に入力するための信号（電源Ｖ
ＤＤ２に適合した信号）にシフトアップするレベルシフ
タである。レベルシフタ１は、レベルシフタ２よりも低
消費電力のレベルシフタであり、レベルシフタ２は、レ
ベルシフタ１よりも動作可能な電源電圧範囲が広いレベ
ルシフタである。
ク４から出力された信号（電源ＶＤＤ１に適合した信
号）を、回路ブロック５に入力するための信号（電源Ｖ
ＤＤ２に適合した信号）にシフトアップするレベルシフ
タである。レベルシフタ１は、レベルシフタ２よりも低
消費電力のレベルシフタであり、レベルシフタ２は、レ
ベルシフタ１よりも動作可能な電源電圧範囲が広いレベ
ルシフタである。
【０００４】レベルシフタ制御回路３は、入力された選
択信号に従ってレベルシフタ１または２のいずれかを選
択し、選択したレベルシフタを動作させるとともに、選
択しなかったレベルシフタの動作を停止させ、選択した
レベルシフタの出力信号を回路ブロック５に入力する。
択信号に従ってレベルシフタ１または２のいずれかを選
択し、選択したレベルシフタを動作させるとともに、選
択しなかったレベルシフタの動作を停止させ、選択した
レベルシフタの出力信号を回路ブロック５に入力する。
【０００５】上記の選択信号およびレベルシフタ制御回
路３によって、電源ＶＤＤ１と電源ＶＤＤ２の電位差が
レベルシフタ１の動作可能範囲内であるときには、低消
費電力のレベルシフタ１が動作し、上記の電位差がレベ
ルシフタ１の動作可能範囲内でないときには、レベルシ
フタ２が動作する。
路３によって、電源ＶＤＤ１と電源ＶＤＤ２の電位差が
レベルシフタ１の動作可能範囲内であるときには、低消
費電力のレベルシフタ１が動作し、上記の電位差がレベ
ルシフタ１の動作可能範囲内でないときには、レベルシ
フタ２が動作する。
【０００６】図８は従来のレベルシフタ制御回路の回路
図である。図８のレベルシフタ制御回路は、レジスタ回
路１１と、ＡＮＤゲート１７，１８と、ＯＲゲート２１
とを備える。このレベルシフタ制御回路には、レベルシ
フタ１からの出力信号（ただし、レベルシフタ１が選択
され動作しているとき）、レベルシフタ２からの出力信
号（ただし、レベルシフタ１が選択され動作していると
き）、切替信号、および書込信号が入力される。切替信
号および書込信号は、上記の選択信号を構成している。
これらの切替信号および書込信号は、集積回路に設けら
れた電源管理のための回路、あるいはマイクロコントロ
ーラを備えた集積回路ではこのマイクロコントローラな
どにおいて生成される。
図である。図８のレベルシフタ制御回路は、レジスタ回
路１１と、ＡＮＤゲート１７，１８と、ＯＲゲート２１
とを備える。このレベルシフタ制御回路には、レベルシ
フタ１からの出力信号（ただし、レベルシフタ１が選択
され動作しているとき）、レベルシフタ２からの出力信
号（ただし、レベルシフタ１が選択され動作していると
き）、切替信号、および書込信号が入力される。切替信
号および書込信号は、上記の選択信号を構成している。
これらの切替信号および書込信号は、集積回路に設けら
れた電源管理のための回路、あるいはマイクロコントロ
ーラを備えた集積回路ではこのマイクロコントローラな
どにおいて生成される。
【０００７】レジスタ回路１１は、切替信号が入力され
るＤ端子（データ入力端子）と、書込信号が入力される
Ｌ端子（ラッチクロック入力端子）と、ラッチした信号
を出力するＱ端子（データ出力端子）とを備え、書込信
号の立上がりエッジで切替信号をラッチし、この切替信
号のラッチ信号をＱ端子に出力する。なお、上記の選択
信号の”Ｈ”（Ｈｉｇｈレベル）は切替信号の”Ｈ”に
相当し、上記の選択信号の”Ｌ”（Ｌｏｗレベル）は切
替信号の”Ｌ”に相当するが、上記の選択信号の変化の
タイミングは、切替信号がレジスタ回路１１によってラ
ッチされるとき（書込信号の立上がりエッジ）とする。
従って、図８のシフトレジスタ制御回路内においては、
レジスタ回路１１の出力信号が上記の選択信号に相当す
る。
るＤ端子（データ入力端子）と、書込信号が入力される
Ｌ端子（ラッチクロック入力端子）と、ラッチした信号
を出力するＱ端子（データ出力端子）とを備え、書込信
号の立上がりエッジで切替信号をラッチし、この切替信
号のラッチ信号をＱ端子に出力する。なお、上記の選択
信号の”Ｈ”（Ｈｉｇｈレベル）は切替信号の”Ｈ”に
相当し、上記の選択信号の”Ｌ”（Ｌｏｗレベル）は切
替信号の”Ｌ”に相当するが、上記の選択信号の変化の
タイミングは、切替信号がレジスタ回路１１によってラ
ッチされるとき（書込信号の立上がりエッジ）とする。
従って、図８のシフトレジスタ制御回路内においては、
レジスタ回路１１の出力信号が上記の選択信号に相当す
る。
【０００８】レジスタ回路１１から出力された切替信号
のラッチ信号は、ＡＮＤゲート１７の第１の入力端子
（反転入力端子）およびＡＮＤゲート１８の第１の入力
端子に入力されるとともに、レベルシフタ１，２に出力
される。ＡＮＤゲート１７の第２の入力端子には、レベ
ルシフタ１の出力信号が入力され、ＡＮＤゲート１８の
第２の入力端子には、レベルシフタ２の出力信号が入力
される。ＡＮＤゲート１７の出力信号およびＡＮＤゲー
ト１８の出力信号は、ＯＲゲート２１に入力され、ＯＲ
ゲート２１の出力信号は図７の回路ブロック５に入力さ
れる。
のラッチ信号は、ＡＮＤゲート１７の第１の入力端子
（反転入力端子）およびＡＮＤゲート１８の第１の入力
端子に入力されるとともに、レベルシフタ１，２に出力
される。ＡＮＤゲート１７の第２の入力端子には、レベ
ルシフタ１の出力信号が入力され、ＡＮＤゲート１８の
第２の入力端子には、レベルシフタ２の出力信号が入力
される。ＡＮＤゲート１７の出力信号およびＡＮＤゲー
ト１８の出力信号は、ＯＲゲート２１に入力され、ＯＲ
ゲート２１の出力信号は図７の回路ブロック５に入力さ
れる。
【０００９】レジスタ回路１１の出力信号が”Ｌ”（Ｌ
ｏｗレベル）のときには、レベルシフタ１は動作し、レ
ベルシフタ２は動作を停止し、ＡＮＤゲート１７，１８
およびＯＲゲート２１によってレベルシフタ１の出力信
号が選択され、図７の回路ブロック５に出力される。ま
た、上記のレジスタ回路１１の出力信号が”Ｈ”（Ｈｉ
ｇｈレベル）のときには、レベルシフタ１は動作を停止
し、レベルシフタ２は動作し、ＡＮＤゲート１７，１８
およびＯＲゲート２１によってレベルシフタ２の出力信
号が選択され、図７の回路ブロック５に出力される。
ｏｗレベル）のときには、レベルシフタ１は動作し、レ
ベルシフタ２は動作を停止し、ＡＮＤゲート１７，１８
およびＯＲゲート２１によってレベルシフタ１の出力信
号が選択され、図７の回路ブロック５に出力される。ま
た、上記のレジスタ回路１１の出力信号が”Ｈ”（Ｈｉ
ｇｈレベル）のときには、レベルシフタ１は動作を停止
し、レベルシフタ２は動作し、ＡＮＤゲート１７，１８
およびＯＲゲート２１によってレベルシフタ２の出力信
号が選択され、図７の回路ブロック５に出力される。
【００１０】図１１は図８の従来のレベルシフタ制御回
路の動作を説明するタイミングチャートである。図１１
において、（ａ）は電源ＶＤＤ１、（ｂ）は電源ＶＤＤ
２、（ｃ）は切替信号（ｄ）は書込信号、（ｅ）はシフ
トレジスタ１の出力信号、（ｆ）はシフトレジスタ２の
出力信号、（ｇ）はレベルシフタ制御回路の出力信号で
ある。図１１では、電源ＶＤＤ１は０．７［Ｖ］であ
り、電源ＶＤＤ２は１．１［Ｖ］または５［Ｖ］であ
り、電源ＶＤＤ２が１．１［Ｖ］のとき、低消費電力タ
イプのレベルシフタ１が選択され、電源ＶＤＤ２が５
［Ｖ］のとき、レベルシフタ２が選択される。
路の動作を説明するタイミングチャートである。図１１
において、（ａ）は電源ＶＤＤ１、（ｂ）は電源ＶＤＤ
２、（ｃ）は切替信号（ｄ）は書込信号、（ｅ）はシフ
トレジスタ１の出力信号、（ｆ）はシフトレジスタ２の
出力信号、（ｇ）はレベルシフタ制御回路の出力信号で
ある。図１１では、電源ＶＤＤ１は０．７［Ｖ］であ
り、電源ＶＤＤ２は１．１［Ｖ］または５［Ｖ］であ
り、電源ＶＤＤ２が１．１［Ｖ］のとき、低消費電力タ
イプのレベルシフタ１が選択され、電源ＶＤＤ２が５
［Ｖ］のとき、レベルシフタ２が選択される。
【００１１】集積回路において、電源ＶＤＤ２が１．１
［Ｖ］から５［Ｖ］に変更されるに先立って切替信号
が”Ｌ”から”Ｈ”になり、そのあと書込信号が”Ｌ”
から”Ｈ”になるとともに電源ＶＤＤ２が１．１［Ｖ］
から５［Ｖ］に上昇する。書込信号が”Ｌ”から”Ｈ”
になると、図８のレベルシフタ制御回路において、レジ
スタ回路１１によって上記書込信号の立上がりエッジで
上記”Ｈ”の切替信号がラッチされ、レジスタ回路１１
の出力信号が”Ｌ”から”Ｈ”になる。これによって、
いままで動作していたシフトレジスタ１は動作を停止
し、いままで動作を停止していたシフトレジスタ２は動
作を開始し、ＡＮＤゲート１７，１８およびＯＲゲート
２１によってレベルシフタ２の出力信号が選択される。
［Ｖ］から５［Ｖ］に変更されるに先立って切替信号
が”Ｌ”から”Ｈ”になり、そのあと書込信号が”Ｌ”
から”Ｈ”になるとともに電源ＶＤＤ２が１．１［Ｖ］
から５［Ｖ］に上昇する。書込信号が”Ｌ”から”Ｈ”
になると、図８のレベルシフタ制御回路において、レジ
スタ回路１１によって上記書込信号の立上がりエッジで
上記”Ｈ”の切替信号がラッチされ、レジスタ回路１１
の出力信号が”Ｌ”から”Ｈ”になる。これによって、
いままで動作していたシフトレジスタ１は動作を停止
し、いままで動作を停止していたシフトレジスタ２は動
作を開始し、ＡＮＤゲート１７，１８およびＯＲゲート
２１によってレベルシフタ２の出力信号が選択される。
【００１２】また、集積回路において、電源ＶＤＤ２が
５［Ｖ］から１．１［Ｖ］に変更されるに先立って切替
信号が”Ｈ”から”Ｌ”になり、そのあと書込信号が”
Ｌ”から”Ｈ”になるとともに電源ＶＤＤ２が５［Ｖ］
から１．１［Ｖ］に降下を開始する。書込信号が”Ｌ”
から”Ｈ”になると、図８のレベルシフタ制御回路にお
いて、レジスタ回路１１によって上記書込信号の立上が
りエッジで上記”Ｌ”の切替信号がラッチされ、レジス
タ回路１１の出力信号が”Ｈ”から”Ｌ”になる。これ
によって、いままで動作していたシフトレジスタ２は動
作を停止し、いままで動作を停止していたシフトレジス
タ１は動作を開始し、ＡＮＤゲート１７，１８およびＯ
Ｒゲート２１によってレベルシフタ１の出力信号が選択
される。
５［Ｖ］から１．１［Ｖ］に変更されるに先立って切替
信号が”Ｈ”から”Ｌ”になり、そのあと書込信号が”
Ｌ”から”Ｈ”になるとともに電源ＶＤＤ２が５［Ｖ］
から１．１［Ｖ］に降下を開始する。書込信号が”Ｌ”
から”Ｈ”になると、図８のレベルシフタ制御回路にお
いて、レジスタ回路１１によって上記書込信号の立上が
りエッジで上記”Ｌ”の切替信号がラッチされ、レジス
タ回路１１の出力信号が”Ｈ”から”Ｌ”になる。これ
によって、いままで動作していたシフトレジスタ２は動
作を停止し、いままで動作を停止していたシフトレジス
タ１は動作を開始し、ＡＮＤゲート１７，１８およびＯ
Ｒゲート２１によってレベルシフタ１の出力信号が選択
される。
【００１３】図１０は低消費電力タイプのレベルシフタ
１の回路図であり、図１１はレベルシフタ２の回路図で
ある。図１０および図１１において同じものには同じ符
号を付してある。
１の回路図であり、図１１はレベルシフタ２の回路図で
ある。図１０および図１１において同じものには同じ符
号を付してある。
【００１４】図１１のレベルシフタ２は、インバータ回
路ＩＶ１，ＩＶ２と、ＮＭＯＳトランジスタｎ１，ｎ２
と、ＰＭＯＳトランジスタｐ１，ｐ２とを備える。図７
の回路ブロック４からの出力信号は、インバータ回路Ｉ
Ｖ１に入力され、インバータ回路ＩＶ１の出力信号はイ
ンバータ回路ＩＶ２に入力される。インバータ回路ＩＶ
１，ＩＶ２の電源には電源ＶＤＤ１が供給される。トラ
ンジスタｎ１のゲート電極にはインバータ回路ＩＶ２の
出力信号が入力され、トランジスタｎ２のゲート電極に
はインバータ回路ＩＶ１の出力信号が入力され、トラン
ジスタｎ１，ｎ２のソース電極は接地されている。トラ
ンジスタｐ１のドレイン電極はトランジスタｎ１のドレ
イン電極に接続され、トランジスタｐ２のドレイン電極
はトランジスタｎ２のドレイン電極に接続され、トラン
ジスタｐ１のゲート電極はトランジスタｐ２のドレイン
電極に接続され、トランジスタｐ２のゲート電極はトラ
ンジスタｐ１のドレイン電極に接続され、トランジスタ
ｐ１，ｐ２のドレイン電極は接地されている。そして、
トランジスタｎ２，ｐ２のドレイン電極の接続ノードに
生成された信号が、レベルシフトした信号として出力さ
れる。
路ＩＶ１，ＩＶ２と、ＮＭＯＳトランジスタｎ１，ｎ２
と、ＰＭＯＳトランジスタｐ１，ｐ２とを備える。図７
の回路ブロック４からの出力信号は、インバータ回路Ｉ
Ｖ１に入力され、インバータ回路ＩＶ１の出力信号はイ
ンバータ回路ＩＶ２に入力される。インバータ回路ＩＶ
１，ＩＶ２の電源には電源ＶＤＤ１が供給される。トラ
ンジスタｎ１のゲート電極にはインバータ回路ＩＶ２の
出力信号が入力され、トランジスタｎ２のゲート電極に
はインバータ回路ＩＶ１の出力信号が入力され、トラン
ジスタｎ１，ｎ２のソース電極は接地されている。トラ
ンジスタｐ１のドレイン電極はトランジスタｎ１のドレ
イン電極に接続され、トランジスタｐ２のドレイン電極
はトランジスタｎ２のドレイン電極に接続され、トラン
ジスタｐ１のゲート電極はトランジスタｐ２のドレイン
電極に接続され、トランジスタｐ２のゲート電極はトラ
ンジスタｐ１のドレイン電極に接続され、トランジスタ
ｐ１，ｐ２のドレイン電極は接地されている。そして、
トランジスタｎ２，ｐ２のドレイン電極の接続ノードに
生成された信号が、レベルシフトした信号として出力さ
れる。
【００１５】図１１のレベルシフタ２において、入力信
号（図７の回路ブロック４からの出力信号）が”Ｌ”の
ときには、トランジスタｎ１，ｐ２はＯＮし、トランジ
スタｎ２，ｐ１はＯＦＦし、”Ｌ”の信号が出力され
る。また、入力信号が”Ｈ”（電源ＶＤＤ１に適合した
レベル）のときには、トランジスタｎ１，ｐ２はＯＦＦ
し、トランジスタｎ２，ｐ１はＯＮし、電源ＶＤＤ１に
適合したレベルにシフトアップされた”Ｈ”の信号が出
力される。
号（図７の回路ブロック４からの出力信号）が”Ｌ”の
ときには、トランジスタｎ１，ｐ２はＯＮし、トランジ
スタｎ２，ｐ１はＯＦＦし、”Ｌ”の信号が出力され
る。また、入力信号が”Ｈ”（電源ＶＤＤ１に適合した
レベル）のときには、トランジスタｎ１，ｐ２はＯＦＦ
し、トランジスタｎ２，ｐ１はＯＮし、電源ＶＤＤ１に
適合したレベルにシフトアップされた”Ｈ”の信号が出
力される。
【００１６】図１０の低消費電力タイプのレベルシフタ
１は、図１１のレベルシフタ２において、ＰＭＯＳトラ
ンジスタｐ３，ｐ４を設けたものである。トランジスタ
ｐ３のゲート電極にはインバータ回路ＩＶ２の出力信号
が入力され、トランジスタｐ４のゲート電極にはインバ
ータ回路ＩＶ１の出力信号が入力され、トランジスタｐ
３のドレイン電極はトランジスタｐ１のソース電極に接
続され、トランジスタｐ４のドレイン電極はトランジス
タｐ２のソース電極に接続され、トランジスタｐ３，Ｐ
４のソース電極は電源ＶＤＤ２に接続されている。
１は、図１１のレベルシフタ２において、ＰＭＯＳトラ
ンジスタｐ３，ｐ４を設けたものである。トランジスタ
ｐ３のゲート電極にはインバータ回路ＩＶ２の出力信号
が入力され、トランジスタｐ４のゲート電極にはインバ
ータ回路ＩＶ１の出力信号が入力され、トランジスタｐ
３のドレイン電極はトランジスタｐ１のソース電極に接
続され、トランジスタｐ４のドレイン電極はトランジス
タｐ２のソース電極に接続され、トランジスタｐ３，Ｐ
４のソース電極は電源ＶＤＤ２に接続されている。
【００１７】図１０のレベルシフタ１において、入力信
号（図７の回路ブロック４からの出力信号）が”Ｌ”の
ときには、トランジスタｎ１，ｐ２，ｐ４はＯＮし、ト
ランジスタｎ２，ｐ１，ｐ３はＯＦＦし、”Ｌ”の信号
が出力される。このとき、トランジスタｐ４は負荷とし
て機能し、トランジスタのスイッチ時に流れる電流を制
限し、消費電力を低減する。また、入力信号が”Ｈ”
（電源ＶＤＤ１に適合したレベル）のときには、トラン
ジスタｎ１，ｐ２，ｐ４はＯＦＦし、トランジスタｎ
２，ｐ１，ｐ３はＯＮし、電源ＶＤＤ１に適合したレベ
ルにシフトアップされた”Ｈ”の信号が出力される。こ
のとき、トランジスタｐ３は負荷として機能し、トラン
ジスタのスイッチ時に流れる電流を制限し、消費電力を
低減する。
号（図７の回路ブロック４からの出力信号）が”Ｌ”の
ときには、トランジスタｎ１，ｐ２，ｐ４はＯＮし、ト
ランジスタｎ２，ｐ１，ｐ３はＯＦＦし、”Ｌ”の信号
が出力される。このとき、トランジスタｐ４は負荷とし
て機能し、トランジスタのスイッチ時に流れる電流を制
限し、消費電力を低減する。また、入力信号が”Ｈ”
（電源ＶＤＤ１に適合したレベル）のときには、トラン
ジスタｎ１，ｐ２，ｐ４はＯＦＦし、トランジスタｎ
２，ｐ１，ｐ３はＯＮし、電源ＶＤＤ１に適合したレベ
ルにシフトアップされた”Ｈ”の信号が出力される。こ
のとき、トランジスタｐ３は負荷として機能し、トラン
ジスタのスイッチ時に流れる電流を制限し、消費電力を
低減する。
【００１８】
【発明が解決しようとする課題】しかしながら上記従来
のレベルシフタ制御回路では、電源ＶＤＤ２の電位の降
下に伴ってレベルシフタ２から低消費電力のレベルシフ
タ１に切り替えるときに、電源ＶＤＤ２の電位の降下が
終了し、電源ＶＤＤ２の電位が安定するまでレベルシフ
タ１においてレベルシフトがされず、レベルシフタ制御
回路の出力信号に図９（ｇ）のようなレベルシフト抜け
を生じ、図７の回路ブロック４から回路ブロック５に信
号が伝達されないという課題があった。これは、以下に
説明する理由による。
のレベルシフタ制御回路では、電源ＶＤＤ２の電位の降
下に伴ってレベルシフタ２から低消費電力のレベルシフ
タ１に切り替えるときに、電源ＶＤＤ２の電位の降下が
終了し、電源ＶＤＤ２の電位が安定するまでレベルシフ
タ１においてレベルシフトがされず、レベルシフタ制御
回路の出力信号に図９（ｇ）のようなレベルシフト抜け
を生じ、図７の回路ブロック４から回路ブロック５に信
号が伝達されないという課題があった。これは、以下に
説明する理由による。
【００１９】集積回路において、電源の電位を上昇させ
るときには速やかに上昇するが、電源の電位を降下させ
るときには速やかに降下せず、安定するまでに時間がか
かる（図９（ｂ）参照）。また、図１０のレベルシフタ
１において、電源ＶＤＤ１と電源ＶＤＤ２の電位差がト
ランジスタｐ３，ｐ４のしきい値以上に大きいと、トラ
ンジスタｐ３，ｐ４がＯＦＦできなくなるので、トラン
ジスタｐ１，ｐ２が入力信号に従ってスイッチングしな
くなり、レベルシフトした信号が出力されなくなる。上
記従来のレベルシフタ制御回路では、レベルシフタの切
り替えは電源電位の上昇または降下の開始時になされ、
電源ＶＤＤ２の電位降下に伴ってレベルシフタ２からレ
ベルシフタ１に切り替えられたときには、電源ＶＤＤ２
の電位が、まだトランジスタｐ３，ｐ４がＯＦＦできる
範囲内まで降下していないので、上記のレベルシフト抜
けを生じるのである。
るときには速やかに上昇するが、電源の電位を降下させ
るときには速やかに降下せず、安定するまでに時間がか
かる（図９（ｂ）参照）。また、図１０のレベルシフタ
１において、電源ＶＤＤ１と電源ＶＤＤ２の電位差がト
ランジスタｐ３，ｐ４のしきい値以上に大きいと、トラ
ンジスタｐ３，ｐ４がＯＦＦできなくなるので、トラン
ジスタｐ１，ｐ２が入力信号に従ってスイッチングしな
くなり、レベルシフトした信号が出力されなくなる。上
記従来のレベルシフタ制御回路では、レベルシフタの切
り替えは電源電位の上昇または降下の開始時になされ、
電源ＶＤＤ２の電位降下に伴ってレベルシフタ２からレ
ベルシフタ１に切り替えられたときには、電源ＶＤＤ２
の電位が、まだトランジスタｐ３，ｐ４がＯＦＦできる
範囲内まで降下していないので、上記のレベルシフト抜
けを生じるのである。
【００２０】なお、上記のレベルシフト抜けは、レベル
シフタ１からレベルシフタ２に切り替えるときには生じ
ないことは、言うまでもない。また、電源ＶＤＤ１の電
位上昇に伴ってレベルシフタ２からレベルシフタ１に切
り替えるときには、電源ＶＤＤ１の電位が、トランジス
タｐ３，ｐ４がＯＦＦできる範囲内まで速やかに上昇す
るので、上記のレベルシフト抜けを生じない。
シフタ１からレベルシフタ２に切り替えるときには生じ
ないことは、言うまでもない。また、電源ＶＤＤ１の電
位上昇に伴ってレベルシフタ２からレベルシフタ１に切
り替えるときには、電源ＶＤＤ１の電位が、トランジス
タｐ３，ｐ４がＯＦＦできる範囲内まで速やかに上昇す
るので、上記のレベルシフト抜けを生じない。
【００２１】本発明は、このような従来の課題を解決す
るためになされたものであり、出力信号のレベルシフト
抜けをなくすことができるレベルシフタ制御回路を提供
することを目的とする。
るためになされたものであり、出力信号のレベルシフト
抜けをなくすことができるレベルシフタ制御回路を提供
することを目的とする。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
めに本発明のレベルシフタ制御回路は、第１の電源に適
合した信号を第２の電源に適合した信号にレベルシフト
する第１および第２のレベルシフタのいずれかを入力さ
れた選択信号に従って選択的に動作させるレベルシフタ
制御回路において、上記選択信号が第１のレベルから第
２のレベルになると、動作させるレベルシフタを、第２
のレベルシフタよりも低消費電力の第１のレベルシフタ
から第２のレベルシフタに切り替え、上記選択信号が第
２のレベルから第１のレベルになったあと所定の時間を
経過したら、動作させるレベルシフタを、第２のレベル
シフタから上記第１のレベルシフタに切り替えることを
特徴とする。
めに本発明のレベルシフタ制御回路は、第１の電源に適
合した信号を第２の電源に適合した信号にレベルシフト
する第１および第２のレベルシフタのいずれかを入力さ
れた選択信号に従って選択的に動作させるレベルシフタ
制御回路において、上記選択信号が第１のレベルから第
２のレベルになると、動作させるレベルシフタを、第２
のレベルシフタよりも低消費電力の第１のレベルシフタ
から第２のレベルシフタに切り替え、上記選択信号が第
２のレベルから第１のレベルになったあと所定の時間を
経過したら、動作させるレベルシフタを、第２のレベル
シフタから上記第１のレベルシフタに切り替えることを
特徴とする。
【００２３】また、本発明の他のレベルシフタ制御回路
は、第１の電源に適合した信号を第２の電源に適合した
信号にレベルシフトする第１および第２のレベルシフタ
のいずれかを入力された選択信号に従って選択的に動作
させるレベルシフタ制御回路において、上記選択信号が
第１のレベルから第２のレベルになると、動作させるレ
ベルシフタを、第２のレベルシフタよりも低消費電力の
第１のレベルシフタから第２のレベルシフタに切り替
え、第２の電源の電位を降下させる変更に伴って上記選
択信号が第２のレベルから第１のレベルになったあと第
２の電源が所定の電位まで降下したら、動作させるレベ
ルシフタを、第２のレベルシフタから上記第１のレベル
シフタに切り替えることを特徴とする。
は、第１の電源に適合した信号を第２の電源に適合した
信号にレベルシフトする第１および第２のレベルシフタ
のいずれかを入力された選択信号に従って選択的に動作
させるレベルシフタ制御回路において、上記選択信号が
第１のレベルから第２のレベルになると、動作させるレ
ベルシフタを、第２のレベルシフタよりも低消費電力の
第１のレベルシフタから第２のレベルシフタに切り替
え、第２の電源の電位を降下させる変更に伴って上記選
択信号が第２のレベルから第１のレベルになったあと第
２の電源が所定の電位まで降下したら、動作させるレベ
ルシフタを、第２のレベルシフタから上記第１のレベル
シフタに切り替えることを特徴とする。
【００２４】
【発明の実施の形態】実施の形態１
図１は本発明の実施の形態１のレベルシフタ制御回路の
回路図である。図１において、図７と同じものには同じ
符号を付してある。図１のレベルシフタ制御回路は、レ
ジスタ回路１１と、Ｄフリップフロップ回路１２と、カ
ウンタ回路１３と、遅延回路１４と、ＡＮＤゲート１
６，１７，１８と、ＯＲゲート１９，２０，２１とを備
える。このレベルシフタ制御回路には、レベルシフタ１
からの出力信号（ただし、レベルシフタ１が選択され動
作しているとき）、レベルシフタ２からの出力信号（た
だし、レベルシフタ１が選択され動作しているとき）、
切替信号、書込信号、タイムベースクロック信号（時間
間隔が等しいクロック信号）、およびシステムリセット
信号が入力される。上記の切替信号および書込信号は、
レベルシフタ１，２を切り替えるための選択信号を構成
している。また、図１の信号ウは、レベルシフタ１，２
を切り替えるための遅延選択信号に相当する。
回路図である。図１において、図７と同じものには同じ
符号を付してある。図１のレベルシフタ制御回路は、レ
ジスタ回路１１と、Ｄフリップフロップ回路１２と、カ
ウンタ回路１３と、遅延回路１４と、ＡＮＤゲート１
６，１７，１８と、ＯＲゲート１９，２０，２１とを備
える。このレベルシフタ制御回路には、レベルシフタ１
からの出力信号（ただし、レベルシフタ１が選択され動
作しているとき）、レベルシフタ２からの出力信号（た
だし、レベルシフタ１が選択され動作しているとき）、
切替信号、書込信号、タイムベースクロック信号（時間
間隔が等しいクロック信号）、およびシステムリセット
信号が入力される。上記の切替信号および書込信号は、
レベルシフタ１，２を切り替えるための選択信号を構成
している。また、図１の信号ウは、レベルシフタ１，２
を切り替えるための遅延選択信号に相当する。
【００２５】図１において、Ｄフリップフロップ回路１
２は、切替信号が入力されるクロック入力端子と、電源
ＶＤＤ２が供給されるＤ端子（データ入力端子）と、ラ
ッチした信号を出力するＱ端子（データ出力端子）と、
リセット信号オが入力されるＲ端子（リセット入力端
子）とを備え、切替信号の立下がりエッジで電源ＶＤＤ
２による”Ｈ”（Ｈｉｇｈレベル）の入力信号をラッチ
し、この”Ｈ”のラッチ信号を遅延選択信号ウとしてＱ
端子から出力し、リセット信号オの立上がりエッジでＱ
端子の出力信号を”Ｌ”（Ｌｏｗレベル）にリセットす
る。ＡＮＤゲート１６には、遅延選択信号ウ（Ｄフリッ
プフロップ回路１２の出力信号）およびクロック信号
（タイムベースクロック信号）が入力され、ＡＮＤゲー
ト１６の出力信号はカウンタ回路１３に入力される。
２は、切替信号が入力されるクロック入力端子と、電源
ＶＤＤ２が供給されるＤ端子（データ入力端子）と、ラ
ッチした信号を出力するＱ端子（データ出力端子）と、
リセット信号オが入力されるＲ端子（リセット入力端
子）とを備え、切替信号の立下がりエッジで電源ＶＤＤ
２による”Ｈ”（Ｈｉｇｈレベル）の入力信号をラッチ
し、この”Ｈ”のラッチ信号を遅延選択信号ウとしてＱ
端子から出力し、リセット信号オの立上がりエッジでＱ
端子の出力信号を”Ｌ”（Ｌｏｗレベル）にリセットす
る。ＡＮＤゲート１６には、遅延選択信号ウ（Ｄフリッ
プフロップ回路１２の出力信号）およびクロック信号
（タイムベースクロック信号）が入力され、ＡＮＤゲー
ト１６の出力信号はカウンタ回路１３に入力される。
【００２６】カウンタ回路１３は、遅延選択信号ウが”
Ｈ”のときにＡＮＤゲート１６を介して入力されるクロ
ック入力端子と、電源ＶＤＤ２が供給されるＤ端子（デ
ータ入力端子）と、クロック信号の２n（ｎは２以上の
任意の整数）分周信号をカウント値として反転出力する
ＱＢｎ端子（カウント出力端子）と、リセット信号オが
入力されるＲ端子（リセット入力端子）とを備え、遅延
選択信号ウが”Ｈ”のときに入力される上記クロック信
号の立下がりエッジでカウント動作をし、上記の２n分
周信号を信号エとしてＱＢｎ端子から反転出力し、リセ
ット信号オの立上がりエッジでＱＢｎ端子の出力信号
を”Ｈ”にリセットする。
Ｈ”のときにＡＮＤゲート１６を介して入力されるクロ
ック入力端子と、電源ＶＤＤ２が供給されるＤ端子（デ
ータ入力端子）と、クロック信号の２n（ｎは２以上の
任意の整数）分周信号をカウント値として反転出力する
ＱＢｎ端子（カウント出力端子）と、リセット信号オが
入力されるＲ端子（リセット入力端子）とを備え、遅延
選択信号ウが”Ｈ”のときに入力される上記クロック信
号の立下がりエッジでカウント動作をし、上記の２n分
周信号を信号エとしてＱＢｎ端子から反転出力し、リセ
ット信号オの立上がりエッジでＱＢｎ端子の出力信号
を”Ｈ”にリセットする。
【００２７】遅延回路１４は、信号エ（カウンタ回路１
３の出力信号、上記の２n分周信号）を時間Ｄだけ遅延
するとともに反転し、ＯＲゲート１９に出力する。ＯＲ
ゲート１９には、遅延回路１４の出力信号（信号エを時
間Ｄ遅延されるとともに反転させた信号）およびシステ
ムリセット信号が入力され、ＯＲゲート１９の出力信号
であるリセット信号オは、Ｄフリップフロップ回路１２
のＲ端子およびカウンタ回路１３のＲ端子に入力され
る。なお、この遅延回路１４は、信号エによってＤフリ
ップフロップ回路１２およびカウンタ回路１３を確実に
リセットするために設けたものであり、削除することも
可能である。この場合には、カウンタ回路１３のＱｎ端
子の出力信号を信号エとしてＯＲゲートに入力する。上
記のＱｎ端子は、クロック信号の２n分周信号を非反転
出力する端子である。
３の出力信号、上記の２n分周信号）を時間Ｄだけ遅延
するとともに反転し、ＯＲゲート１９に出力する。ＯＲ
ゲート１９には、遅延回路１４の出力信号（信号エを時
間Ｄ遅延されるとともに反転させた信号）およびシステ
ムリセット信号が入力され、ＯＲゲート１９の出力信号
であるリセット信号オは、Ｄフリップフロップ回路１２
のＲ端子およびカウンタ回路１３のＲ端子に入力され
る。なお、この遅延回路１４は、信号エによってＤフリ
ップフロップ回路１２およびカウンタ回路１３を確実に
リセットするために設けたものであり、削除することも
可能である。この場合には、カウンタ回路１３のＱｎ端
子の出力信号を信号エとしてＯＲゲートに入力する。上
記のＱｎ端子は、クロック信号の２n分周信号を非反転
出力する端子である。
【００２８】レジスタ回路１１は、切替信号が入力され
るＤ端子（データ入力端子）と、書込信号が入力される
Ｌ端子（ラッチクロック入力端子）と、ラッチした信号
を出力するＱ端子（データ出力端子）とを備え、書込信
号の立上がりエッジで切替信号をラッチし、この切替信
号のラッチ信号を信号アとしてＱ端子から出力する。な
お、上記の選択信号の”Ｈ”（Ｈｉｇｈレベル）は切替
信号の”Ｈ”に相当し、上記の選択信号の”Ｌ”（Ｌｏ
ｗレベル）は切替信号の”Ｌ”に相当するが、上記の選
択信号の変化のタイミングは、切替信号がレジスタ回路
１１によってラッチされるとき（書込信号の立上がりエ
ッジ）とする。従って、図１の制御回路内においては信
号アが上記の選択信号に相当し、以下の説明において信
号アを単に選択信号と称する。
るＤ端子（データ入力端子）と、書込信号が入力される
Ｌ端子（ラッチクロック入力端子）と、ラッチした信号
を出力するＱ端子（データ出力端子）とを備え、書込信
号の立上がりエッジで切替信号をラッチし、この切替信
号のラッチ信号を信号アとしてＱ端子から出力する。な
お、上記の選択信号の”Ｈ”（Ｈｉｇｈレベル）は切替
信号の”Ｈ”に相当し、上記の選択信号の”Ｌ”（Ｌｏ
ｗレベル）は切替信号の”Ｌ”に相当するが、上記の選
択信号の変化のタイミングは、切替信号がレジスタ回路
１１によってラッチされるとき（書込信号の立上がりエ
ッジ）とする。従って、図１の制御回路内においては信
号アが上記の選択信号に相当し、以下の説明において信
号アを単に選択信号と称する。
【００２９】ＯＲゲート２０には、選択信号ア（レジス
タ回路１１の出力信号）および遅延選択信号ウ（Ｄフリ
ップフロップ回路１２の出力信号）が入力され、ＯＲゲ
ート２０の出力信号である信号イは、ＡＮＤゲート１７
の第１の入力端子（反転入力端子）およびＡＮＤゲート
１８の第１の入力端子に入力されるとともに、レベルシ
フタ１，２に出力される。ＡＮＤゲート１７の第２の入
力端子には、レベルシフタ１の出力信号が入力され、Ａ
ＮＤゲート１８の第２の入力端子には、レベルシフタ２
の出力信号が入力される。ＡＮＤゲート１７の出力信号
およびＡＮＤゲート１８の出力信号は、ＯＲゲート２１
に入力され、ＯＲゲート２１の出力信号は図１のレベル
シフタ制御回路の出力信号となる。
タ回路１１の出力信号）および遅延選択信号ウ（Ｄフリ
ップフロップ回路１２の出力信号）が入力され、ＯＲゲ
ート２０の出力信号である信号イは、ＡＮＤゲート１７
の第１の入力端子（反転入力端子）およびＡＮＤゲート
１８の第１の入力端子に入力されるとともに、レベルシ
フタ１，２に出力される。ＡＮＤゲート１７の第２の入
力端子には、レベルシフタ１の出力信号が入力され、Ａ
ＮＤゲート１８の第２の入力端子には、レベルシフタ２
の出力信号が入力される。ＡＮＤゲート１７の出力信号
およびＡＮＤゲート１８の出力信号は、ＯＲゲート２１
に入力され、ＯＲゲート２１の出力信号は図１のレベル
シフタ制御回路の出力信号となる。
【００３０】信号イが”Ｌ”のときには、レベルシフタ
１は動作し、レベルシフタ２は動作を停止し、ＡＮＤゲ
ート１７，１８およびＯＲゲート２１によってレベルシ
フタ１の出力信号が選択され、出力される。また、信号
イが”Ｈ”のときには、レベルシフタ１は動作を停止
し、レベルシフタ２は動作し、ＡＮＤゲート１７，１８
およびＯＲゲート２１によってレベルシフタ２の出力信
号が選択され、出力される。
１は動作し、レベルシフタ２は動作を停止し、ＡＮＤゲ
ート１７，１８およびＯＲゲート２１によってレベルシ
フタ１の出力信号が選択され、出力される。また、信号
イが”Ｈ”のときには、レベルシフタ１は動作を停止
し、レベルシフタ２は動作し、ＡＮＤゲート１７，１８
およびＯＲゲート２１によってレベルシフタ２の出力信
号が選択され、出力される。
【００３１】図２は図１のレベルシフタ制御回路の動作
を説明するタイミングチャートである。図２において、
（ａ）は電源ＶＤＤ１、（ｂ）は電源ＶＤＤ２、（ｃ）
はシステムリセット信号、（ｄ）は切替信号、（ｅ）は
書込信号、（ｆ）は図１の選択信号ア（レジスタ回路１
１の出力信号）、（ｇ）は図１の信号イ（ＯＲゲート２
０の出力信号）、（ｈ）はレベルシフタ１の出力信号、
（ｉ）はレベルシフタ２の出力信号、（ｊ）は図１の遅
延選択信号ウ（Ｄフリップフロップ回路１２の出力信
号）、（ｊ）は図１の信号エ（カウンタ回路１３の出力
信号）、（ｋ）は図１のリセット信号オ（ＯＲゲート１
９の出力信号）、（ｌ）は図１のレベルシフタ制御回路
の出力信号（ＯＲゲート２１の出力信号）である。図２
では、電源ＶＤＤ１は０．７［Ｖ］であり、電源ＶＤＤ
２は１．１［Ｖ］または５［Ｖ］であり、電源ＶＤＤ２
が１．１［Ｖ］のとき、低消費電力タイプのレベルシフ
タ１が選択され、電源ＶＤＤ２が５［Ｖ］のとき、レベ
ルシフタ２が選択される。
を説明するタイミングチャートである。図２において、
（ａ）は電源ＶＤＤ１、（ｂ）は電源ＶＤＤ２、（ｃ）
はシステムリセット信号、（ｄ）は切替信号、（ｅ）は
書込信号、（ｆ）は図１の選択信号ア（レジスタ回路１
１の出力信号）、（ｇ）は図１の信号イ（ＯＲゲート２
０の出力信号）、（ｈ）はレベルシフタ１の出力信号、
（ｉ）はレベルシフタ２の出力信号、（ｊ）は図１の遅
延選択信号ウ（Ｄフリップフロップ回路１２の出力信
号）、（ｊ）は図１の信号エ（カウンタ回路１３の出力
信号）、（ｋ）は図１のリセット信号オ（ＯＲゲート１
９の出力信号）、（ｌ）は図１のレベルシフタ制御回路
の出力信号（ＯＲゲート２１の出力信号）である。図２
では、電源ＶＤＤ１は０．７［Ｖ］であり、電源ＶＤＤ
２は１．１［Ｖ］または５［Ｖ］であり、電源ＶＤＤ２
が１．１［Ｖ］のとき、低消費電力タイプのレベルシフ
タ１が選択され、電源ＶＤＤ２が５［Ｖ］のとき、レベ
ルシフタ２が選択される。
【００３２】まず、起動時や初期化動作などのときにシ
ステムリセット信号が”Ｈ”（Ｈｉｇｈレベル）になる
と、リセット信号オが”Ｈ”になり、Ｄフリップフロッ
プ回路１２およびカウンタ回路１３はリセットされる。
これにより、遅延選択信号ウは”Ｌ”（Ｌｏｗレベル）
にリセットされ、信号エは”Ｈ”レベルにリセットされ
る。このシステムリセット信号によるリセットのあと、
図２では選択信号アが遅延選択信号ウと同じ”Ｌ”なの
で、信号イは”Ｌ”であり、シフトレジスタ１は動作
し、シフトレジスタ２は動作を停止し、ＡＮＤゲート１
７，１８およびＯＲゲート２１によって低消費電力タイ
プのレベルシフタ１の出力信号が図１のレベルシフタ制
御回路の出力信号として選択される。このとき、電源Ｖ
ＤＤ２は１．１［Ｖ］である。
ステムリセット信号が”Ｈ”（Ｈｉｇｈレベル）になる
と、リセット信号オが”Ｈ”になり、Ｄフリップフロッ
プ回路１２およびカウンタ回路１３はリセットされる。
これにより、遅延選択信号ウは”Ｌ”（Ｌｏｗレベル）
にリセットされ、信号エは”Ｈ”レベルにリセットされ
る。このシステムリセット信号によるリセットのあと、
図２では選択信号アが遅延選択信号ウと同じ”Ｌ”なの
で、信号イは”Ｌ”であり、シフトレジスタ１は動作
し、シフトレジスタ２は動作を停止し、ＡＮＤゲート１
７，１８およびＯＲゲート２１によって低消費電力タイ
プのレベルシフタ１の出力信号が図１のレベルシフタ制
御回路の出力信号として選択される。このとき、電源Ｖ
ＤＤ２は１．１［Ｖ］である。
【００３３】次に、電源ＶＤＤ２が１．１［Ｖ］から５
［Ｖ］に変更されるに先立って切替信号が”Ｌ”から”
Ｈ”になり、そのあと書込信号が”Ｌ”から”Ｈ”にな
るとともに、電源ＶＤＤ２が１．１［Ｖ］から５［Ｖ］
に上昇する。書込信号が”Ｌ”から”Ｈ”になると、図
１のレベルシフタ制御回路において、レジスタ回路１１
によって上記書込信号の立上がりエッジで上記”Ｈ”の
切替信号がラッチされ、選択信号アが”Ｌ”から”Ｈ”
になる。これによって、信号イが”Ｈ”になり、いまま
で動作していたシフトレジスタ１は動作を停止し、いま
まで動作を停止していたシフトレジスタ２は動作を開始
し、ＡＮＤゲート１７，１８およびＯＲゲート２１によ
ってレベルシフタ２の出力信号が選択される。
［Ｖ］に変更されるに先立って切替信号が”Ｌ”から”
Ｈ”になり、そのあと書込信号が”Ｌ”から”Ｈ”にな
るとともに、電源ＶＤＤ２が１．１［Ｖ］から５［Ｖ］
に上昇する。書込信号が”Ｌ”から”Ｈ”になると、図
１のレベルシフタ制御回路において、レジスタ回路１１
によって上記書込信号の立上がりエッジで上記”Ｈ”の
切替信号がラッチされ、選択信号アが”Ｌ”から”Ｈ”
になる。これによって、信号イが”Ｈ”になり、いまま
で動作していたシフトレジスタ１は動作を停止し、いま
まで動作を停止していたシフトレジスタ２は動作を開始
し、ＡＮＤゲート１７，１８およびＯＲゲート２１によ
ってレベルシフタ２の出力信号が選択される。
【００３４】次に、電源ＶＤＤ２が５［Ｖ］から１．１
［Ｖ］に変更されるに先立って切替信号が”Ｈ”から”
Ｌ”になると、図１のレベルシフタ制御回路において、
Ｄフリップフロップ回路１２によって上記切替信号の立
下がりエッジで電源ＶＤＤ２による”Ｈ”の信号がラッ
チされ、遅延選択信号ウが”Ｈ”になる。これにより、
ＡＮＤゲート１６を介してクロック信号（タイムベース
クロック信号）がカウンタ回路１３に入力されるように
なり、カウンタ回路１３はカウント動作を開始する。
［Ｖ］に変更されるに先立って切替信号が”Ｈ”から”
Ｌ”になると、図１のレベルシフタ制御回路において、
Ｄフリップフロップ回路１２によって上記切替信号の立
下がりエッジで電源ＶＤＤ２による”Ｈ”の信号がラッ
チされ、遅延選択信号ウが”Ｈ”になる。これにより、
ＡＮＤゲート１６を介してクロック信号（タイムベース
クロック信号）がカウンタ回路１３に入力されるように
なり、カウンタ回路１３はカウント動作を開始する。
【００３５】切替信号が”Ｈ”から”Ｌ”になったあと
間もなく、書込信号が”Ｌ”から”Ｈ”になるとともに
電源ＶＤＤ２が５［Ｖ］から１．１［Ｖ］に降下を開始
する。書込信号が”Ｌ”から”Ｈ”になると、図１のレ
ベルシフタ制御回路において、レジスタ回路１１によっ
て上記書込信号の立上がりエッジで上記”Ｌ”の切替信
号がラッチされ、選択信号アが”Ｈ”から”Ｌ”にな
る。しかしこのとき、遅延選択信号ウは”Ｈ”になって
いるので、信号イは”Ｈ”のまま保持される。従って、
電源ＶＤＤ２が降下を開始しても、図１のレベルシフタ
制御回路の出力信号は、レベルシフタ２の出力信号のま
ま保持される。
間もなく、書込信号が”Ｌ”から”Ｈ”になるとともに
電源ＶＤＤ２が５［Ｖ］から１．１［Ｖ］に降下を開始
する。書込信号が”Ｌ”から”Ｈ”になると、図１のレ
ベルシフタ制御回路において、レジスタ回路１１によっ
て上記書込信号の立上がりエッジで上記”Ｌ”の切替信
号がラッチされ、選択信号アが”Ｈ”から”Ｌ”にな
る。しかしこのとき、遅延選択信号ウは”Ｈ”になって
いるので、信号イは”Ｈ”のまま保持される。従って、
電源ＶＤＤ２が降下を開始しても、図１のレベルシフタ
制御回路の出力信号は、レベルシフタ２の出力信号のま
ま保持される。
【００３６】そして、選択信号アが”Ｌ”になったあと
であって、カウンタ回路１３のカウント開始から時間Ｔ
経過したあとに、カウンタ回路１３のカウント値が２n
になると、クロック信号の２n分周信号である信号エ
は”Ｌ”になる。この信号エは、遅延回路１４におい
て、時間Ｄ遅延されるとともに反転され、ＯＲゲート１
９に入力される。これにより、遅延選択信号ウの立上が
り（＝カウンタ回路１３のカウントの開始）から時間Ｔ
＋Ｄあとに、リセット信号オが”Ｈ”になり、Ｄフリッ
プフロップ回路１２およびカウンタ回路１３がリセット
される。このＤフリップフロップ回路１２のリセットに
よって遅延選択信号ウは”Ｌ”になるので、信号イは”
Ｌ”レベルになり、いままで動作していたシフトレジス
タ２は動作を停止し、いままで動作を停止していたシフ
トレジスタ１は動作を開始し、ＡＮＤゲート１７，１８
およびＯＲゲート２１によって低消費電力タイプのレベ
ルシフタ１の出力信号が選択される。
であって、カウンタ回路１３のカウント開始から時間Ｔ
経過したあとに、カウンタ回路１３のカウント値が２n
になると、クロック信号の２n分周信号である信号エ
は”Ｌ”になる。この信号エは、遅延回路１４におい
て、時間Ｄ遅延されるとともに反転され、ＯＲゲート１
９に入力される。これにより、遅延選択信号ウの立上が
り（＝カウンタ回路１３のカウントの開始）から時間Ｔ
＋Ｄあとに、リセット信号オが”Ｈ”になり、Ｄフリッ
プフロップ回路１２およびカウンタ回路１３がリセット
される。このＤフリップフロップ回路１２のリセットに
よって遅延選択信号ウは”Ｌ”になるので、信号イは”
Ｌ”レベルになり、いままで動作していたシフトレジス
タ２は動作を停止し、いままで動作を停止していたシフ
トレジスタ１は動作を開始し、ＡＮＤゲート１７，１８
およびＯＲゲート２１によって低消費電力タイプのレベ
ルシフタ１の出力信号が選択される。
【００３７】このように、図１のレベルシフタ制御回路
では、電源ＶＤＤ２が降下するときには、レベルシフタ
制御回路の出力信号（ＯＲゲート２１の出力信号）は、
電源ＶＤＤ２の降下開始から時間Ｔ＋Ｄ−Ｔｓ（Ｔはカ
ウンタ回路１３においてクロック信号が２nまでカウン
トアップされる時間、Ｄは遅延回路１４による遅延時
間、Ｔｓは切替信号の立下がりから書込信号の立上がり
までの時間）を経過してから（遅延回路１４を設けない
ときは時間Ｔ−Ｔｓ経過してから）、レベルシフタ１の
出力信号からレベルシフタ２の出力信号に切り替えられ
る。上記の時間Ｔ＋Ｄ−Ｔｓ（あるいはＴ−Ｔｓ）を、
電源ＶＤＤ２が降下開始から低消費電力タイプのレベル
シフタ１の動作可能範囲内に降下するまでにかかる時間
以上に設定すれば、出力信号のレベルシフト抜けをなく
すことができる。
では、電源ＶＤＤ２が降下するときには、レベルシフタ
制御回路の出力信号（ＯＲゲート２１の出力信号）は、
電源ＶＤＤ２の降下開始から時間Ｔ＋Ｄ−Ｔｓ（Ｔはカ
ウンタ回路１３においてクロック信号が２nまでカウン
トアップされる時間、Ｄは遅延回路１４による遅延時
間、Ｔｓは切替信号の立下がりから書込信号の立上がり
までの時間）を経過してから（遅延回路１４を設けない
ときは時間Ｔ−Ｔｓ経過してから）、レベルシフタ１の
出力信号からレベルシフタ２の出力信号に切り替えられ
る。上記の時間Ｔ＋Ｄ−Ｔｓ（あるいはＴ−Ｔｓ）を、
電源ＶＤＤ２が降下開始から低消費電力タイプのレベル
シフタ１の動作可能範囲内に降下するまでにかかる時間
以上に設定すれば、出力信号のレベルシフト抜けをなく
すことができる。
【００３８】なお、信号エとして選択するカウンタ回路
１３の分周信号の分周値、あるいはカウンタ回路１３の
入力クロック信号であるタイムベースクロック信号の周
波数の値を適宜選択することによって、上記の時間Ｔを
上記レベルシフト抜けがなくなる条件に適合する時間に
自由かつ容易に調整することが可能である。カウンタ回
路は、入力されたクロック信号を２，２2，…２n，２
n+1，…分周して出力するＱ１，Ｑ２，…Ｑｎ，Ｑｎ＋
１，…端子、および入力されたクロック信号を２，
２2，…２n，２n+1，…分周して反転出力するＱＢ１，
ＱＢ２，…ＱＢｎ，ＱＢｎ＋１，…端子を備えている。
１３の分周信号の分周値、あるいはカウンタ回路１３の
入力クロック信号であるタイムベースクロック信号の周
波数の値を適宜選択することによって、上記の時間Ｔを
上記レベルシフト抜けがなくなる条件に適合する時間に
自由かつ容易に調整することが可能である。カウンタ回
路は、入力されたクロック信号を２，２2，…２n，２
n+1，…分周して出力するＱ１，Ｑ２，…Ｑｎ，Ｑｎ＋
１，…端子、および入力されたクロック信号を２，
２2，…２n，２n+1，…分周して反転出力するＱＢ１，
ＱＢ２，…ＱＢｎ，ＱＢｎ＋１，…端子を備えている。
【００３９】この実施の形態１のレベルシフタ制御回路
では、Ｄフリップフロップ回路１２、カウンタ回路１
３、遅延回路１４、ＡＮＤゲート１６、およびＯＲゲー
ト１９は、選択信号アが”Ｈ”であるときに”Ｈ”にな
り、選択信号アが”Ｌ”になってから時間Ｔ＋Ｄ−Ｔｓ
（あるいはＴ−Ｔｓ）を経過したら”Ｌ”になる遅延選
択信号ウを生成する遅延選択信号生成手段を構成してい
る。また、ＡＮＤゲート１７，１８およびＯＲゲート２
０，２１は、選択信号アが”Ｌ”から”Ｈ”になると、
動作させるレベルシフタを低消費電力タイプのレベルシ
フタ１からレベルシフタ２に切り替え、遅延選択信号ウ
が”Ｈ”から”Ｌ”になると、動作させるレベルシフタ
をレベルシフタ１からレベルシフタ２に切り替える切替
手段を構成している。
では、Ｄフリップフロップ回路１２、カウンタ回路１
３、遅延回路１４、ＡＮＤゲート１６、およびＯＲゲー
ト１９は、選択信号アが”Ｈ”であるときに”Ｈ”にな
り、選択信号アが”Ｌ”になってから時間Ｔ＋Ｄ−Ｔｓ
（あるいはＴ−Ｔｓ）を経過したら”Ｌ”になる遅延選
択信号ウを生成する遅延選択信号生成手段を構成してい
る。また、ＡＮＤゲート１７，１８およびＯＲゲート２
０，２１は、選択信号アが”Ｌ”から”Ｈ”になると、
動作させるレベルシフタを低消費電力タイプのレベルシ
フタ１からレベルシフタ２に切り替え、遅延選択信号ウ
が”Ｈ”から”Ｌ”になると、動作させるレベルシフタ
をレベルシフタ１からレベルシフタ２に切り替える切替
手段を構成している。
【００４０】以上のように実施の形態１によれば、Ｄフ
リップフロップ回路１２およびカウンタ回路１３を設け
て遅延選択信号ウを生成し、選択信号アが”Ｈ”から”
Ｌ”になったあと時間Ｔ＋Ｄ−Ｔｓ（あるいはＴ−Ｔ
ｓ）を経過して遅延選択信号ウが”Ｌ”になったら、レ
ベルシフタ２から低消費電力タイプのレベルシフタ１に
切り替えることにより、電源ＶＤＤ２の電位がレベルシ
フタ１の動作可能範囲内に降下してからレベルシフタ１
に切り替えることができるので、出力信号のレベルシフ
ト抜けをなくすことができる。
リップフロップ回路１２およびカウンタ回路１３を設け
て遅延選択信号ウを生成し、選択信号アが”Ｈ”から”
Ｌ”になったあと時間Ｔ＋Ｄ−Ｔｓ（あるいはＴ−Ｔ
ｓ）を経過して遅延選択信号ウが”Ｌ”になったら、レ
ベルシフタ２から低消費電力タイプのレベルシフタ１に
切り替えることにより、電源ＶＤＤ２の電位がレベルシ
フタ１の動作可能範囲内に降下してからレベルシフタ１
に切り替えることができるので、出力信号のレベルシフ
ト抜けをなくすことができる。
【００４１】実施の形態２
図３は本発明の実施の形態２のレベルシフタ制御回路の
回路図である。図３において、図１と同じものには同じ
符号を付してある。図３のレベルシフタ制御回路は、ク
ロック切替レジスタ回路１１と、Ｄフリップフロップ回
路１２と、遅延回路１４と、ＡＮＤゲート１６，１７，
１８と、ＯＲゲート１９，２０，２１と、インバータ回
路３１，３２と、ＰＭＯＳトランジスタ３３と、ＮＭＯ
Ｓトランジスタ３４と、抵抗３５と、コンデンサ３６と
を備える。つまり、実施の形態２のレベルシフタ制御回
路は、上記実施の形態１のレベルシフタ制御回路（図１
参照）において、カウンタ回路１３およびＡＮＤゲート
１６による機能を、インバータ回路３１，３２、ＰＭＯ
Ｓトランジスタ３３、ＮＭＯＳトランジスタ３４、抵抗
３５、およびコンデンサ３６によって実現したものであ
る。
回路図である。図３において、図１と同じものには同じ
符号を付してある。図３のレベルシフタ制御回路は、ク
ロック切替レジスタ回路１１と、Ｄフリップフロップ回
路１２と、遅延回路１４と、ＡＮＤゲート１６，１７，
１８と、ＯＲゲート１９，２０，２１と、インバータ回
路３１，３２と、ＰＭＯＳトランジスタ３３と、ＮＭＯ
Ｓトランジスタ３４と、抵抗３５と、コンデンサ３６と
を備える。つまり、実施の形態２のレベルシフタ制御回
路は、上記実施の形態１のレベルシフタ制御回路（図１
参照）において、カウンタ回路１３およびＡＮＤゲート
１６による機能を、インバータ回路３１，３２、ＰＭＯ
Ｓトランジスタ３３、ＮＭＯＳトランジスタ３４、抵抗
３５、およびコンデンサ３６によって実現したものであ
る。
【００４２】図３において、遅延選択信号ウ（Ｄフリッ
プフロップ回路１２の出力信号）は、ＯＲゲート２１お
よびインバータ回路３１に入力され、インバータ回路３
１の出力信号は、ＰＭＯＳトランジスタ３３のゲート電
極およびＮＭＯＳトランジスタ３４のゲート電極に入力
される。ＰＭＯＳトランジスタ３３のソース電極には電
源ＶＤＤ２が供給され、ＰＭＯＳトランジスタ３３のド
レイン電極は抵抗３５の第１の端子に接続されている。
抵抗３５の第２の端子およびコンデンサ３６の第１の端
子は積分信号カの出力ノードに接続され、コンデンサ３
６の第２の端子は接地されている。ＮＭＯＳトランジス
タ３４のソース電極は接地され、ＮＭＯＳトランジスタ
３４のドレイン電極は積分信号カの出力ノードに接続さ
れている。積分信号カは、インバータ回路３２に入力さ
れ、インバータ回路３２に出力信号である信号エは遅延
回路１４に入力される。
プフロップ回路１２の出力信号）は、ＯＲゲート２１お
よびインバータ回路３１に入力され、インバータ回路３
１の出力信号は、ＰＭＯＳトランジスタ３３のゲート電
極およびＮＭＯＳトランジスタ３４のゲート電極に入力
される。ＰＭＯＳトランジスタ３３のソース電極には電
源ＶＤＤ２が供給され、ＰＭＯＳトランジスタ３３のド
レイン電極は抵抗３５の第１の端子に接続されている。
抵抗３５の第２の端子およびコンデンサ３６の第１の端
子は積分信号カの出力ノードに接続され、コンデンサ３
６の第２の端子は接地されている。ＮＭＯＳトランジス
タ３４のソース電極は接地され、ＮＭＯＳトランジスタ
３４のドレイン電極は積分信号カの出力ノードに接続さ
れている。積分信号カは、インバータ回路３２に入力さ
れ、インバータ回路３２に出力信号である信号エは遅延
回路１４に入力される。
【００４３】抵抗３５およびコンデンサ３６は、積分信
号カを生成するＣＲ積分回路を構成している。ＰＭＯＳ
トランジスタ３３は、上記ＣＲ積分回路の積分動作を開
始させるためのイネーブル用トランジスタであり、ＮＭ
ＯＳトランジスタ３４は、上記ＣＲ積分回路を初期化す
る（コンデンサ３６を放電させ、積分信号カの出力ノー
ドを”Ｌ”にする）ためのイニシャライズ用トランジス
タである。
号カを生成するＣＲ積分回路を構成している。ＰＭＯＳ
トランジスタ３３は、上記ＣＲ積分回路の積分動作を開
始させるためのイネーブル用トランジスタであり、ＮＭ
ＯＳトランジスタ３４は、上記ＣＲ積分回路を初期化す
る（コンデンサ３６を放電させ、積分信号カの出力ノー
ドを”Ｌ”にする）ためのイニシャライズ用トランジス
タである。
【００４４】図４は図３のレベルシフタ制御回路の動作
を説明するタイミングチャートである。図４において、
（ａ）はシステムリセット信号、（ｂ）は切替信号、
（ｃ）は書込信号、（ｄ）は図３の選択信号ア（レジス
タ回路１１の出力信号）、（ｅ）は図３の信号イ（ＯＲ
ゲート２０の出力信号）、（ｆ）は図３の遅延選択信号
ウ（Ｄフリップフロップ回路１２の出力信号）、（ｇ）
は図３の積分信号カ、（ｈ）は図３の信号エ（インバー
タ回路３２の出力信号）、（ｉ）は図３のリセット信号
オ（ＯＲゲート１９の出力信号）である。なお、電源Ｖ
ＤＤ１は０．７［Ｖ］であり、電源ＶＤＤ２は１．１
［Ｖ］または５［Ｖ］であり、電源ＶＤＤ２が１．１
［Ｖ］のとき、低消費電力タイプのレベルシフタ１が選
択され、電源ＶＤＤ２が５［Ｖ］のとき、レベルシフタ
２が選択される。図４においても、図２と同じように、
書込信号の立上がりエッジにおいて電源ＶＤＤ２の変更
が開始される。
を説明するタイミングチャートである。図４において、
（ａ）はシステムリセット信号、（ｂ）は切替信号、
（ｃ）は書込信号、（ｄ）は図３の選択信号ア（レジス
タ回路１１の出力信号）、（ｅ）は図３の信号イ（ＯＲ
ゲート２０の出力信号）、（ｆ）は図３の遅延選択信号
ウ（Ｄフリップフロップ回路１２の出力信号）、（ｇ）
は図３の積分信号カ、（ｈ）は図３の信号エ（インバー
タ回路３２の出力信号）、（ｉ）は図３のリセット信号
オ（ＯＲゲート１９の出力信号）である。なお、電源Ｖ
ＤＤ１は０．７［Ｖ］であり、電源ＶＤＤ２は１．１
［Ｖ］または５［Ｖ］であり、電源ＶＤＤ２が１．１
［Ｖ］のとき、低消費電力タイプのレベルシフタ１が選
択され、電源ＶＤＤ２が５［Ｖ］のとき、レベルシフタ
２が選択される。図４においても、図２と同じように、
書込信号の立上がりエッジにおいて電源ＶＤＤ２の変更
が開始される。
【００４５】まず、起動時や初期化動作などのときにシ
ステムリセット信号が”Ｈ”になると、リセット信号オ
が”Ｈ”になり、Ｄフリップフロップ回路１２はリセッ
トされ、遅延選択信号ウは”Ｌ”にリセットされる。こ
のシステムリセット信号によるリセットのあと、インバ
ータ回路３１の出力信号は”Ｈ”なので、ＰＭＯＳトラ
ンジスタ３３はＯＦＦ、ＮＭＯＳトランジスタ３４はＯ
Ｎであり、積分信号カは”Ｌ”である。また、上記のシ
ステムリセット信号によるリセットのあと、図４では選
択信号アが遅延選択信号ウと同じ”Ｌ”なので、信号イ
は”Ｌ”であり、シフトレジスタ１は動作し、シフトレ
ジスタ２は動作を停止し、ＡＮＤゲート１７，１８およ
びＯＲゲート２１によって低消費電力タイプのレベルシ
フタ１の出力信号が図３のレベルシフタ制御回路の出力
信号として選択される。このとき、電源ＶＤＤ２は１．
１［Ｖ］である。
ステムリセット信号が”Ｈ”になると、リセット信号オ
が”Ｈ”になり、Ｄフリップフロップ回路１２はリセッ
トされ、遅延選択信号ウは”Ｌ”にリセットされる。こ
のシステムリセット信号によるリセットのあと、インバ
ータ回路３１の出力信号は”Ｈ”なので、ＰＭＯＳトラ
ンジスタ３３はＯＦＦ、ＮＭＯＳトランジスタ３４はＯ
Ｎであり、積分信号カは”Ｌ”である。また、上記のシ
ステムリセット信号によるリセットのあと、図４では選
択信号アが遅延選択信号ウと同じ”Ｌ”なので、信号イ
は”Ｌ”であり、シフトレジスタ１は動作し、シフトレ
ジスタ２は動作を停止し、ＡＮＤゲート１７，１８およ
びＯＲゲート２１によって低消費電力タイプのレベルシ
フタ１の出力信号が図３のレベルシフタ制御回路の出力
信号として選択される。このとき、電源ＶＤＤ２は１．
１［Ｖ］である。
【００４６】次に、電源ＶＤＤ２が１．１［Ｖ］から５
［Ｖ］に変更されるに先立って切替信号が”Ｌ”から”
Ｈ”になり、そのあと書込信号が”Ｌ”から”Ｈ”にな
るとともに、電源ＶＤＤ２が１．１［Ｖ］から５［Ｖ］
に上昇する。書込信号が”Ｌ”から”Ｈ”になると、図
３のレベルシフタ制御回路において、レジスタ回路１１
によって上記書込信号の立上がりエッジで上記”Ｈ”の
切替信号がラッチされ、選択信号アが”Ｌ”から”Ｈ”
になる。これによって、信号イが”Ｈ”になり、いまま
で動作していたシフトレジスタ１は動作を停止し、いま
まで動作を停止していたシフトレジスタ２は動作を開始
し、ＡＮＤゲート１７，１８およびＯＲゲート２１によ
ってレベルシフタ２の出力信号が選択される。
［Ｖ］に変更されるに先立って切替信号が”Ｌ”から”
Ｈ”になり、そのあと書込信号が”Ｌ”から”Ｈ”にな
るとともに、電源ＶＤＤ２が１．１［Ｖ］から５［Ｖ］
に上昇する。書込信号が”Ｌ”から”Ｈ”になると、図
３のレベルシフタ制御回路において、レジスタ回路１１
によって上記書込信号の立上がりエッジで上記”Ｈ”の
切替信号がラッチされ、選択信号アが”Ｌ”から”Ｈ”
になる。これによって、信号イが”Ｈ”になり、いまま
で動作していたシフトレジスタ１は動作を停止し、いま
まで動作を停止していたシフトレジスタ２は動作を開始
し、ＡＮＤゲート１７，１８およびＯＲゲート２１によ
ってレベルシフタ２の出力信号が選択される。
【００４７】次に、電源ＶＤＤ２が５［Ｖ］から１．１
［Ｖ］に変更されるに先立って切替信号が”Ｈ”から”
Ｌ”になると、図３のレベルシフタ制御回路において、
Ｄフリップフロップ回路１２によって上記切替信号の立
下がりエッジで電源ＶＤＤ２による”Ｈ”の信号がラッ
チされ、遅延選択信号ウが”Ｈ”になる。これにより、
インバータ回路３１の出力信号が”Ｌ”になり、ＰＭＯ
Ｓトランジスタ３３がＯＮするとともにＮＭＯＳトラン
ジスタ３４がＯＦＦし、ＣＲ積分回路はイネーブルされ
て積分動作を開始し、積分信号カの電位は、ＣＲ積分回
路の時定数に従って上昇を開始し、図４（ｇ）のように
徐々に上昇する。
［Ｖ］に変更されるに先立って切替信号が”Ｈ”から”
Ｌ”になると、図３のレベルシフタ制御回路において、
Ｄフリップフロップ回路１２によって上記切替信号の立
下がりエッジで電源ＶＤＤ２による”Ｈ”の信号がラッ
チされ、遅延選択信号ウが”Ｈ”になる。これにより、
インバータ回路３１の出力信号が”Ｌ”になり、ＰＭＯ
Ｓトランジスタ３３がＯＮするとともにＮＭＯＳトラン
ジスタ３４がＯＦＦし、ＣＲ積分回路はイネーブルされ
て積分動作を開始し、積分信号カの電位は、ＣＲ積分回
路の時定数に従って上昇を開始し、図４（ｇ）のように
徐々に上昇する。
【００４８】切替信号が”Ｈ”から”Ｌ”になったあと
間もなく、書込信号が”Ｌ”から”Ｈ”になるとともに
電源ＶＤＤ２が５［Ｖ］から１．１［Ｖ］に降下を開始
する。書込信号が”Ｌ”から”Ｈ”になると、図３のレ
ベルシフタ制御回路において、レジスタ回路１１によっ
て上記書込信号の立上がりエッジで上記”Ｌ”の切替信
号がラッチされ、選択信号アが”Ｈ”から”Ｌ”にな
る。しかしこのとき、遅延選択信号ウは”Ｈ”になって
いるので、信号イは”Ｈ”のまま保持される。従って、
電源ＶＤＤ２が降下を開始しても、図３のレベルシフタ
制御回路の出力信号は、レベルシフタ２の出力信号のま
ま保持される。
間もなく、書込信号が”Ｌ”から”Ｈ”になるとともに
電源ＶＤＤ２が５［Ｖ］から１．１［Ｖ］に降下を開始
する。書込信号が”Ｌ”から”Ｈ”になると、図３のレ
ベルシフタ制御回路において、レジスタ回路１１によっ
て上記書込信号の立上がりエッジで上記”Ｌ”の切替信
号がラッチされ、選択信号アが”Ｈ”から”Ｌ”にな
る。しかしこのとき、遅延選択信号ウは”Ｈ”になって
いるので、信号イは”Ｈ”のまま保持される。従って、
電源ＶＤＤ２が降下を開始しても、図３のレベルシフタ
制御回路の出力信号は、レベルシフタ２の出力信号のま
ま保持される。
【００４９】そして、選択信号アが”Ｌ”になったあと
であって、ＣＲ積分回路の積分動作の開始から時間Ｔ経
過したあとに、積分信号カの電位がインバータ回路３２
のしきい値に達すると、信号エ（インバータ回路３２の
出力信号）は”Ｌ”になる。この信号エは、遅延回路１
４において、時間Ｄ遅延されるとともに反転され、ＯＲ
ゲート１９に入力される。これにより、遅延選択信号ウ
の立上がり（＝ＣＲ積分回路の積分動作の開始）から時
間Ｔ＋Ｄあとに、リセット信号オが”Ｈ”になり、Ｄフ
リップフロップ回路１２がリセットされる。このＤフリ
ップフロップ回路１２のリセットによって遅延選択信号
ウは”Ｌ”になるので、信号イは”Ｌ”レベルになり、
いままで動作していたシフトレジスタ２は動作を停止
し、いままで動作を停止していたシフトレジスタ１は動
作を開始し、ＡＮＤゲート１７，１８およびＯＲゲート
２１によって低消費電力タイプのレベルシフタ１の出力
信号が選択される。また、遅延選択信号ウが”Ｌ”にな
ると、インバータ回路３１の出力信号が”Ｈ”になり、
ＰＭＯＳトランジスタ３３がＯＦＦするとともにＮＭＯ
Ｓトランジスタ３４がＯＮするので、ＣＲ積分回路はイ
ニシャライズされ、積分信号カは”Ｌ”になる。
であって、ＣＲ積分回路の積分動作の開始から時間Ｔ経
過したあとに、積分信号カの電位がインバータ回路３２
のしきい値に達すると、信号エ（インバータ回路３２の
出力信号）は”Ｌ”になる。この信号エは、遅延回路１
４において、時間Ｄ遅延されるとともに反転され、ＯＲ
ゲート１９に入力される。これにより、遅延選択信号ウ
の立上がり（＝ＣＲ積分回路の積分動作の開始）から時
間Ｔ＋Ｄあとに、リセット信号オが”Ｈ”になり、Ｄフ
リップフロップ回路１２がリセットされる。このＤフリ
ップフロップ回路１２のリセットによって遅延選択信号
ウは”Ｌ”になるので、信号イは”Ｌ”レベルになり、
いままで動作していたシフトレジスタ２は動作を停止
し、いままで動作を停止していたシフトレジスタ１は動
作を開始し、ＡＮＤゲート１７，１８およびＯＲゲート
２１によって低消費電力タイプのレベルシフタ１の出力
信号が選択される。また、遅延選択信号ウが”Ｌ”にな
ると、インバータ回路３１の出力信号が”Ｈ”になり、
ＰＭＯＳトランジスタ３３がＯＦＦするとともにＮＭＯ
Ｓトランジスタ３４がＯＮするので、ＣＲ積分回路はイ
ニシャライズされ、積分信号カは”Ｌ”になる。
【００５０】このように、図３のレベルシフタ制御回路
では、電源ＶＤＤ２が降下するときには、レベルシフタ
制御回路の出力信号（ＯＲゲート２１の出力信号）は、
電源ＶＤＤ２の降下開始から時間Ｔ＋Ｄ−Ｔｓ（ＴはＣ
Ｒ積分回路の積分動作の開始から積分信号カの電位がイ
ンバータ回路３２のしきい値に達するまでの時間、Ｄは
遅延回路１４による遅延時間、Ｔｓは切替信号の立下が
りから書込信号の立上がりまでの時間）経過したあとに
（遅延回路１４を設けないときは時間Ｔ−Ｔｓ経過した
あとに）、レベルシフタ１の出力信号からレベルシフタ
２の出力信号に切り替えられる。上記の時間Ｔ＋Ｄ−Ｔ
ｓ（あるいはＴ−Ｔｓ）を、電源ＶＤＤ２が降下開始か
ら低消費電力タイプのレベルシフタ１の動作可能範囲内
に降下するまでにかかる時間以上に設定すれば、出力信
号のレベルシフト抜けをなくすことができる。なお、Ｃ
Ｒ積分回路の時定数（抵抗３５の抵抗値あるいはコンデ
ンサ３６の容量値）を適宜選択することによって、上記
の時間Ｔを上記レベルシフト抜けがなくなる条件に適合
する時間に自由かつ容易に調整することが可能である。
では、電源ＶＤＤ２が降下するときには、レベルシフタ
制御回路の出力信号（ＯＲゲート２１の出力信号）は、
電源ＶＤＤ２の降下開始から時間Ｔ＋Ｄ−Ｔｓ（ＴはＣ
Ｒ積分回路の積分動作の開始から積分信号カの電位がイ
ンバータ回路３２のしきい値に達するまでの時間、Ｄは
遅延回路１４による遅延時間、Ｔｓは切替信号の立下が
りから書込信号の立上がりまでの時間）経過したあとに
（遅延回路１４を設けないときは時間Ｔ−Ｔｓ経過した
あとに）、レベルシフタ１の出力信号からレベルシフタ
２の出力信号に切り替えられる。上記の時間Ｔ＋Ｄ−Ｔ
ｓ（あるいはＴ−Ｔｓ）を、電源ＶＤＤ２が降下開始か
ら低消費電力タイプのレベルシフタ１の動作可能範囲内
に降下するまでにかかる時間以上に設定すれば、出力信
号のレベルシフト抜けをなくすことができる。なお、Ｃ
Ｒ積分回路の時定数（抵抗３５の抵抗値あるいはコンデ
ンサ３６の容量値）を適宜選択することによって、上記
の時間Ｔを上記レベルシフト抜けがなくなる条件に適合
する時間に自由かつ容易に調整することが可能である。
【００５１】この実施の形態２のレベルシフタ制御回路
では、Ｄフリップフロップ回路１２、遅延回路１４、Ｏ
Ｒゲート１９、インバータ回路３１，３２、ＰＭＯＳト
ランジスタ３３、ＮＭＯＳトランジスタ３４、抵抗３
５、およびコンデンサ３６は、選択信号アが”Ｈ”であ
るときに”Ｈ”になり、選択信号アが第１のレベルにな
ってから時間Ｔ＋Ｄ−Ｔｓ（あるいはＴ−Ｔｓ）を経過
したら”Ｌ”になる遅延選択信号ウを生成する遅延選択
信号生成手段を構成している。
では、Ｄフリップフロップ回路１２、遅延回路１４、Ｏ
Ｒゲート１９、インバータ回路３１，３２、ＰＭＯＳト
ランジスタ３３、ＮＭＯＳトランジスタ３４、抵抗３
５、およびコンデンサ３６は、選択信号アが”Ｈ”であ
るときに”Ｈ”になり、選択信号アが第１のレベルにな
ってから時間Ｔ＋Ｄ−Ｔｓ（あるいはＴ−Ｔｓ）を経過
したら”Ｌ”になる遅延選択信号ウを生成する遅延選択
信号生成手段を構成している。
【００５２】以上のように実施の形態２によれば、Ｄフ
リップフロップ回路１２およびＣＲ積分回路を設けて遅
延選択信号ウを生成し、選択信号アが”Ｈ”から”Ｌ”
になったあと時間Ｔ＋Ｄ−Ｔｓ（あるいはＴ−Ｔｓ）を
経過して遅延選択信号ウが”Ｌ”になったら、レベルシ
フタ２から低消費電力タイプのレベルシフタ１に切り替
えることにより、電源ＶＤＤ２の電位がレベルシフタ１
の動作可能範囲内に降下してからレベルシフタ１に切り
替えることができるので、出力信号のレベルシフト抜け
をなくすことができる。
リップフロップ回路１２およびＣＲ積分回路を設けて遅
延選択信号ウを生成し、選択信号アが”Ｈ”から”Ｌ”
になったあと時間Ｔ＋Ｄ−Ｔｓ（あるいはＴ−Ｔｓ）を
経過して遅延選択信号ウが”Ｌ”になったら、レベルシ
フタ２から低消費電力タイプのレベルシフタ１に切り替
えることにより、電源ＶＤＤ２の電位がレベルシフタ１
の動作可能範囲内に降下してからレベルシフタ１に切り
替えることができるので、出力信号のレベルシフト抜け
をなくすことができる。
【００５３】実施の形態３
図５は本発明の実施の形態３のレベルシフタ制御回路の
回路図である。図５において、図１と同じものには同じ
符号を付してある。図５の実施の形態３のレベルシフタ
制御回路は、本発明のレベルシフタ制御回路をＭＣＵ
（マイクロコントローラ）を備えた集積回路に適用した
ものであり、レジスタ回路１１と、ＡＮＤゲート１７，
１８と、ＯＲゲート２０，２１と、レジスタ回路４１
と、ＭＣＵ（マイクロコントローラ）４２とを備える。
つまり、実施の形態３のレベルシフタ制御回路は、上記
実施の形態１のレベルシフタ制御回路（図１参照）にお
いて、遅延選択信号生成手段をレジスタ回路４１および
ＭＣＵ４２によって構成したものである。
回路図である。図５において、図１と同じものには同じ
符号を付してある。図５の実施の形態３のレベルシフタ
制御回路は、本発明のレベルシフタ制御回路をＭＣＵ
（マイクロコントローラ）を備えた集積回路に適用した
ものであり、レジスタ回路１１と、ＡＮＤゲート１７，
１８と、ＯＲゲート２０，２１と、レジスタ回路４１
と、ＭＣＵ（マイクロコントローラ）４２とを備える。
つまり、実施の形態３のレベルシフタ制御回路は、上記
実施の形態１のレベルシフタ制御回路（図１参照）にお
いて、遅延選択信号生成手段をレジスタ回路４１および
ＭＣＵ４２によって構成したものである。
【００５４】図５において、レジスタ回路４１は、遅延
切替信号サが入力されるＤ端子（データ入力端子）と、
遅延書込信号シが入力されるＬ端子（ラッチクロック入
力端子）と、ラッチした信号を出力するＱ端子（データ
出力端子）とを備え、遅延書込信号シの立上がりエッジ
で遅延切替信号をラッチし、この遅延切替信号のラッチ
信号を遅延選択信号ウとしてＱ端子から出力する。ま
た、ＭＣＵ４２は、遅延切替信号サおよび遅延書込信号
シを生成し、レジスタ回路４１に出力する。
切替信号サが入力されるＤ端子（データ入力端子）と、
遅延書込信号シが入力されるＬ端子（ラッチクロック入
力端子）と、ラッチした信号を出力するＱ端子（データ
出力端子）とを備え、遅延書込信号シの立上がりエッジ
で遅延切替信号をラッチし、この遅延切替信号のラッチ
信号を遅延選択信号ウとしてＱ端子から出力する。ま
た、ＭＣＵ４２は、遅延切替信号サおよび遅延書込信号
シを生成し、レジスタ回路４１に出力する。
【００５５】図５の遅延選択信号ウは、選択信号アが”
Ｈ”であるときに”Ｈ”になり、選択信号アが”Ｌ”に
なってから時間Ｔを経過したら”Ｌ”になる。あるい
は、遅延選択信号ウは、電源ＶＤＤ２の電位降下に先立
って選択信号アが”Ｈ”であるときに”Ｈ”になり、電
源ＶＤＤ２の電位降下に伴って選択信号アが”Ｌ”にな
ってから電源ＶＤＤ２の電位がレベルシフタ１の動作可
能範囲内である基準電位まで降下したら”Ｌ”になる。
選択信号アが”Ｌ”になる書込信号の立上がりエッジ
（電源電位の変更の開始時）から、遅延選択信号ウを”
Ｈ”から”Ｌ”にする遅延書込信号シの立上がりエッジ
までの上記の時間Ｔは、電源ＶＤＤ２の電位が低消費電
力タイプのレベルシフタ１の動作可能範囲内に降下する
までの時間を確保できる時間に設定される。上記の時間
Ｔは、ＭＣＵ４２のプログラムの変更によって自由かつ
容易に調整することが可能である。
Ｈ”であるときに”Ｈ”になり、選択信号アが”Ｌ”に
なってから時間Ｔを経過したら”Ｌ”になる。あるい
は、遅延選択信号ウは、電源ＶＤＤ２の電位降下に先立
って選択信号アが”Ｈ”であるときに”Ｈ”になり、電
源ＶＤＤ２の電位降下に伴って選択信号アが”Ｌ”にな
ってから電源ＶＤＤ２の電位がレベルシフタ１の動作可
能範囲内である基準電位まで降下したら”Ｌ”になる。
選択信号アが”Ｌ”になる書込信号の立上がりエッジ
（電源電位の変更の開始時）から、遅延選択信号ウを”
Ｈ”から”Ｌ”にする遅延書込信号シの立上がりエッジ
までの上記の時間Ｔは、電源ＶＤＤ２の電位が低消費電
力タイプのレベルシフタ１の動作可能範囲内に降下する
までの時間を確保できる時間に設定される。上記の時間
Ｔは、ＭＣＵ４２のプログラムの変更によって自由かつ
容易に調整することが可能である。
【００５６】遅延選択信号ウの”Ｈ”は遅延切替信号サ
の”Ｈ”に相当し、遅延選択信号ウの”Ｌ”は遅延切替
信号の”Ｌ”に相当するが、遅延選択信号ウの変化のタ
イミングは、遅延切替信号サがレジスタ回路４１によっ
てラッチされるとき（遅延書込信号シの立上がりエッ
ジ）である。切替信号が書込信号の立上がりエッジ（電
源電位の変更の開始時）に先立って変化するのと同じよ
うに（図２参照）、遅延切替信号サは遅延書込信号の立
上がりエッジに先立って変化する。
の”Ｈ”に相当し、遅延選択信号ウの”Ｌ”は遅延切替
信号の”Ｌ”に相当するが、遅延選択信号ウの変化のタ
イミングは、遅延切替信号サがレジスタ回路４１によっ
てラッチされるとき（遅延書込信号シの立上がりエッ
ジ）である。切替信号が書込信号の立上がりエッジ（電
源電位の変更の開始時）に先立って変化するのと同じよ
うに（図２参照）、遅延切替信号サは遅延書込信号の立
上がりエッジに先立って変化する。
【００５７】ＭＣＵを備えた集積回路では、ＭＣＵにお
いて切替信号および書込信号を生成すること、あるいは
ＭＣＵからの制御信号に従って電源管理のための回路に
おいて切替信号および書込信号が生成すること、あるい
は切替信号および書込信号の変化タイミングをＭＣＵに
認識させることが可能である。また、電源ＶＤＤ１およ
びＶＤＤ２の電位をＭＣＵに認識させることも可能であ
る。
いて切替信号および書込信号を生成すること、あるいは
ＭＣＵからの制御信号に従って電源管理のための回路に
おいて切替信号および書込信号が生成すること、あるい
は切替信号および書込信号の変化タイミングをＭＣＵに
認識させることが可能である。また、電源ＶＤＤ１およ
びＶＤＤ２の電位をＭＣＵに認識させることも可能であ
る。
【００５８】このため、あらかじめプログラミングすれ
ば、ＭＣＵ４２において、選択信号アの変化タイミング
あるいは電源ＶＤＤ２の電位をもとに、遅延選択信号ウ
を構成する遅延切替信号サおよび遅延書込信号シを生成
することが可能である。ＭＣＵ４２は、電源ＶＤＤ２が
降下するときにのみ、遅延切替信号サおよび遅延書込信
号シを生成する。このため、電源ＶＤＤ１が変化すると
き、および電源ＶＤＤ２が上昇するときには、レベルシ
フタ１，２は選択信号アのみに従って切り替えられる。
ば、ＭＣＵ４２において、選択信号アの変化タイミング
あるいは電源ＶＤＤ２の電位をもとに、遅延選択信号ウ
を構成する遅延切替信号サおよび遅延書込信号シを生成
することが可能である。ＭＣＵ４２は、電源ＶＤＤ２が
降下するときにのみ、遅延切替信号サおよび遅延書込信
号シを生成する。このため、電源ＶＤＤ１が変化すると
き、および電源ＶＤＤ２が上昇するときには、レベルシ
フタ１，２は選択信号アのみに従って切り替えられる。
【００５９】図５のレベルシフタ制御回路において、電
源ＶＤＤ１は０．７［Ｖ］であり、電源ＶＤＤ２は１．
１［Ｖ］または５［Ｖ］であり、電源ＶＤＤ２が１．１
［Ｖ］のとき、低消費電力タイプのレベルシフタ１が選
択され、電源ＶＤＤ２が５［Ｖ］のとき、レベルシフタ
２が選択される。また、ＭＣＵ４２において電源ＶＤＤ
２の電位と比較される上記の基準電位は、１．１［Ｖ］
と５［Ｖ］の間に設定される。
源ＶＤＤ１は０．７［Ｖ］であり、電源ＶＤＤ２は１．
１［Ｖ］または５［Ｖ］であり、電源ＶＤＤ２が１．１
［Ｖ］のとき、低消費電力タイプのレベルシフタ１が選
択され、電源ＶＤＤ２が５［Ｖ］のとき、レベルシフタ
２が選択される。また、ＭＣＵ４２において電源ＶＤＤ
２の電位と比較される上記の基準電位は、１．１［Ｖ］
と５［Ｖ］の間に設定される。
【００６０】電源ＶＤＤ２が５［Ｖ］から１．１［Ｖ］
に降下させる変更の開始（選択信号アが”Ｌ”になる書
込信号の立上がりエッジ）に先立って、ＭＣＵ４２およ
びレジスタ回路４１によって遅延選択信号ウは”Ｈ”に
なる。このあと間もなく、書込信号の立上がりエッジで
選択信号アが”Ｌ”になり、電源ＶＤＤ２の電位降下が
開始されるが、遅延選択信号ウは”Ｈ”になっているの
で、信号イは”Ｈ”のまま保持され、図５のレベルシフ
タ制御回路の出力信号は、レベルシフタ２の出力信号の
まま保持される。
に降下させる変更の開始（選択信号アが”Ｌ”になる書
込信号の立上がりエッジ）に先立って、ＭＣＵ４２およ
びレジスタ回路４１によって遅延選択信号ウは”Ｈ”に
なる。このあと間もなく、書込信号の立上がりエッジで
選択信号アが”Ｌ”になり、電源ＶＤＤ２の電位降下が
開始されるが、遅延選択信号ウは”Ｈ”になっているの
で、信号イは”Ｈ”のまま保持され、図５のレベルシフ
タ制御回路の出力信号は、レベルシフタ２の出力信号の
まま保持される。
【００６１】そして、電源ＶＤＤ２の電位降下の開始
（選択信号アが”Ｌ”になったとき）から上記の時間Ｔ
を経過すると、あるいは電源ＶＤＤ２の電位が上記の基
準電圧まで降下すると、ＭＣＵ４２およびレジスタ回路
４１によって遅延選択信号ウは”Ｌ”になるので、信号
イは”Ｌ”レベルになり、いままで動作していたシフト
レジスタ２は動作を停止し、いままで動作を停止してい
たシフトレジスタ１は動作を開始し、ＡＮＤゲート１
７，１８およびＯＲゲート２１によって低消費電力タイ
プのレベルシフタ１の出力信号が選択される。
（選択信号アが”Ｌ”になったとき）から上記の時間Ｔ
を経過すると、あるいは電源ＶＤＤ２の電位が上記の基
準電圧まで降下すると、ＭＣＵ４２およびレジスタ回路
４１によって遅延選択信号ウは”Ｌ”になるので、信号
イは”Ｌ”レベルになり、いままで動作していたシフト
レジスタ２は動作を停止し、いままで動作を停止してい
たシフトレジスタ１は動作を開始し、ＡＮＤゲート１
７，１８およびＯＲゲート２１によって低消費電力タイ
プのレベルシフタ１の出力信号が選択される。
【００６２】このように、図５のレベルシフタ制御回路
では、電源ＶＤＤ２の電位を降下させる変更のときに
は、電源ＶＤＤ２の電位降下の開始から時間Ｔ（電源Ｖ
ＤＤ２の電位が低消費電力タイプのシフトレジスタ１の
動作可能範囲内に降下するまでの時間を確保できる時
間）を経過したあとに、あるいは電源ＶＤＤ２の電位が
実際に低消費電力タイプのシフトレジスタ１の動作可能
範囲内に降下したあとに、シフトレジスタ２からシフト
レジスタ１に切り替えられるので、出力信号のレベルシ
フト抜けをなくすことができる。
では、電源ＶＤＤ２の電位を降下させる変更のときに
は、電源ＶＤＤ２の電位降下の開始から時間Ｔ（電源Ｖ
ＤＤ２の電位が低消費電力タイプのシフトレジスタ１の
動作可能範囲内に降下するまでの時間を確保できる時
間）を経過したあとに、あるいは電源ＶＤＤ２の電位が
実際に低消費電力タイプのシフトレジスタ１の動作可能
範囲内に降下したあとに、シフトレジスタ２からシフト
レジスタ１に切り替えられるので、出力信号のレベルシ
フト抜けをなくすことができる。
【００６３】この実施の形態３のレベルシフタ制御回路
では、ＭＣＵ４２およびレジスタ回路４１は、選択信号
アが”Ｈ”であるときに電源ＶＤＤ２の電位を降下させ
る変更に先立って”Ｈ”になり、上記変更に伴って選択
信号アが”Ｌ”になってから時間Ｔを経過したら”Ｌ”
になる遅延選択信号ウを生成する遅延選択信号生成手
段、あるいは選択信号アが”Ｈ”であるときに電源ＶＤ
Ｄ２の電位を降下させる変更に先立って”Ｈ”になり、
上記変更に伴って選択信号アが”Ｌ”になってから電源
ＶＤＤ２の電位がレベルシフタ１の動作可能範囲内であ
る基準電位まで降下したら”Ｌ”になる遅延選択信号ウ
を生成する遅延選択信号生成手段を構成している。
では、ＭＣＵ４２およびレジスタ回路４１は、選択信号
アが”Ｈ”であるときに電源ＶＤＤ２の電位を降下させ
る変更に先立って”Ｈ”になり、上記変更に伴って選択
信号アが”Ｌ”になってから時間Ｔを経過したら”Ｌ”
になる遅延選択信号ウを生成する遅延選択信号生成手
段、あるいは選択信号アが”Ｈ”であるときに電源ＶＤ
Ｄ２の電位を降下させる変更に先立って”Ｈ”になり、
上記変更に伴って選択信号アが”Ｌ”になってから電源
ＶＤＤ２の電位がレベルシフタ１の動作可能範囲内であ
る基準電位まで降下したら”Ｌ”になる遅延選択信号ウ
を生成する遅延選択信号生成手段を構成している。
【００６４】以上のように実施の形態３によれば、ＭＵ
Ｃ４２およびレジスタ回路４１によって遅延選択信号ウ
を生成し、電源ＶＤＤ２の電位を降下させる変更に伴っ
て、選択信号アが”Ｈ”から”Ｌ”になったあと時間Ｔ
（電源ＶＤＤ２の電位が低消費電力タイプのシフトレジ
スタ１の動作可能範囲内に降下するまでの時間を確保で
きる時間）を経過して、あるいは選択信号アが”Ｈ”か
ら”Ｌ”になったあと電源ＶＤＤ２の電位がレベルシフ
タ１の動作可能範囲内である基準電位まで降下して、遅
延選択信号ウが”Ｌ”になったら、レベルシフタ１から
低消費電力タイプのレベルシフタ１に切り替えることに
より、出力信号のレベルシフト抜けを確実になくすこと
ができる。また、ＭＵＣ４２のプログラムを変更し、Ｏ
Ｒゲート２０およびレジスタ回路４１を設けるだけなの
で、僅かな回路の追加で実現が可能である。
Ｃ４２およびレジスタ回路４１によって遅延選択信号ウ
を生成し、電源ＶＤＤ２の電位を降下させる変更に伴っ
て、選択信号アが”Ｈ”から”Ｌ”になったあと時間Ｔ
（電源ＶＤＤ２の電位が低消費電力タイプのシフトレジ
スタ１の動作可能範囲内に降下するまでの時間を確保で
きる時間）を経過して、あるいは選択信号アが”Ｈ”か
ら”Ｌ”になったあと電源ＶＤＤ２の電位がレベルシフ
タ１の動作可能範囲内である基準電位まで降下して、遅
延選択信号ウが”Ｌ”になったら、レベルシフタ１から
低消費電力タイプのレベルシフタ１に切り替えることに
より、出力信号のレベルシフト抜けを確実になくすこと
ができる。また、ＭＵＣ４２のプログラムを変更し、Ｏ
Ｒゲート２０およびレジスタ回路４１を設けるだけなの
で、僅かな回路の追加で実現が可能である。
【００６５】実施の形態４
図６は本発明の実施の形態４のレベルシフタ制御回路の
回路図である。図６において、図１と同じものには同じ
符号を付してある。図６のレベルシフタ制御回路は、レ
ジスタ回路１１と、ＡＮＤゲート１７，１８と、ＯＲゲ
ート２０，２１と、コンパレータ回路５１とを備える。
つまり、実施の形態４のレベルシフタ制御回路は、上記
実施の形態１のレベルシフタ制御回路（図１参照）にお
いて、遅延選択信号生成手段をコンパレータ回路５１に
よって実現したものである。
回路図である。図６において、図１と同じものには同じ
符号を付してある。図６のレベルシフタ制御回路は、レ
ジスタ回路１１と、ＡＮＤゲート１７，１８と、ＯＲゲ
ート２０，２１と、コンパレータ回路５１とを備える。
つまり、実施の形態４のレベルシフタ制御回路は、上記
実施の形態１のレベルシフタ制御回路（図１参照）にお
いて、遅延選択信号生成手段をコンパレータ回路５１に
よって実現したものである。
【００６６】図６において、コンパレータ回路５１は、
電源ＶＤＤ２が入力される非反転入力端子と、基準電位
が入力される反転入力端子と、イネーブル信号が入力さ
れるイネーブル入力端子と、遅延選択信号ウを出力する
出力端子とを備える。このコンパレータ回路５１は、イ
ネーブル信号が”Ｈ”のときには、”Ｌ”の遅延選択信
号ウを出力し、イネーブル信号が”Ｌ”のときには、電
源ＶＤＤ２の電位が基準電位よりも高ければ、”Ｈ”の
遅延選択信号ウを出力し、電源ＶＤＤ２の電位が基準電
位以下であれば、”Ｌ”の遅延選択信号ウを出力する。
ここで、電源ＶＤＤ１は固定であり、電源ＶＤＤ２のみ
変更されるものとする。
電源ＶＤＤ２が入力される非反転入力端子と、基準電位
が入力される反転入力端子と、イネーブル信号が入力さ
れるイネーブル入力端子と、遅延選択信号ウを出力する
出力端子とを備える。このコンパレータ回路５１は、イ
ネーブル信号が”Ｈ”のときには、”Ｌ”の遅延選択信
号ウを出力し、イネーブル信号が”Ｌ”のときには、電
源ＶＤＤ２の電位が基準電位よりも高ければ、”Ｈ”の
遅延選択信号ウを出力し、電源ＶＤＤ２の電位が基準電
位以下であれば、”Ｌ”の遅延選択信号ウを出力する。
ここで、電源ＶＤＤ１は固定であり、電源ＶＤＤ２のみ
変更されるものとする。
【００６７】上記のイネーブル信号は、例えば切替信号
と同じ信号である。また、上記の基準電圧は、低消費電
力タイプのレベルシフタ１の動作可能範囲内にある電源
ＶＤＤ２の電位（例えば、上記の動作可能範囲内の電源
ＶＤＤ２の電位の上限値、またはこの上限値よりも僅か
に低い電位）に設定される。なお、電源ＶＤＤ１および
ＶＤＤ２がともに変更される場合には、コンパレータ回
路５１の非反転入力端子に、電源ＶＤＤ１とＶＤＤ２の
電位差ＶＤＤ２−ＶＤＤ１を入力することも可能であ
る。この場合には、上記の基準電位は、低消費電力タイ
プのレベルシフタ１の動作可能範囲内にある電位差ＶＤ
Ｄ２−ＶＤＤ１（例えば、上記の動作可能範囲内の電位
差ＶＤＤ２−ＶＤＤ１の上限値、またはこの上限値より
も僅かに低い電位）に設定される。
と同じ信号である。また、上記の基準電圧は、低消費電
力タイプのレベルシフタ１の動作可能範囲内にある電源
ＶＤＤ２の電位（例えば、上記の動作可能範囲内の電源
ＶＤＤ２の電位の上限値、またはこの上限値よりも僅か
に低い電位）に設定される。なお、電源ＶＤＤ１および
ＶＤＤ２がともに変更される場合には、コンパレータ回
路５１の非反転入力端子に、電源ＶＤＤ１とＶＤＤ２の
電位差ＶＤＤ２−ＶＤＤ１を入力することも可能であ
る。この場合には、上記の基準電位は、低消費電力タイ
プのレベルシフタ１の動作可能範囲内にある電位差ＶＤ
Ｄ２−ＶＤＤ１（例えば、上記の動作可能範囲内の電位
差ＶＤＤ２−ＶＤＤ１の上限値、またはこの上限値より
も僅かに低い電位）に設定される。
【００６８】図６のレベルシフタ回路において、電源Ｖ
ＤＤ１は０．７［Ｖ］であり、電源ＶＤＤ２は１．１
［Ｖ］または５［Ｖ］であり、電源ＶＤＤ２が１．１
［Ｖ］のとき、低消費電力タイプのレベルシフタ１が選
択され、電源ＶＤＤ２が５［Ｖ］のとき、レベルシフタ
２が選択される。また、コンパレータ回路５１において
電源ＶＤＤ２の電位と比較される基準電位は、１．１
［Ｖ］と５［Ｖ］の間に設定される。
ＤＤ１は０．７［Ｖ］であり、電源ＶＤＤ２は１．１
［Ｖ］または５［Ｖ］であり、電源ＶＤＤ２が１．１
［Ｖ］のとき、低消費電力タイプのレベルシフタ１が選
択され、電源ＶＤＤ２が５［Ｖ］のとき、レベルシフタ
２が選択される。また、コンパレータ回路５１において
電源ＶＤＤ２の電位と比較される基準電位は、１．１
［Ｖ］と５［Ｖ］の間に設定される。
【００６９】電源ＶＤＤ２を５［Ｖ］から１．１［Ｖ］
に降下させる変更の開始（選択信号アが”Ｌ”になる書
込信号の立上がりエッジ）に先立って切替信号が”Ｈ”
から”Ｌ”になると、イネーブル信号も”Ｈ”から”
Ｌ”になる。このとき、電源ＶＤＤ２は、５［Ｖ］であ
り、上記の基準電位よりも高いので、コンパレータ回路
５１の出力信号である遅延選択信号ウは”Ｌ”から”
Ｈ”になる。このあと間もなく、書込信号の立上がりエ
ッジで選択信号アが”Ｌ”になり、電源ＶＤＤ２の電位
降下が開始されるが、遅延選択信号ウは”Ｈ”になって
いるので、信号イは”Ｈ”のまま保持され、図６のレベ
ルシフタ制御回路の出力信号は、レベルシフタ２の出力
信号のまま保持される。
に降下させる変更の開始（選択信号アが”Ｌ”になる書
込信号の立上がりエッジ）に先立って切替信号が”Ｈ”
から”Ｌ”になると、イネーブル信号も”Ｈ”から”
Ｌ”になる。このとき、電源ＶＤＤ２は、５［Ｖ］であ
り、上記の基準電位よりも高いので、コンパレータ回路
５１の出力信号である遅延選択信号ウは”Ｌ”から”
Ｈ”になる。このあと間もなく、書込信号の立上がりエ
ッジで選択信号アが”Ｌ”になり、電源ＶＤＤ２の電位
降下が開始されるが、遅延選択信号ウは”Ｈ”になって
いるので、信号イは”Ｈ”のまま保持され、図６のレベ
ルシフタ制御回路の出力信号は、レベルシフタ２の出力
信号のまま保持される。
【００７０】そして、電源ＶＤＤ２の電位が上記の基準
電圧まで降下すると、遅延選択信号ウは”Ｌ”になるの
で、信号イは”Ｌ”レベルになり、いままで動作してい
たシフトレジスタ２は動作を停止し、いままで動作を停
止していたシフトレジスタ１は動作を開始し、ＡＮＤゲ
ート１７，１８およびＯＲゲート２１によって低消費電
力タイプのレベルシフタ１の出力信号が選択される。
電圧まで降下すると、遅延選択信号ウは”Ｌ”になるの
で、信号イは”Ｌ”レベルになり、いままで動作してい
たシフトレジスタ２は動作を停止し、いままで動作を停
止していたシフトレジスタ１は動作を開始し、ＡＮＤゲ
ート１７，１８およびＯＲゲート２１によって低消費電
力タイプのレベルシフタ１の出力信号が選択される。
【００７１】このように、図６のレベルシフタ制御回路
では、電源ＶＤＤ２の電位を降下させる変更のときに
は、電源ＶＤＤ２の電位が低消費電力タイプのシフトレ
ジスタ１の動作可能範囲内に降下したあとに、シフトレ
ジスタ２からシフトレジスタ１に切り替えられるので、
出力信号のレベルシフト抜けをなくすことができる。
では、電源ＶＤＤ２の電位を降下させる変更のときに
は、電源ＶＤＤ２の電位が低消費電力タイプのシフトレ
ジスタ１の動作可能範囲内に降下したあとに、シフトレ
ジスタ２からシフトレジスタ１に切り替えられるので、
出力信号のレベルシフト抜けをなくすことができる。
【００７２】この実施の形態４では、コンパレータ回路
５１は、選択信号アが”Ｈ”であるときに電源ＶＤＤ２
の電位を降下させる変更に先立って”Ｈ”になり、上記
変更に伴って選択信号アが”Ｌ”になってから電源ＶＤ
Ｄ２の電位がレベルシフタ１の動作可能範囲内である基
準電位まで降下したら”Ｌ”になる遅延選択信号ウを生
成する遅延選択信号生成手段に相当する。
５１は、選択信号アが”Ｈ”であるときに電源ＶＤＤ２
の電位を降下させる変更に先立って”Ｈ”になり、上記
変更に伴って選択信号アが”Ｌ”になってから電源ＶＤ
Ｄ２の電位がレベルシフタ１の動作可能範囲内である基
準電位まで降下したら”Ｌ”になる遅延選択信号ウを生
成する遅延選択信号生成手段に相当する。
【００７３】以上のように実施の形態４によれば、コン
パレータ回路５１を設けて遅延選択信号ウを生成し、電
源ＶＤＤ２の電位を降下させる変更に伴って選択信号ア
が”Ｈ”から”Ｌ”になったあと電源ＶＤＤ２の電位が
レベルシフタ１の動作可能範囲内である基準電位まで降
下して遅延選択信号ウが”Ｌ”になったら、レベルシフ
タ１から低消費電力タイプのレベルシフタ１に切り替え
ることにより、出力信号のレベルシフト抜けを確実にな
くすことができる。また、イネーブル信号（例えば切替
信号と同じ信号）を生成し、ＯＲゲート２０およびレジ
スタ回路４１を設けるだけなので、僅かな回路の追加で
実現が可能である。
パレータ回路５１を設けて遅延選択信号ウを生成し、電
源ＶＤＤ２の電位を降下させる変更に伴って選択信号ア
が”Ｈ”から”Ｌ”になったあと電源ＶＤＤ２の電位が
レベルシフタ１の動作可能範囲内である基準電位まで降
下して遅延選択信号ウが”Ｌ”になったら、レベルシフ
タ１から低消費電力タイプのレベルシフタ１に切り替え
ることにより、出力信号のレベルシフト抜けを確実にな
くすことができる。また、イネーブル信号（例えば切替
信号と同じ信号）を生成し、ＯＲゲート２０およびレジ
スタ回路４１を設けるだけなので、僅かな回路の追加で
実現が可能である。
【００７４】
【発明の効果】以上説明したように本発明のレベルシフ
タ制御回路によれば、選択信号が第２のレベルから第１
のレベルになったあと所定の時間を経過したら、第２の
レベルシフタからこれよりも低消費電力の第１のレベル
シフタに切り替えることにより、第２の電源の電位がレ
ベルシフタ１の動作可能範囲内に降下してから第１のレ
ベルシフタに切り替えることができるので、出力信号の
レベルシフト抜けをなくすことができるという効果があ
る。
タ制御回路によれば、選択信号が第２のレベルから第１
のレベルになったあと所定の時間を経過したら、第２の
レベルシフタからこれよりも低消費電力の第１のレベル
シフタに切り替えることにより、第２の電源の電位がレ
ベルシフタ１の動作可能範囲内に降下してから第１のレ
ベルシフタに切り替えることができるので、出力信号の
レベルシフト抜けをなくすことができるという効果があ
る。
【００７５】また、本発明の他のレベルシフタ制御回路
によれば、選択信号が第２のレベルから第１のレベルに
なったあと第２の電源が所定の電位まで降下したら、第
２のレベルシフタからこれよりも低消費電力の第１のレ
ベルシフタに切り替えることにより、出力信号のレベル
シフト抜けを確実になくすことができるという効果があ
る。
によれば、選択信号が第２のレベルから第１のレベルに
なったあと第２の電源が所定の電位まで降下したら、第
２のレベルシフタからこれよりも低消費電力の第１のレ
ベルシフタに切り替えることにより、出力信号のレベル
シフト抜けを確実になくすことができるという効果があ
る。
【図１】本発明の実施の形態１のレベルシフタ制御回路
の回路図である。
の回路図である。
【図２】図１のレベルシフタ制御回路の動作を説明する
タイミングチャートである。
タイミングチャートである。
【図３】本発明の実施の形態２のレベルシフタ制御回路
の回路図である。
の回路図である。
【図４】図３のレベルシフタ制御回路の動作を説明する
タイミングチャートである。
タイミングチャートである。
【図５】本発明の実施の形態３のレベルシフタ制御回路
の回路図である。
の回路図である。
【図６】本発明の実施の形態４のレベルシフタ制御回路
の回路図である。
の回路図である。
【図７】異種電源間信号接続回路の構成図である。
【図８】従来のレベルシフタ制御回路の回路図である。
【図９】図８のレベルシフタ制御回路の動作を説明する
タイミングチャートである。
タイミングチャートである。
【図１０】図７のレベルシフタ１の回路図である。
【図１１】図７のレベルシフタ２の回路図である。
１ レベルシフタ（低消費電力タイプ）、 ２ レベル
シフタ、 ３ レベルシフタ制御回路、 １１ レジス
タ回路、 １２ Ｄフリップフロップ回路、１３ カウ
ンタ回路、 １４ 遅延回路（出力反転タイプ）、 １
６，１７，１８ ＡＮＤゲート、 １９，２０，２１
ＯＲゲート、 ３１，３２ インバータ回路、 ３３，
３４ ＮＭＯＳトランジスタ、 ３５ 抵抗、 ３６
コンデンサ、 ４１ レジスタ回路、 ４２ ＭＰＵ
（マイクロコントローラ）、 ５１ コンパレータ回
路、 ＩＶ１，ＩＶ２ インバータ回路、 ｎ１，ｎ２
ＮＭＯＳトランジスタ、 ｐ１，ｐ２，ｐ３，ｐ４
ＰＭＯＳトランジスタ。
シフタ、 ３ レベルシフタ制御回路、 １１ レジス
タ回路、 １２ Ｄフリップフロップ回路、１３ カウ
ンタ回路、 １４ 遅延回路（出力反転タイプ）、 １
６，１７，１８ ＡＮＤゲート、 １９，２０，２１
ＯＲゲート、 ３１，３２ インバータ回路、 ３３，
３４ ＮＭＯＳトランジスタ、 ３５ 抵抗、 ３６
コンデンサ、 ４１ レジスタ回路、 ４２ ＭＰＵ
（マイクロコントローラ）、 ５１ コンパレータ回
路、 ＩＶ１，ＩＶ２ インバータ回路、 ｎ１，ｎ２
ＮＭＯＳトランジスタ、 ｐ１，ｐ２，ｐ３，ｐ４
ＰＭＯＳトランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−205361（ＪＰ，Ａ)
特開 平８−181593（ＪＰ，Ａ)
特開 昭56−103535（ＪＰ，Ａ)
特開 平６−90161（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0175
G06F 3/00
H03K 19/0185
Claims (11)
- 【請求項１】 第１の電源に適合した信号を第２の電源
に適合した信号にレベルシフトする第１および第２のレ
ベルシフタのいずれかを入力された選択信号に従って選
択的に動作させるレベルシフタ制御回路において、 上記選択信号が第１のレベルから第２のレベルになる
と、動作させるレベルシフタを、第２のレベルシフタよ
りも低消費電力の第１のレベルシフタから第２のレベル
シフタに切り替え、 上記選択信号が第２のレベルから第１のレベルになった
あと所定の時間を経過したら、動作させるレベルシフタ
を、第２のレベルシフタから上記第１のレベルシフタに
切り替えることを特徴とするレベルシフタ制御回路。 - 【請求項２】 上記選択信号が第２のレベルであるとき
に第２のレベルになり、上記選択信号が第１のレベルに
なってから所定の時間を経過したら第１のレベルになる
遅延選択信号を生成する遅延選択信号生成手段と、 上記選択信号が第１のレベルから第２のレベルになる
と、動作させるレベルシフタを上記第１のレベルシフタ
から第２のレベルシフタに切り替え、上記遅延選択信号
が第２のレベルから第１のレベルになると、動作させる
レベルシフタを上記第１のレベルシフタから第２のレベ
ルシフタに切り替える切替手段ととを備えることを特徴
とする請求項１記載のレベルシフタ制御回路。 - 【請求項３】 上記遅延選択信号生成手段は、 上記選択信号が第２のレベルから第１のレベルになると
きに第２のレベルの遅延選択信号を出力し、リセットさ
れると第１のレベルの遅延選択信号を出力するフリップ
フロップ回路と、 上記遅延選択信号が第１のレベルから第２のレベルにな
るとカウント動作を開始するカウンタ回路と、 上記カウンタ回路のカウント値が所定値に達すると、上
記フリップフロップ回路および上記カウンタ回路をリセ
ットするリセット回路とを有することを特徴とする請求
項２記載のレベルシフタ制御回路。 - 【請求項４】 上記遅延選択信号生成手段は、 上記選択信号が第２のレベルから第１のレベルになると
きに第２のレベルの遅延選択信号を出力し、リセットさ
れると第１のレベルの遅延選択信号を出力するフリップ
フロップ回路と、 上記遅延選択信号が第１のレベルから第２のレベルにな
ると積分動作を開始するＣＲ積分回路と、 上記ＣＲ積分回路の出力電圧が所定値に達すると、上記
フリップフロップ回路および上記ＣＲ積分回路をリセッ
トするリセット回路とを有することを特徴とする請求項
２記載のレベルシフタ制御回路。 - 【請求項５】 上記リセット回路は、上記カウント値ま
たは上記出力電圧が所定値に達してから所定の時間遅延
して上記のリセットをすることを特徴とする請求項３ま
たは４に記載のレベルシフタ制御回路。 - 【請求項６】 遅延選択信号生成手段は、上記選択信号
が第２のレベルであるときに第２の電源の電位を降下さ
せる変更に先立って第２のレベルになり、上記変更に伴
って上記選択信号が第１のレベルになってから所定の時
間を経過したら第１のレベルになる遅延選択信号を生成
することを特徴とする請求項２記載のレベルシフタ制御
回路。 - 【請求項７】 上記遅延選択信号生成手段は、上記選択
信号の変化のタイミングを認識しており、このタイミン
グをもとに上記遅延選択信号を生成するマイクロコント
ローラを有することを特徴とする請求項２または６に記
載のレベルシフタ制御回路。 - 【請求項８】 第１の電源に適合した信号を第２の電源
に適合した信号にレベルシフトする第１および第２のレ
ベルシフタのいずれかを入力された選択信号に従って選
択的に動作させるレベルシフタ制御回路において、 上記選択信号が第１のレベルから第２のレベルになる
と、動作させるレベルシフタを、第２のレベルシフタよ
りも低消費電力の第１のレベルシフタから第２のレベル
シフタに切り替え、 第２の電源の電位を降下させる変更に伴って上記選択信
号が第２のレベルから第１のレベルになったあと第２の
電源が所定の電位まで降下したら、動作させるレベルシ
フタを、第２のレベルシフタから上記第１のレベルシフ
タに切り替えることを特徴とするレベルシフタ制御回
路。 - 【請求項９】 上記選択信号が第２のレベルであるとき
に第２の電源の電位を降下させる変更に先立って第２の
レベルになり、上記変更に伴って上記選択信号が第１の
レベルになってから第２の電源が所定の電位まで降下し
たら第１のレベルになる遅延選択信号を生成する遅延選
択信号生成手段と、 上記選択信号が第１のレベルから第２のレベルになる
と、動作させるレベルシフタを上記第１のレベルシフタ
から第２のレベルシフタに切り替え、上記遅延選択信号
が第１のレベルになると、動作させるレベルシフタを上
記第１のレベルシフタから第２のレベルシフタに切り替
える切替手段とを備えることを特徴とする請求項１記載
のレベルシフタ制御回路。 - 【請求項１０】 上記遅延選択信号生成手段は、第２の
電源の電位を認識しており、この第２の電源の電位をも
とに上記遅延選択信号を生成するマイクロコントローラ
を有することを特徴とする請求項２または６に記載のレ
ベルシフタ制御回路。 - 【請求項１１】 上記遅延選択信号生成手段は、入力さ
れた第２の電源の電位が上記所定の電位以下のとき、第
１のレベルの遅延選択信号を出力し、上記第２の電源の
電位が上記基準電位よりも高いとき、第２のレベルの遅
延選択信号を出力するコンパレータ回路を有することを
特徴とする請求項２記載のレベルシフタ制御回路。
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