KR100630349B1 - 반도체 장치 - Google Patents

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KR100630349B1
KR100630349B1 KR1020000009360A KR20000009360A KR100630349B1 KR 100630349 B1 KR100630349 B1 KR 100630349B1 KR 1020000009360 A KR1020000009360 A KR 1020000009360A KR 20000009360 A KR20000009360 A KR 20000009360A KR 100630349 B1 KR100630349 B1 KR 100630349B1
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Abstract

본 발명은 더미 인터페이스 회로를 구비하는 반도체 장치에 관한 것이다. 본 발명은 더미 인터페이스 회로는 상기 더미 출력 신호를 더미 출력 라인으로 출력하는 더미 신호 출력 회로와, 상기 더미 출력 라인에 접속된 더미 용량과, 상기 더미 출력 라인에 접속되어 더미 출력 신호를 상기 출력 신호의 레벨에 대응한 레벨의 신호로 하는 더미 부하 회로를 포함하여 고정밀도에 가까운 저소비 전력의 더미 인터페이스 회로를 실현할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 출력 타이밍을 외부 클록에 동기시키는 DLL 회로의 종래예의 구성을 도시한 도면.
도 2는 본 발명의 DLL 회로의 기본 구성을 도시한 도면.
도 3은 본 발명의 더미 부하 회로의 기본 구성을 도시한 도면.
도 4는 본 발명의 더미 부하 회로의 동작을 도시한 타임 챠트.
도 5는 본 발명의 제1 실시예의 DLL 회로 구성을 도시한 도면.
도 6은 본 발명의 제2 실시예의 출력부 및 더미 출력부의 구성을 도시한 도면.
도 7은 인터페이스 회로의 모델을 도시한 도면.
도 8은 출력 회로와 제2 실시예의 더미 출력 회로의 회로도.
도 9는 제2 실시예의 더미 부하 회로의 회로도.
도 10은 제2 실시예의 더미 인터페이스 회로의 동작을 도시한 타임 챠트.
도 11은 제3 실시예의 더미 출력 회로의 회로도.
도 12는 제3 실시예의 더미 부하 회로의 회로도.
도 13은 제4 실시예의 더미 인터페이스 회로의 회로 구성을 도시한 도면.
도 14는 제4 실시예의 더미 인터페이스 회로의 동작을 도시한 타임 챠트.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 클록 입력 버퍼
2 : 출력 버퍼
3 : DLL 회로
7 : 더미 인터페이스 회로
8 : 더미 출력 회로
9 : 더미 출력 라인
10 : 더미 부하 용량
11 : 더미 입력 버퍼
20 : 더미 부하 회로
21 : 풀업 회로
22 : 풀다운 회로
23, 24 : 저항
본 발명은 LVTTL(Lov Voltage Transistor Transistor Logic)이나 SSTL(Series Stub Termination Logic)과 같이 신호 진폭을 작게 하여 고속화를 도모한 인터페이스에 적용되는 입출력 회로를 소자 내부에서 시뮬레이션하기 위한 더미 인터페이스 회로를 구비하는 반도체 장치에 관한 것으로서, 특히 출력 타이밍을 외부 클록에 동기시키기 위해서 사용되는 DLL(Delay Locked Loop : 지연 동기 회로) 회로에 사용되는 더미 출력 신호의 발생에 관한 것이다.
현재의 반도체 장치에서는 다른 디바이스와의 신호의 호환성을 유지하기 위해서 복수의 인터페이스 규격이 정해져 있다. 대표적인 것으로 TTL(Transistor Transistor Logic)이 있지만, SDRAM(Synchronous Dynamic Random Access Memory)이나 그것과 조합하여 사용되는 디바이스로서 고속화를 도모하기 위해 신호 진폭을 작게 한 LVTTL이나 SSTL의 2개의 규격이 일반적이다. LVTTL에서 VIH는 2.0V, VIL은 0.8 V이며, SSTL에서 VIH는 Vref+0.2 V, VIL은 Vref-0.2 V이다. 이하의 설명에서는 SSTL 규격의 SDRAM을 예로서 설명한다.
SDRAM의 데이터 입출력은 데이터를 외부 클록에 대하여 소정의 위상으로 출력하는 것이 요구된다. 데이터 입출력 속도는 점점 고속화되고 있고, 소자 특성의 변동, 온도 변화, 전원 전압의 변화를 고려하면, 출력 타이밍의 위상이 소정의 허용 범위내에서 어긋나도록 하는 것이 어려워지고 있다. 일본 특허 공개 공보 제98-112182호는 데이터의 출력 타이밍을 규정하는 내부 클록의 위상을 조정 가능하게 하고, 출력 데이터와 외부 클록의 위상 관계를 검출하여 최적의 위상 관계가 되도록 조정하는 DLL 회로를 갖는 SDRAM이 개시되어 있다. 실제로 출력 데이터를 검출하기는 어렵기 때문에, 출력 회로 및 그것에 접속되는 소자 등으로 구성되는 외부 인터페이스 회로와 등가인 더미 인터페이스 회로를 설치하여 그 출력과 외부 클록의 위상 관계를 검출한다.
도 1은 일본 특허 공개 공보 제98-112182호에 개시된 DLL 회로의 기본 구성 을 도시한 도면이다.
도 1에 도시된 바와 같이, 외부 클록(clk)이 클록 입력 버퍼(1)에 입력되어 내부 클록(clki)이 발생되며, DLL 회로(3)에서 위상 조정되어 출력 클록(clkz)이 된다. 출력 회로(2)는 출력 클록(clkz)에 따라 출력 데이터를 출력 단자(DQ)로 출력한다. 더미 인터페이스 회로(7)는 출력 클록(clkz)에 따라 더미 신호를 더미 출력 라인(9)으로 출력하는 더미 출력 회로(8)와, 더미 출력 라인(9)에 접속된 더미 부하 용량(10)과, 더미 출력 라인(9)으로 출력된 더미 출력 신호가 입력되는 더미 입력 버퍼(11)를 구비한다. 위상 비교기(4)는 내부 클록(clki)과 더미 입력 버퍼(11)의 출력 신호의 위상을 비교하여 비교 결과를 지연 제어 회로(6)로 출력한다. 지연 제어 회로(6)는 이 비교 결과에 기초하여 가변 지연 소자(5)의 지연량을 변화시킨다. 이에 의해, 출력 클록(clkz)의 위상이 변화되고, 내부 클록(clki)과 더미 입력 버퍼(14)의 출력 신호의 위상이 일치하면, 가변 지연 소자(5)의 지연량은 유지된다. 더미 인터페이스 회로(7)는 더미 출력 신호가 규격 조건의 외부 인터페이스 회로로 출력 신호가 출력된 경우와 동일하게 변화되도록 각 부의 조건이 설정된다. 또한, 더미 입력 버퍼(11)는 클록 입력 버퍼(1)와 동일한 지연량을 발생시키도록 만들어진다.
이와 같이, 도 1의 DLL 회로는 이 더미 인터페이스 회로(7)에서 발생되는 더미 출력 신호와, 실제로 접속되는 외부 인터페이스 회로로 출력된 출력 신호를 등가로 하여 위상 조정을 행하고, 그 일치 상태가 DLL 회로에 의한 출력 클록의 위상 조정의 정밀도를 향상시키기 위한 중대한 요소가 된다. 특히, 더미 출력 신호의 신호 레벨은 중요하기 때문에 외부 인터페이스 회로와 동일한 레벨의 더미 출력 신호를 발생시킬 필요가 있다.
더미 출력 회로(8)는 P채널 트랜지스터와 N채널 트랜지스터를 직렬로 접속한 회로로서, 고전위측 전압을 외부 인터페이스 회로의 고레벨로 P채널 트랜지스터의 임계치 전압을 가한 전압으로 하면, 외부 인터페이스 회로의 고전위측 논리 레벨과 같은 더미 출력 신호를 출력시킬 수 있다. 그러나, 상기 더미 출력 회로에서 저전위측 논리 레벨을 발생시키면, 더미 출력 신호는 Vss(0 V)에 가까운 전위가 되며, 예컨대 SSTL의 신호 레벨과 다른 전위가 된다.
일본 특허 공개 공보 제98-285020호에는 더미 출력 회로(8)가 출력하는 CMOS 레벨(TTL 레벨)의 더미 출력 신호를 SSTL 또는 LVTTL 레벨의 신호로 변환하는 레벨 변환 회로를 설치한 DLL 회로가 개시되어 있다. 이에 의해, 더미 입력 버퍼(11)에 입력되는 더미 신호는 원하는 신호 레벨이 되지만, 더미 출력 회로가 출력하는 신호 레벨은 원하는 신호 레벨과 다르기 때문에, 더미 출력 신호는 외부 인터페이스 회로의 출력 신호에 충분히 가까워지고 있다고는 말할 수 없고, 위상 조정의 정밀도가 불충분항 문제가 있었다.
외부 인터페이스 회로와 동등한 더미 인터페이스 회로를 설치하는 것은 DLL 회로 이외에도 행해지고 있고, 어느 쪽이든 일치 상태가 양호한 것을 구할 수 있다.
본 발명은 외부 인터페이스 회로에 고정밀도에 가까운 더미 인터페이스 회로 를 갖는 반도체 장치를 실현하는 것을 목적으로 한다.
도 2 내지 도 4는 본 발명의 반도체 장치의 기본 구성 및 동작 파형을 도시한 도면이다.
상기 목적을 실현하기 위해서, 본 발명의 반도체 장치는 더미 출력 신호를 외부 인터페이스의 출력 신호 레벨에 대응한 레벨의 신호로 하는 더미 부하 회로를 포함한다.
즉, 본 발명의 반도체 장치는 외부 인터페이스의 출력 신호의 레벨과 등가인 더미 출력 신호를 내부에서 의사적으로 발생하는 더미 인터페이스 회로(7)를 구비하는 반도체 장치에 있어서, 더미 인터페이스 회로(7)는 더미 출력 신호를 더미 출력 라인(9)에 출력하는 더미 신호 출력 회로(8)와, 상기 더미 출력 라인(9)에 접속된 더미 용량(10)과, 더미 출력 라인(9)에 접속되어 더미 출력 신호를 외부 인터페이스의 출력 신호 레벨에 대응한 레벨의 신호로 하는 더미 부하 회로(20)를 포함하는 것을 특징으로 한다.
도 2에 도시된 바와 같이, 더미 부하 회로(20)는 예컨대, 제1 저항(23)을 통해 더미 출력 라인(9)에 접속된 풀업 회로(21)와, 제2 저항(24)을 통해 더미 출력 라인(9)에 접속된 풀다운 회로(22)를 포함한다.
도 2와 도 1의 비교를 통해 밝혀진 바와 같이, 본 발명의 반도체 장치의 DLL 회로는 풀업 회로(21), 풀다운 회로(22), 제1 저항(23) 및 제2 저항(24)을 구비하는 더미 부하 회로(20)를 종래의 구성에 부가한 것이다.
예컨대, 풀업 회로(21)는 소정의 전압을 발생하는 정전압 발생 회로로서, 풀다운 회로(22)는 접지선이다. 저항에 의한 전압 분할에 의해 더미 출력 신호의 레벨을 외부 인터페이스에 대응한 신호 레벨로 할 수 있다. 이에 의해, 외부 인터페이스에 가까운 더미 출력 신호를 발생할 수 있고, DLL 회로가 있으면 위상 조정의 정밀도를 향상시킬 수 있다.
또, 도 2의 더미 인터페이스 회로(7)에서는 제1 및 제2 저항(23, 24)에 항상 전류가 흐르고, 소비 전류가 증가하는 문제를 일으킨다. 전술한 바와 같이, 더미 출력 회로(8)를 P채널 트랜지스터와 N채널 트랜지스터를 직렬로 접속한 회로로 구성하면, 더미 출력 회로(8)의 고전위측 전원 전압을 적당히 설정함으로써 외부 인터페이스 회로의 고전위측 논리 레벨과 같은 더미 출력 신호를 용이하게 출력시킬 수 있다.
그래서, 본 발명의 제2 형태에서는, 더미 출력 신호의 고전위측 레벨은 이러한 설정에 의해 실현하고, 저전위측 레벨만 더미 부하 회로를 이용하여 발생시킨다. 즉, 더미 부하 회로는 상기 더미 출력 신호가 한쪽 논리값일 때에 활성화되고, 다른쪽 논리값을 때에는 비활성화하도록 한다. 구체적으로, 도 3에 도시된 바와 같이, 더미 부하 회로를 구성하는 풀업 회로(21), 풀다운 회로(22)를 더미 출력 신호 Dout가 「로우(low)」일 때에 활성화하고, 「하이(high)」일 때에는 비활성화되도록 한다. 따라서, 더미 출력 회로(8)가 P채널 트랜지스터와 N채널 트랜지스터를 직렬로 접속한 인버터 회로로 구성되어 있으면, 도 4에 도시된 바와 같이 더미 출력 데이터 Din이 「로우」일 때에 풀업 회로(21)와 풀다운 회로(22)는 비동작 상 태가 되고, 더미 출력 신호 Dout는 더미 출력 회로(8)의 트랜지스터(P채널 트랜지스터)의 능력에 따라 고전위측까지 상승한다. 더미 출력 데이터 Din이 「하이」일 때에 풀업 회로(21)와 풀다운 회로(22)는 동작 상태가 되고, 더미 출력 신호 Dout는 더미 출력 회로(8)의 트랜지스터(N채널 트랜지스터)와 더미 부하 회로에 의해 외부 인터페이스에 대응한 「로우」레벨로 하강한다.
이에 의해, 더미 출력 데이터 Din이 「로우」일 때에는 풀업 회로(21)와 풀다운 회로(22)는 비동작 상태가 되고, 풀업 회로(21)와 풀다운 회로(22)로부터 제1 및 제2 저항(23, 24)을 통해 흐르는 전류가 발생하지 않기 때문에 소비 전력을 절감할 수 있다.
상기한 바와 같이, 도 3의 구성이면 소비 전력을 절감할 수 있지만, 더미 출력 데이터 Din이 「하이」일 때에는 풀업 회로(21)와 풀다운 회로(22)는 동작 상태가 되고, 풀업 회로(21)와 풀다운 회로(22)로부터 제1 및 제2 저항(23, 24)을 통해 전류가 흐른다. 여기서, DLL 회로의 경우, 더미 출력 신호의 상승 또는 하강 중 한쪽 만의 위상과 외부 클록의 위상을 비교하는 경우가 있다. 그러한 경우, 비교 대상인 상승 또는 하강 중 한쪽 변화는 외부 인터페이스에서의 출력 신호의 변화와 동일하게 변화될 필요가 있지만, 다른쪽 변화는 정확할 필요는 없고, 다음에 한쪽 변화가 생길 때까지 소정의 레벨로 변화되면 된다.
그래서, 본 발명에서 더미 신호 출력 회로는 더미 출력 신호를 논리값의 한쪽으로만 변화시키는 회로로 하고, 더미 출력 신호의 다른쪽으로의 변화는 더미 부하 회로에서 행한다.
도 5는 본 발명의 제1 실시예의 DLL 회로의 구성을 도시한 도면이다.
도 1과 도 5의 비교를 통해 밝혀진 바와 같이, 제1 실시예의 DLL 회로(3)는 더미 인터페이스 회로(7)에 있어서, 더미 출력 라인(9)에 접속되는 더미 부하 회로(20)를 설치한 점이 종래예와 다르다. 더미 부하 회로(20)는 정전압 발생 회로(27)와, 이 정전압 발생 회로(27)와 더미 출력 라인(9)에 접속된 제1 저항(23)과, 더미 출력 회로(8)와 더미 출력 라인(9)에 접속된 제2 저항(24)을 포함한다. 정전압 발생 회로(27)가 출력하는 정전압은 외부 인터페이스 회로의 전원(vtt)과 같고, 제1 저항(23)의 저항값은 외부 인터페이스의 종단 저항에 따라 설정되며, 제2 저항(24)의 저항값은 외부 인터페이스의 스터브 저항에 따라 설정된다. 이 더미 부하 회로(20)에 의해 더미 출력 회로(8)로부터 출력되는 더미 출력 신호는 출력 회로(2)로부터 외부 인터페이스로 출력되는 것과 같은 신호 레벨의 신호가 된다.
도 6은 본 발명의 제2 실시예의 SSTL 규격의 더미 인터페이스 회로(7)의 구성을 정규 출력계와 함께 도시한 도면이다. 제2 실시예의 더미 인터페이스 회로도 출력 타이밍을 조정하는 DLL 회로에 사용된다.
도 6에 도시된 바와 같이, 정규 출력계는 출력 클록(clkz/clkx)에 따라 출력 데이터에 대응하는 원출력 신호 pux와 pdz를 발생하는 출력 버퍼(31)와 출력 트랜지스터로 구성되고, 원출력 신호에 따른 출력 신호를 출력 단자(DQ)로 출력하는 출력 회로(2)를 갖는다. SSTL 규격에 따르면, 출력 단자(DQ)는 종단 저항(34)을 통해 전원(vtt)에 접속되고, 30pF의 부하 용량(33)을 통해 접지에 접속된다.
여기서, 정규 외부 인터페이스 회로를 어떠한 형태로 모방하는지에 대해 도 7을 참조하여 설명한다.
도 7의 (a)에 도시된 바와 같이, SSTL 규격용 외부 인터페이스에서 출력 회로(2)는 전원(Vddq)과 접지 사이에 직렬로 접속된 P채널 트랜지스터(41)와 N채널 트랜지스터(42)로 구성되는 인버터 회로이다. P채널 트랜지스터(41)와 N채널 트랜지스터(42)의 접속 노드는 25Ω의 스터브 저항(43)을 통해 전송로에 접속되고, 전송로는 또 다른 소자에 접속된다. 전송로의 양측은 50Ω의 종단 저항(44, 45)을 통해 전원(vtt)에 접속된다. 이상이 SSTL 규격의 외부 인터페이스이다. 더미 인터페이스의 경우에는 더미 입력 버퍼(11)가 스터브 저항(46)을 통해 전송로의 도중에 접속된다.
소자내에 전송로를 설치하는 것은 불가능하기 때문에, 제2 실시예에서는 도 7의 (b)와 같은 등가 회로의 더미 인터페이스에 의해 도 7의 (a)의 구성을 실현한다. 즉, 2개의 종단 저항(44, 45)을 합쳐서 25Ω의 더미 종단 저항(49)으로 하고, 스터브 저항(43, 46)은 통합하여 더미 스터브 저항(48)으로 한다. 또한, 더미 인터페이스는 회로 면적이나 소비 전류를 절감하기 위해 외부 인터페이스를 스케일 다운하여 모방하고 있다.
도 6에 도시된 바와 같이, 더미 인터페이스는 더미 출력 클록(dclkz)에 따라 더미 출력 데이터에 대응하는 더미 원출력 신호 puxd와 Din을 발생하는 더미 출력 버퍼(32)와 더미 출력 트랜지스터로 구성되고, 한쪽 더미 원출력 신호 puxd에 따른 더미 출력 신호를 더미 출력 라인(9)으로 출력하는 더미 출력 회로(7)와, 더미 출 력 라인(9)에 접속된 더미 용량(10)과, 더미 출력 라인(9)에 접속되는 더미 부하 회로(30)를 갖는다. 더미 출력 라인(9)은 더미 입력 버퍼(11)에 접속된다. 더미 부하 회로(30)는 더미 출력 버퍼(32)가 출력하는 다른쪽 더미 원출력 신호 Din에 따라 동작이 제어된다. 또, 더미 출력 신호는 교대로 「하이」와 「로우」로 전환되는 토글 신호로서, 외부 클록(clk)의 1주기내에서 교대로 「하이」와「로우」로 전환되거나 외부 클록(clk)의 1주기마다 교대로 「하이」와 「로우」로 전환되는 것으로 한다.
도 8은 제2 실시예의 더미 출력 회로의 구성을 설명하는 도면으로서, 도 8의 (a)는 정규 출력 회로(2)의 구성을 도시하고, 도 8의 (b)는 더미 출력 회로(7)의 구성을 도시한다. 도 7에서 설명한 바와 같이, 정규의 출력 회로(2)는 P채널 트랜지스터(41)와 N채널 트랜지스터(42)를 포함한다. P채널 트랜지스터(41)와 N채널 트랜지스터(42)의 접속 노드는 출력 단자(DQ)에 접속된다. 원출력 신호 pux와 pdz는 각각 P채널 트랜지스터(41)의 게이트와 N채널 트랜지스터(42)의 게이트에 인가된다. pux와 pdz가 모두 「하이」인 경우에는 P채널 트랜지스터(41)는 오프 상태가 되고, N채널 트랜지스터(42)가 온 상태가 되며, 출력 단자(DQ)로 출력되는 출력 신호는 「로우」레벨이 된다. pux와 pdz가 모두 「로우」인 경우에는 P채널 트랜지스터(41)는 온 상태가 되고, N채널 트랜지스터(42)가 오프 상태가 되며, 출력 신호는 「하이」레벨이 된다. pux가 「하이」이고, pdz가 「로우」일 때에는 P채널 트랜지스터(41)와 N채널 트랜지스터(42)는 모두 오프 상태가 되고, 출력은 하이·임피던스 상태가 된다. pux가 「로우」, pdz가 「하이」가 되는 것은 금지되어 있 다. 이와 같이, 정규의 출력 회로(2)에서는 원출력 신호 pux와 pdz에 따라 출력 신호가 「하이」, 「로우」 또는 하이· 임피던스 상태가 된다.
도 8의 (b)는 제2 실시예의 더미 인터페이스 회로의 더미 출력 회로의 구성을 도시한 도면이다. 도시된 바와 같이, 도 8의 (a)의 정규 출력 회로(2)의 P채널 트랜지스터(41)와 N채널 트랜지스터(42)를 스케일 다운한 P채널 트랜지스터(53)와 N채널 트랜지스터(54)로 구성되는 인버터로 하고, P채널 트랜지스터(53)의 게이트에는 더미 원출력 신호 puxd가 인가되며, N채널 트랜지스터(54)의 게이트에는 접지 레벨이 인가되도록 한다. 이에 의해, N채널 트랜지스터(54)는 항상 오프 상태가 된다.
제2 실시예의 더미 인터페이스 회로가 사용되는 DLL 회로는 더미 출력 신호가 상승할 때의 변화 엣지와 외부 클록(clk)의 상승 엣지만을 비교한다. 따라서, 더미 출력 신호의 상승 엣지가 정확히 변화되면 좋고, 하강 엣지가 어떠한 변화를 하여도 문제는 없다. 그래서, 도 8의 (b)에 도시된 바와 같은 구성으로 하여 더미 출력 회로(7)는 더미 출력 신호의 「하이」레벨의 출력만을 행하고, 더미 출력 신호의 「로우」레벨의 출력에 대해서는 더미 부하 회로에 의해 행한다.
도 9는 더미 부하 회로의 구성을 도시한 도면이다. 도시된 바와 같이, P채널 트랜지스터(58, 59)로 구성되는 트랜스퍼 게이트와, 강압 저항(60)과, 더미 종단 저항(61)과, 더미 스터브 저항(62)과, N채널 트랜지스터(63)를 전원(vddq)과 접지 사이에 직렬로 접속되어 있다. 더미 원출력 신호 Din은 N채널 트랜지스터(63)의 게이트에 인가되는 동시에 인버터(55)를 통해 P채널 트랜지스터(58)의 게이트에 인가된다. 인버터(55)의 출력은 추가로 스위치(57)를 통해 P채널 트랜지스터(59)의 게이트에 인가된다. 또한, 스위치(57)와 병렬로 지연 회로가 설치되고, 인버터(55)의 출력이 지연되어 P채널 트랜지스터(59)의 게이트에 인가되도록 되어 있다. 강압 저항(60)과 더미 종단 저항(61)과 더미 스터브 저항(62)은 외부 인터페이스의 스케일링에 따라 각각 2 kΩ, 1 kΩ, 1 kΩ으로 설정되어 있고, 강압 저항(60)은 전원(vddq)의 전압값을 외부 인터페이스의 종단 레벨과 같은 dum-vtt(=vddq/2)로 강압한다. 이와 같이, 전원(vddq)을 사용하여 종단 레벨을 발생시키고 있다.
지연 회로(50)는 더미 원출력 신호 Din이 「하이」에서 「로우」로 변화되었을 때에 더미 출력 라인(9)으로부터의 차지 셰어를 받아 dum-vtt가 변동하는 것을 방지하기 위해 설치되어 있고, Din이 「로우」로 변화되어도 적은 시간 동안 P채널 트랜지스터(59)를 온 상태로 유지하여 vddq로부터의 전원 공급을 행하여 dum-vtt의 변동을 감소시킨다. 이와 같이, 더미 부하 회로는 Din이 「하이」일 때에 활성 상태가 되고, 「로우」일 때에는 비활성 상태가 된다.
도 10은 제2 실시예의 더미 인터페이스 회로의 동작을 도시하는 타이밍 차트이다. 더미 원출력 신호 Din이 「로우」에서 「하이」로 변화되면, 더미 출력 회로(7)의 P채널 트랜지스터(53)는 오프 상태가 되고, 더미 부하 회로(30)의 N채널 트랜지스터(63)와 P채널 트랜지스터(58)는 온 상태가 되며, 더미 출력 라인(9)의 전위는 SSTL의 「로우」레벨로 변화된다. 더미 출력 회로(8)는 이 변화에는 전혀 기여하고 있지 않고, 더미 출력 라인(9)의 전위는 더미 부하 회로(30)에 의해서만 인하되기 때문에, 도시된 바와 같이 천천히 변화된다. 더미 출력 라인(9)의 전위는 다음에 Din이 「로우」로 변화될 때까지, SSTL의 「로우」레벨로 변화되고 있으면 좋고, Din의 주기에 따라 이 조건을 충족시키도록 더미 부하 회로(30)의 N채널 트랜지스터(63)와 P채널 트랜지스터(58, 59)의 사이즈 등을 설정한다. 따라서, Din이 「하이」인 동안에는 전원(vddq)으로부터 트랜스퍼 게이트, 저항 및 N채널 트랜지스터(63)를 통해 접지에 전류가 흐르지만, 이 전류는 최소한으로 억제된다.
Din이 「하이」에서「로우」로 변화되면, N채널 트랜지스터(63)와 P채널 트랜지스터(58)는 오프 상태가 되고, P채널 트랜지스터(59)도 조금 후에는 오프 상태가 된다. 동시에, 더미 출력 회로(7)의 P채널 트랜지스터(53)는 온 상태가 되고, 더미 출력 라인(9)의 전위는 더미 출력 회로의 고전위(vddq) 레벨로 향해 변화된다. 따라서, 이 변화는 SSTL의 「로우」레벨로부터의 상승 변화와 유사한 변화이다. 이 변화는 더미 출력 회로(7)에 의해서만 행해지고, 더미 부하 회로(30)는 이 변화에 거의 기여하지 않으며, 전력도 소비하지 않는다.
이상 설명한 바와 같이, 제2 실시예의 더미 인터페이스 회로는 외부 인터페이스와 동등한 변화를 발생시키고, 관통 전류는 거의 흐르지 않기 때문에 소비 전력도 작은 것을 알 수 있다.
제2 실시예의 더미 인터페이스 회로가 사용되는 DLL 회로는 더미 출력 신호가 상승할 때의 변화 엣지와 외부 클록(clk)의 상승 엣지만을 비교하는 회로로서, 더미 출력 신호의 상승 엣지가 정확히 변화되면 좋고, 하강 엣지가 어떠한 변화를 하여도 문제는 없다. 그러나, 반대로 더미 출력 신호가 하강할 때의 변화 엣지와 외부 클록(clk)의 상승 엣지만을 비교하는 DLL 회로도 있다. 제3 실시예의 더미 인터페이스 회로는 이러한 DLL 회로로 사용하는 것이다.
도 11은 제3 실시예의 더미 인터페이스 회로의 더미 출력 회로의 구성을 도시한 도면이다. 도시된 바와 같이, 도 8의 (a)의 정규 출력 회로(2)의 P채널 트랜지스터(41)와 N채널 트랜지스터(42)를 스케일 다운한 P채널 트랜지스터(64)와 N채널 트랜지스터(65)로 구성되는 인버터인 점은 제2 실시예와 같지만, N채널 트랜지스터(65)의 게이트에는 더미 원출력 신호 pdzd가 인가되고, P채널 트랜지스터(64)의 게이트에는 vddq가 인가되도록 한다. 이에 의해, P채널 트랜지스터(64)는 항상 오프 상태가 된다.
도 12는 제3 실시예의 더미 인터페이스 회로의 더미 부하 회로의 구성을 도시한 도면이다. 도 9와 비교하여 밝혀진 바와 같이, 도 9의 회로를 전원에 대하여 대칭으로 반전시킨 구성을 갖는다. 구성 동작에 대해서는 설명을 생략하지만, Din이 「하이」일 때에는 더미 부하 회로는 비활성 상태가 되고, 더미 출력 신호는 도 11의 더미 출력 회로의 N채널 트랜지스터(65)에 의해 더미 출력 회로의 저전위(vss) 레벨로 변화되며, Din이 「로우」일 때에는 더미 출력 회로는 오프 상태가 되고, 더미 부하 회로에 의해 천천히 「하이」 레벨로 변화된다. 어느 쪽이든 외부 인터페이스와 유사한 신호 레벨이 실현되고, 소비 전력도 적다.
도 13은 제4 실시예의 더미 인터페이스 회로의 구성을 도시한 도면이고, 도 14는 그 동작을 도시하는 타임 챠트이다.
제4 실시예의 더미 인터페이스 회로는 더미 출력 신호의 상승 엣지와 하강 엣지의 양방을 정확히 변화시킬 수 있고, 또한 소비 전력을 절감한 회로이다. 도시된 바와 같이, 더미 출력 회로가 풀업 출력 회로(91)와 풀다운 출력 회로(92)로 구성되어 있고, 예컨대, 풀업 출력 회로(91)는 도 8의 (b)에 도시된 바와 같은 회로이고, 풀다운 출력 회로(92)는 도 11에 도시된 바와 같은 회로이다. 예컨대, 풀업 회로(21)와 풀업 제어 회로(25)는 도 9의 인버터(55), P채널 트랜지스터(58, 59), 스위치(57), 지연 회로(56)로 구성되고, 풀다운 회로(22)와 풀다운 제어 회로(26)는 도 12의 인버터(70), N채널 트랜지스터(71, 72), 스위치(73), 지연 회로(74)로 구성된다. 또한, 저항(88∼90)은 각각 조합되어 더미 종단 저항 또는 더미 스터브 저항으로서 동작하는 저항으로, 예컨대 저항(88)과 저항(90)은 1 kΩ, 저항(89)는 2 kΩ으로 설정한다.
도면 부호 "81" 내지 "87"은 더미 출력 클록(dclkz)과 더미 출력 데이터로부터 각부를 제어하는 제어 신호를 발생하는 부분으로, 도 14에 도시된 바와 같은 신호를 발생한다. 또, 제4 실시예에서 더미 출력 데이터 Din은 더미 출력 클록(dclkz)의 1주기마다 논리 레벨이 전환되는 신호로 한다. 엣지 펄스 발생 회로(81)는 더미 출력 클록(dclkz)으로부터 보조 클록(CK, /CK)을 발생시킨다. 4개의 AND 게이트(83∼86) 및 NOR 게이트(87)는 보조 클록(CK, /CK)과 더미 출력 데이터 Din과 그 반전 신호로부터 풀업 출력 회로(91)에 인가하는 더미 원출력 신호 DO, 풀다운 출력 회로(92)에 인가하는 더미 원출력 신호 DO, 풀업 회로(21)와 풀업 제어 회로(25)와 풀다운 회로(22)와 풀다운 제어 회로(26)에 인가하는 활성 신호 UDC를 발생한다. 또한, 플립플롭(93)은 /CK를 1/2 분주하여 선택기(94)의 선택 상 태를 제어하는 선택 신호 SEL을 발생한다. 풀업 출력 회로(91)의 출력은 저항(89)과 저항(90)의 접속 노드에 접속되고, 풀다운 출력 회로(92)의 출력은 저항(88)과 저항(89)의 접속 노드에 접속되며, 각각 선택기(94)에 입력된다.
도 14에 도시된 바와 같이, Din이 「로우」로 하강하면, UO가 짧은 시간만 「하이」가 되고, 풀업 출력 회로(91)의 출력은 「하이」레벨로 변화된다. 이때, 선택기(94)는 풀업 출력 회로(91)의 출력을 선택하고 있고, 더미 출력 신호 Dout는 「하이」레벨로 변화된다. UO가 「로우」로 되돌아가면, 풀업 출력 회로(91)는 출력을 정지하고, 그것과 동시에 활성 신호 UDC가 「하이」가 되며, 풀업 회로(21), 풀업 제어 회로(25), 풀다운 회로(22) 및 풀다운 제어 회로(26)가 활성되고, 저항(88)과 저항(89)의 접속 노드는 외부 인터페이스의 「하이」레벨에 대응한 레벨로 향해 변화를 시작한다. 이것과 동시에, 선택기(94)는 풀다운 출력 회로(92)의 출력을 선택하기 때문에 저항(88)과 저항(89)의 접속 노드의 전위가 더미 출력 신호 Dout로서 출력된다. 이 경우도, 저항(88)과 저항(89)의 접속 노드의 전위는 Din이 「하이」로 변화되기 전에 외부 인터페이스의 「하이」레벨이 되면 좋다. 여기서, Din이 「하이」로 변화되면, UDC는 「로우」가 되고, 풀업 회로(21)와 풀업 제어 회로(25)와 풀다운 회로(22)와 풀다운 제어 회로(26)는 비활성화된다. 그리고 동시에 DO가 짧은 시간만 「하이」가 되고, 풀다운 출력 회로(92)가 동작하여 그 출력은 「로우」레벨로 변화한다. DO가 「로우」로 되돌아가면, 풀다운 출력 회로(92)는 출력을 정지하고, 그것과 동시에 활성 신호 UDC가 「하이」가 되며, 풀업 회로(21)와 풀업 제어 회로(26)와 풀다운 회로(22)와 풀다운 제어 회로(26)가 활성되고, 저항(89)과 저항(90)의 접속 노드는 외부 인터페이스의 「로우」레벨에 대응한 레벨로 향해 변화를 시작한다. 이것과 동시에, 선택기(94)는 풀업 출력 회로(91)의 출력을 선택하기 때문에 저항(89)과 저항(90)의 접속 노드의 전위가 더미 출력 신호 Dout로서 출력된다. 이하, 동일한 동작을 반복함으로써 도 14의 Dout와 같은 더미 출력 신호를 얻을 수 있다.
이 더미 출력 신호는 상승시에는 외부 인터페이스의 「로우」레벨로부터 상승하고 있고, 하강시에는 외부 인터페이스의 「하이」 레벨로부터 하강하고 있으며, 양방의 변화 엣지에서 타이밍의 비교를 행할 수 있다. 또, UO 및 DO의 펄스 폭은 적당히 설정하는 것이 가능하고, 풀업 회로(21)와 풀다운 회로(22)에 전류가 흐르는 기간인 UDC가 「하이」인 기간을 짧게 하면, 소비 전력을 절감할 수 있다. 또한, 풀업 회로(21)와 풀다운 회로(22)의 전원 공급 능력을 작게 하여 Di가 변화되기 직전까지 소정의 레벨까지 변화하도록 하면, 동일하게 소비 전력을 절감할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 외부 인터페이스 회로에 고정밀도에 가까운 저소비 전력의 더미 인터페이스 회로를 실현할 수 있다. 이에 의해, DLL 회로 등의 타이밍 조정의 정밀도를 향상시킬 수 있고, 반도체 디바이스의 동작 속도의 고속화를 도모할 수 있다.

Claims (7)

  1. 외부 데이터 버스로 출력되는 신호의 레벨과 등가인 더미 출력 신호를 내부에서 의사적으로 발생하는 더미 인터페이스 회로를 구비하는 반도체 장치에 있어서,
    상기 더미 인터페이스 회로는,
    상기 더미 출력 신호를 더미 출력 라인으로 출력하는 더미 신호 출력 회로와;
    상기 더미 출력 라인에 접속된 더미 용량과;
    상기 더미 출력 라인에 접속되며, 더미 출력 신호를 상기 출력 신호의 레벨에 대응하는 레벨의 신호로 하기 위해, 제1 저항을 통해 상기 더미 출력 라인에 접속된 풀업 회로와, 제2 저항을 통해 상기 더미 출력 라인에 접속된 풀다운 회로를 포함하는 더미 부하 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 더미 부하 회로는 더미 출력 신호가 한쪽 논리값일 때에 활성화되고, 다른쪽 논리값일 때에는 비활성화되는 것인 반도체 장치.
  4. 제1항에 있어서, 상기 더미 신호 출력 회로는 더미 출력 신호를 한쪽의 논리값으로만 변화시키는 회로인 것인 반도체 장치.
  5. 제3항에 있어서, 상기 더미 신호 출력 회로는 더미 출력 신호를 한쪽의 논리값으로만 변화시키는 회로인 것인 반도체 장치.
  6. 외부 데이터 버스로 출력되는 신호의 레벨과 등가인 더미 출력 신호를 내부에서 의사적으로 발생하는 더미 인터페이스 회로를 구비하는 반도체 장치에 있어서,
    상기 더미 인터페이스 회로는,
    상기 더미 출력 신호를 더미 출력 라인으로 출력하는 더미 신호 출력 회로와;
    상기 더미 출력 라인에 접속된 더미 용량과;
    상기 더미 출력 라인에 접속되어 더미 출력 신호를 상기 출력 신호의 레벨에 대응하는 레벨의 신호로 하는 더미 부하 회로를 포함하며,
    상기 더미 신호 출력 회로는,
    더미 출력 신호의 레벨을 상승시키는 풀업 출력 회로와, 상기 더미 출력 신호의 레벨을 하강시키는 풀다운 출력 회로를 구비하고,
    상기 더미 부하 회로는,
    제1 저항을 통해 더미 출력 라인에 접속되어 상기 풀업 출력 회로와 동등 또는 소정의 비율로 축소된 풀업 회로와;
    제2 저항을 통해 더미 출력 라인에 접속되어 상기 풀다운 출력 회로와 동등 또는 상기 소정의 비율로 축소된 풀다운 회로를 포함하는 것인 반도체 장치.
  7. 외부 데이터 버스로 출력되는 신호의 레벨과 등가인 더미 출력 신호를 내부에서 의사적으로 발생하는 더미 인터페이스 회로를 구비하는 반도체 장치에 있어서,
    상기 더미 인터페이스 회로는,
    상기 더미 출력 신호를 더미 출력 라인으로 출력하는 더미 신호 출력 회로와;
    상기 더미 출력 라인에 접속된 더미 용량과;
    상기 더미 출력 라인에 접속되어 더미 출력 신호를 상기 출력 신호의 레벨에 대응하는 레벨의 신호로 하는 더미 부하 회로를 포함하며,
    상기 더미 신호 출력 회로는,
    더미 출력 신호의 레벨을 상승시키는 풀업 출력 회로와, 상기 더미 출력 신호의 레벨을 하강시키는 풀다운 출력 회로를 구비하고,
    상기 더미 부하 회로는,
    상기 풀업 출력 회로와 동등 또는 소정의 비율로 축소된 풀업 회로, 상기 풀다운 출력 회로와 동등 또는 상기 소정의 비율로 축소된 풀다운 회로 및 상기 풀업 회로와 풀다운 회로 사이에 직렬로 접속된 제1, 제2, 제3 저항을 포함하며,
    상기 풀다운 출력 회로는, 제1 저항과 제2 저항의 접속 노드에 접속되고, 상기 풀업 출력 회로는 제2 저항과 제3 저항의 접속 노드에 접속된 것인 반도체 장치.
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