CN103326563A - 一种fpga片上sram电源 - Google Patents

Abstract

本发明公开一种FPGA片上SRAM电源：包括用于提供1.2V和1.8V的双基准电压的参考电压电路、用于检测SRAM电源电压值和1.2V基准电压并产生数字逻辑输出的电压检测器、用于抑制或补偿SRAM的电源电压并提高SRAM电源电压的驱动能力的电压比较器、用于产生电压泵输出电压的有效VCLK时钟信号的环形振荡器、用于为全芯片的SRAM单元提供3.3V的电源支持的电荷泵；参考电压电路连接电压检测器，电压检测器连接环形振荡器和SRAM单元，电压比较器连接电荷泵，环形振荡器连接电荷泵，电荷泵为SRAM单元提供工作电源；本发明能降低FPGA片上SRAM存储器的动态开关功耗和静态直流功率。

Description

一种FPGA片上SRAM电源

技术领域

本发明涉及微电子领域，尤其涉及一种FPGA片上SRAM电源。

背景技术

集成电路的功耗问题是一个热量问题。所以一切和热量有关的问题，都可能导致芯片功耗的变化。但是在自然环境中，热问题又是一个最为普遍的现象。对于半导体集成电路，这些问题也是同样存在的。自然界的能量总是在不停的转化，芯片通电之后，很多电能要转化为热能。对于规模比较小的芯片，这种转化过来的能量不会对芯片造成致命的伤害。但是对于规模庞大的芯片，比如CPU、GPU、FPGA，出现功耗过大的问题是不可避免的，并且巨大的热量会对芯片造成严重的，不可恢复的破坏。而且，半导体工艺技术的不断进步，芯片特征尺寸的不断减小，不断的提高芯片的速度不再是一个好的选择，人们需要一些能效比较高的电路和工艺技术，来保持半导体行业的快速发展。

功耗问题在FPGA中是一个可靠性的设计，电源的消耗量依赖于内部逻辑的转变数量和适当的工作时钟频率。芯片规模增加，电源的消耗量也增加。一个普通的大规模高速的FPGA芯片设计要求有几个安培的电源电流。没有一个精确的热量分析，热量的增加容易超过允许的最大结温，给芯片造成不可恢复的破坏。功耗问题的考虑是为了成功的设计完整性。FPGA芯片内部存在大量的SRAM存储器，SRAM存储器的电源耗散是芯片热量的重要来源，主要包括以下几种方式：

Dynamic Switching Power(动态开关功耗)：是芯片内部节点电压跃迁时对寄生电容充放电所引起的动态开关功耗。

Static DC Power(静态直流功率)是CMOS电路在低电压摆幅输入信号驱动时所消耗的静态直流功率。

发明内容

本发明旨在提供一种FPGA片上SRAM电源，用于降低FPGA芯片上SRAM存储器的动态开关功耗和静态直流功率。

为达到上述目的，本发明是采用以下技术方案实现的：

本发明公开的FPGA片上SRAM电源，包括用于提供1.2V和1.8V的双基准电压的参考电压电路、用于检测SRAM电源电压值和1.2V基准电压并产生数字逻辑输出的电压检测器、用于抑制或补偿SRAM的电源电压并提高SRAM电源电压的驱动能力的电压比较器、用于产生电压泵输出电压的有效VCLK时钟信号的环形振荡器、用于为全芯片的SRAM单元提供3.3V的电源支持的电荷泵；所述参考电压电路连接电压检测器，所述电压检测器连接环形振荡器和SRAM单元，所述电压比较器连接电荷泵，所述环形振荡器连接电荷泵，所述电荷泵为SRAM单元提供工作电源。

优选的，所述考电压电路为带隙基准源，包括：参考电压电路包括八个PMOS管P1、P2、P3、P4、P5、P6、P7、P8，五个NMOS管N1、N2、N3、N4、N5,三个PNP管PNP1、PNP2、PNP3，二个电阻R1、R2，电容C1,三个反相器INV1、INV2、INV3；外部输入信号CTL1与PMOS管P1、P3、NMOS管N1的栅极、反相器INV3的输入端连接，PMOS管P1的漏极连接与PMOS管P2、P4、P6、P7、P8、NMOS管N2的栅极、PMOS管P2、P7的漏极、NMOS管N5的源极连接，PMOS管P3的漏极与PMOS管P4的漏极、NMOS管N1的源极、反相器INV1的输入端，NMOS管N1的漏极连接NMOS管N2的源极，反相器INV1的输出端连接反相器INV2的输入端，反相器INV2的输出端连接PMOS管P5的栅极，反相器INV3的输出端连接NMOS管N3的栅极，PMOS管P5的漏极与NMOS管N3、N4的源极、NMOS管N5的栅极、PMOS管P6的漏极连接，NMOS管N4的漏极连接PNP管PNP1的发射极，NMOS管N5的漏极连接电阻R1的一端，电阻R1的另一端连接PNP管PNP2的发射极，PMOS管P8的漏极输出基准电压Vref并连接电阻R2的一端，电阻R2的另一端连接PNP管PNP3的发射极，PMOS管P1、P2、P3、P4、P5、P6、P7、P8的源极均连接电源VDD，NMOS管N2、N3的漏极、PNP管PNP1、PNP2、PNP3的基极和集电极均连接电源地,电容C1连接在基准电压Vref与电源地之间；所述基准电压Vref为1.2V。

进一步的，所述电压检测器包括，来自参考电压电路的基准电压Vref输入到NMOS管N25的栅极，来自SRAM单元的SRAM电源SRAMVDD连接电阻R21的一端，电阻R21的另一端连接NMOS管N24的栅极和电阻R22的一端，电阻R22的另一端连接NMOS管N21的源极，NMOS管N24的源极与PMOS管P21的漏极和栅极、P22的栅极连接，NMOS管N25的源极与PMOS管P22的漏极、P23的栅极连接，NMOS管N24的漏极与NMOS管N25的漏极、N23的源极连接，PMOS管P23的漏极与NMOS管N26的源极、与非门NAND21的一个输入端连接，输入信号CTL输入到或非门NOR21的一个输入端，输入信号EOC通过反相器INV21反向后输入到或非门NOR21的另一个输入端，或非门NOR21的输出端与反相器INV22的输入端、NMOS管N21的栅极连接，反相器INV22的输出端与反相器INV23、INV24的输入端连接，反相器INV23的输出端与NMOS管N22的栅极和源极、N23、N26的栅极连接，反相器INV24的输出端连接或非门NOR21的另一个输入端，或非门NOR21的输出端通过缓冲器BUF21缓冲后输出信号COMPARE，PMOS管P21、P22、P23的源极均连接电源VDD,NMOS管N21、N22、N23、N26的漏极均连接到电源地。

进一步的，所述电压比较器包括，NMOS管N31的漏极连接与NMOS管N32的栅极和源极、NMOS管N34的栅极连接，NMOS管N32的漏极连接NMOS管N33的源极，NMOS管N34的源极与PMOS管P31的栅极和漏极、P32的栅极连接，PMOS管P32的漏极与PMOS管P33的栅极、NMOS管N35的源极连接，NMOS管N35的漏极与NMOS管N34的漏极、NMOS管N36的源极连接，NMOS管N311的栅极连接SRAM单元的SRAM电源SRAMVDD，NMOS管N311的漏极与NMOS管N37的栅极和源极、N35的栅极连接，NMOS管N37的漏极连接NMOS管N38的源极，使能信号EN与反相器INV31的输入端、NMOS管N33的栅极、N38的栅极连接，反相器INV31的输出端与反相器INV32、INV33的输入端连接，反相器INV32的输出端与NMOS管N36的栅极、NMOS管N39的栅极和源极、NMOS管N310的栅极连接，NMOS管N310的源极与PMOS管P33的漏极、与非门NAND31的一个输入端连接，反相器INV33的输出端连接与非门NAND31的另一个输入端，非门NAND31的输出端输出OUT信号，PMOS管P31、P32、P33的源极、NMOS管N31、N311的源极均连接电源VDD，NMOS管N33、N36、N38、N39、N310的漏极均连接电源地。

进一步的，所述电荷泵包括并联的完全对称的二组电压泵，单组电压泵包括：缓冲器BUF11的输出端与反相器INV11的输入端、电容C12的一个极连接，反相器INV11的输出端连接电容C11的一个极，电容C11的另一个极与电阻R11的一个极、电阻R12的一个极、NMOS管N11的栅极连接，电容C12的另一个极与电阻R12的另一个极、NMOS管N11和N12的漏极连接；二组电压泵的并联节点为缓冲器BUF11的输入端和R11的另一个极，缓冲器BUF11的输入端连接环形振荡器输出的脉冲振荡信号RING，R11的另一个极连接PMOS管P11的漏极，并输出SRAM单元的供电电源SRAMVDD，PMOS管P11的栅极连接使能信号PUMP_EN，NMOS管N11、N12、PMOS管P11的源极均连接电源VDD。

优选的，所述SRAM单元的供电电源SRAMVDD为3.3V。

进一步的，所述电荷泵共有17组。

本发明公开的FPGA片上SRAM电源，用于降低FPGA芯片上SRAM存储器的动态开关功耗和静态直流功率，从而降低FPGA芯片的功耗，提高FPGA芯片工作的稳定性和可靠性。

附图说明

图1为本发明的原理框图；

图2为参考电压电路的原理图；

图3为电压检测器的原理图；

图4为电压比较器的原理图；

图5为电荷泵的原理图；

图6为FPGA片上SRAM及SRAMVDD的示意版图；

图7为FPGA片上SRAM在不同工作状态下各管脚信号的曲线图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图，对本发明进行进一步详细说明。

如图1所示，本发明公开的FPGA片上SRAM电源，包括用于提供1.2V和1.8V的双基准电压的参考电压电路、用于检测SRAM电源电压值和1.2V基准电压并产生数字逻辑输出的电压检测器、用于抑制或补偿SRAM的电源电压并提高SRAM电源电压的驱动能力的电压比较器、用于产生电压泵输出电压的有效VCLK时钟信号的环形振荡器、用于为全芯片的SRAM单元提供3.3V的电源支持的电荷泵；参考电压电路连接电压检测器，电压检测器连接环形振荡器和SRAM单元，电压比较器连接电荷泵，环形振荡器连接电荷泵，电荷泵为SRAM单元提供工作电源。

如图2所示，参考电压电路为带隙基准源，包括：参考电压电路包括八个PMOS管P1、P2、P3、P4、P5、P6、P7、P8，五个NMOS管N1、N2、N3、N4、N5,三个PNP管PNP1、PNP2、PNP3，二个电阻R1、R2，电容C1,三个反相器INV1、INV2、INV3；外部输入信号CTL1与PMOS管P1、P3、NMOS管N1的栅极、反相器INV3的输入端连接，PMOS管P1的漏极连接与PMOS管P2、P4、P6、P7、P8、NMOS管N2的栅极、PMOS管P2、P7的漏极、NMOS管N5的源极连接，PMOS管P3的漏极与PMOS管P4的漏极、NMOS管N1的源极、反相器INV1的输入端，NMOS管N1的漏极连接NMOS管N2的源极，反相器INV1的输出端连接反相器INV2的输入端，反相器INV2的输出端连接PMOS管P5的栅极，反相器INV3的输出端连接NMOS管N3的栅极，PMOS管P5的漏极与NMOS管N3、N4的源极、NMOS管N5的栅极、PMOS管P6的漏极连接，NMOS管N4的漏极连接PNP管PNP1的发射极，NMOS管N5的漏极连接电阻R1的一端，电阻R1的另一端连接PNP管PNP2的发射极，PMOS管P8的漏极输出基准电压Vref并连接电阻R2的一端，电阻R2的另一端连接PNP管PNP3的发射极，PMOS管P1、P2、P3、P4、P5、P6、P7、P8的源极均连接电源VDD，NMOS管N2、N3的漏极、PNP管PNP1、PNP2、PNP3的基极和集电极均连接电源地,电容C1连接在基准电压Vref与电源地之间。

如图3所示，电压检测器包括，来自参考电压电路的基准电压Vref输入到NMOS管N25的栅极，来自SRAM单元的SRAM电源SRAMVDD连接电阻R21的一端，电阻R21的另一端连接NMOS管N24的栅极和电阻R22的一端，电阻R22的另一端连接NMOS管N21的源极，NMOS管N24的源极与PMOS管P21的漏极和栅极、P22的栅极连接，NMOS管N25的源极与PMOS管P22的漏极、P23的栅极连接，NMOS管N24的漏极与NMOS管N25的漏极、N23的源极连接，PMOS管P23的漏极与NMOS管N26的源极、与非门NAND21的一个输入端连接，输入信号CTL输入到或非门NOR21的一个输入端，输入信号EOC通过反相器INV21反向后输入到或非门NOR21的另一个输入端，或非门NOR21的输出端与反相器INV22的输入端、NMOS管N21的栅极连接，反相器INV22的输出端与反相器INV23、INV24的输入端连接，反相器INV23的输出端与NMOS管N22的栅极和源极、N23、N26的栅极连接，反相器INV24的输出端连接或非门NOR21的另一个输入端，或非门NOR21的输出端通过缓冲器BUF21缓冲后输出信号COMPARE，PMOS管P21、P22、P23的源极均连接电源VDD,NMOS管N21、N22、N23、N26的漏极均连接到电源地。电压检测器的基本结构是差分电压比较器，差分电路有两个输入端口，分别接入基准电压和需要比较的SRAMVDD电压，SRAMVDD电压在上电后有一个上升的过程，这个电路的基本功能就是把这个逐渐上升的模拟过程变成一个数字电平变换的过程。

如图4所示，电压比较器包括，NMOS管N31的漏极连接与NMOS管N32的栅极和源极、NMOS管N34的栅极连接，NMOS管N32的漏极连接NMOS管N33的源极，NMOS管N34的源极与PMOS管P31的栅极和漏极、P32的栅极连接，PMOS管P32的漏极与PMOS管P33的栅极、NMOS管N35的源极连接，NMOS管N35的漏极与NMOS管N34的漏极、NMOS管N36的源极连接，NMOS管N311的栅极连接SRAM单元的SRAM电源SRAMVDD，NMOS管N311的漏极与NMOS管N37的栅极和源极、N35的栅极连接，NMOS管N37的漏极连接NMOS管N38的源极，使能信号EN与反相器INV31的输入端、NMOS管N33的栅极、N38的栅极连接，反相器INV31的输出端与反相器INV32、INV33的输入端连接，反相器INV32的输出端与NMOS管N36的栅极、NMOS管N39的栅极和源极、NMOS管N310的栅极连接，NMOS管N310的源极与PMOS管P33的漏极、与非门NAND31的一个输入端连接，反相器INV33的输出端连接与非门NAND31的另一个输入端，与非门NAND31的输出端输出OUT信号，PMOS管P31、P32、P33的源极、NMOS管N31、N311的源极均连接电源VDD，NMOS管N33、N36、N38、N39、N310的漏极均连接电源地。电压比较器的核心是一组电流镜差分对，起到了电压比较的结果。N31的栅极接收SRAMVDD的电压，把SRAMVDD的电压信号变换成向N37的电流信号，同时被N35管镜像到电流镜差分对的一边；N31，N32，N33组成一个简单的电压基准源，输出电压连接到N34的栅极，这样N34上也有电流了，组成了电流镜差分对的另一边，因为N34这边是固定，N35那边是连续变化的，这样P33上的电压直接受到N35上的电流影响，P33上的翻转情况直接决定了电路最后的输出状态。SRAMVDD的电压信号的变化被复制到了P33漏电流上。SRAMVDD的电压信号在什么电压范围内被检测全部由N31，N32，N33组成的电压基准源所决定，在电路的EN端上有三个反向器INV31，INV32，INV33它们起到了很小的延迟作用，对于电路的稳定起到了很重要的作用，电路由外向内逐渐打开，先开启N31，N32，N33组成的电压基准源和N37，N35组成的电流镜，再开启N36的偏置电压和P33，N310组成的输出级，最后的与非门NAND31接收反向器INV33输出的使能信号EN，与非门NAND31的输出端输出OUT信号提供给电荷泵。

如图5所示，电荷泵包括并联的完全对称的二组电压泵，单组电压泵包括：缓冲器BUF11的输出端与反相器INV11的输入端、电容C12的一个极连接，反相器INV11的输出端连接电容C11的一个极，电容C11的另一个极与电阻R11的一个极、电阻R12的一个极、NMOS管N11的栅极连接，电容C12的另一个极与电阻R12的另一个极、NMOS管N11和N12的漏极连接；二组电压泵的并联节点为缓冲器BUF11的输入端和R11的另一个极，缓冲器BUF11的输入端连接环形振荡器输出的脉冲振荡信号RING，R11的另一个极连接PMOS管P11的漏极，并输出SRAM单元的供电电源SRAMVDD，PMOS管P11的栅极连接使能信号PUMP_EN，NMOS管N11、N12、PMOS管P11的源极均连接电源VDD。电荷泵的最后输出上还有一个PMOS上拉使能信号PUMP_EN。当这个信号控制时，输出2.5V的普通电压。电荷泵使用典型的互补电压泵，当RING输入端口接入脉冲波的时候在BUF11和INV11的输出上产生完全相反的脉冲信号，这两个信号同时传给了C11和C12电容，这样C11和C12电容就在不同的时间上充电和放电，再加上电容另一个极板上的电阻R11和R12的限流作用，电子就在输出端上累积起来了，加大了电流，同时也加大电压。NMOS晶体管N11和N12在这里起到了为C11和C12提供电子的作用，它把VDD上的电子传到了C11和C12电容的极板上。在FPGA芯片的布局中，芯片使用了17组电压泵，这样有很多的好处：第一，17组电压泵共同产生的电压比单单使用一个稳定许多；第二，芯片有许多列的SRAM单元，这样相对独立的供给每一列SRAM单元使电源相对稳定。第三，17组电源共同产生的电流大，能量充分，就好像许多电池并联在一起一样，也不会随意的升高输出电源电压。

如图6所示，在FPGA芯片内部的基本架构中，基本上是靠SRAM来布局的，在芯片内部有许多的SRAM，它们决定了芯片的工作状态，它们也需要配置来存储相应的数字信号。在FPGA芯片中SRAM是成列排部的，这样就形成了一个很有效率的体系，也便于SRAM的配置和控制。在FPGA芯片实际的应用中这里SRAM使用独立的变化电源来对其进行清除和正常工作。在清除过程中，SRAM使用比VDD高的电压SRAMVDD来清除以前配置的数据。确保了SRAM单元能被有效的清除。在FPGA芯片正常工作的时候SRAM则使用VDD来实现芯片的低功耗。这就需要电源有两种电压值，所以在芯片中就需要一个电压变换的系统。SRAM在芯片中是梳型布局，这样电源变化也可以平衡的分布了。由于芯片的SRAM架构和巨大数量，所以并联了17组SRAM电压泵，来提供较大的驱动能力。

如图7所示、SRAM在清除之后有了稳定的初值，其实清除也是一种写入的方式，WL的电平由低到高，BL和BLN保持不变，这时SRAM保持一个相对稳定的状态。这样交叉耦合的反向器存储的值也是一个稳定的状态，这样就完成了一种稳定的写入（清除）。BL和BLN的电压值在上电的过程中会产生一组互反的信号来控制SRAM的初值，这样SRAM在清除过程和清除之后保持一种稳定的输出状态。SRAM的初值是由位线电路控制的。在配置写入中WL变化的同时，BL和BLN要同时改变。这是两种状态不同的地方。特别的，在清除的过程中交叉耦合的反向器的电源为2V左右的低电压，这样避免了在反向器中产生较大的动态电流，减小了SRAM在清除过程中的功耗。另外从波形图上可以看出SRAM的高电平输出值不是2.5V芯片的工作电压，而是3.2V左右的高压。这是因为SRAM电压泵的作用，电路中的VDD的电压值就是3.2V的高压，这样有利于存储的稳定性。对于SRAM的存储的稳定性可以在版图设计和工艺上很好的改进。但是应用在大量使用NMOS单管传输的FPGA中，这样的设计就十分必要。因为NMOS晶体管在传输高电平时有阈值损失，这样会严重影响芯片的正常功能，如果能适当提高NMOS晶体管栅电压，这样就弥补了阈值损失。这里SRAM的Q或者QN在输出高电平时都是3.2V的高压，这样的SRAM80％都连接NMOS单管的栅上。也有部分连接到其它数字逻辑门上，这样的电压对于0.22微米工艺是完全可以接受的。图7中：Power_on为上电初始化状态，Clearing为清除状态，Configuration为配置状态。

本发明中SRAM使用独立的变化电源来对其进行清除和正常工作，正常工作时使用芯片全局电源VDD供电，在清除过程中，使用比VDD高的电压SRAMVDD来清除以前配置的数据，确保了SRAM单元能被有效的清除。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (8)

1.一种FPGA片上SRAM电源，其特征在于：包括用于提供1.2V和1.8V的双基准电压的参考电压电路、用于检测SRAM电源电压值和1.2V基准电压并产生数字逻辑输出的电压检测器、用于抑制或补偿SRAM的电源电压并提高SRAM电源电压的驱动能力的电压比较器、用于产生电压泵输出电压的有效VCLK时钟信号的环形振荡器、用于为全芯片的SRAM单元提供3.3V的电源支持的电荷泵；所述参考电压电路连接电压检测器，所述电压检测器连接环形振荡器和SRAM单元，所述电压比较器连接电荷泵，所述环形振荡器连接电荷泵，所述电荷泵为SRAM单元提供工作电源。

2.根据权利要求1所述的FPGA片上SRAM电源，其特征在于：所述考电压电路为带隙基准源，包括：参考电压电路包括八个PMOS管P1、P2、P3、P4、P5、P6、P7、P8，五个NMOS管N1、N2、N3、N4、N5,三个PNP管PNP1、PNP2、PNP3，二个电阻R1、R2，电容C1,三个反相器INV1、INV2、INV3；外部输入信号CTL1与PMOS管P1、P3、NMOS管N1的栅极、反相器INV3的输入端连接，PMOS管P1的漏极连接与PMOS管P2、P4、P6、P7、P8、NMOS管N2的栅极、PMOS管P2、P7的漏极、NMOS管N5的源极连接，PMOS管P3的漏极与PMOS管P4的漏极、NMOS管N1的源极、反相器INV1的输入端，NMOS管N1的漏极连接NMOS管N2的源极，反相器INV1的输出端连接反相器INV2的输入端，反相器INV2的输出端连接PMOS管P5的栅极，反相器INV3的输出端连接NMOS管N3的栅极，PMOS管P5的漏极与NMOS管N3、N4的源极、NMOS管N5的栅极、PMOS管P6的漏极连接，NMOS管N4的漏极连接PNP管PNP1的发射极，NMOS管N5的漏极连接电阻R1的一端，电阻R1的另一端连接PNP管PNP2的发射极，PMOS管P8的漏极输出基准电压Vref并连接电阻R2的一端，电阻R2的另一端连接PNP管PNP3的发射极，PMOS管P1、P2、P3、P4、P5、P6、P7、P8的源极均连接电源VDD，NMOS管N2、N3的漏极、PNP管PNP1、PNP2、PNP3的基极和集电极均连接电源地,电容C1连接在基准电压Vref与电源地之间。

3.根据权利要求1所述的FPGA片上SRAM电源，其特征在于：所述基准电压Vref为1.2V。

4.根据权利要求1所述的FPGA片上SRAM电源，其特征在于：所述电压检测器包括，来自参考电压电路的基准电压Vref输入到NMOS管N25的栅极，来自SRAM单元的SRAM电源SRAMVDD连接电阻R21的一端，电阻R21的另一端连接NMOS管N24的栅极和电阻R22的一端，电阻R22的另一端连接NMOS管N21的源极，NMOS管N24的源极与PMOS管P21的漏极和栅极、P22的栅极连接，NMOS管N25的源极与PMOS管P22的漏极、P23的栅极连接，NMOS管N24的漏极与NMOS管N25的漏极、N23的源极连接，PMOS管P23的漏极与NMOS管N26的源极、与非门NAND21的一个输入端连接，输入信号CTL输入到或非门NOR21的一个输入端，输入信号EOC通过反相器INV21反向后输入到或非门NOR21的另一个输入端，或非门NOR21的输出端与反相器INV22的输入端、NMOS管N21的栅极连接，反相器INV22的输出端与反相器INV23、INV24的输入端连接，反相器INV23的输出端与NMOS管N22的栅极和源极、N23、N26的栅极连接，反相器INV24的输出端连接或非门NOR21的另一个输入端，或非门NOR21的输出端通过缓冲器BUF21缓冲后输出信号COMPARE，PMOS管P21、P22、P23的源极均连接电源VDD,NMOS管N21、N22、N23、N26的漏极均连接到电源地。

5.根据权利要求1所述的FPGA片上SRAM电源，其特征在于：所述电压比较器包括，NMOS管N31的漏极连接与NMOS管N32的栅极和源极、NMOS管N34的栅极连接，NMOS管N32的漏极连接NMOS管N33的源极，NMOS管N34的源极与PMOS管P31的栅极和漏极、P32的栅极连接，PMOS管P32的漏极与PMOS管P33的栅极、NMOS管N35的源极连接，NMOS管N35的漏极与NMOS管N34的漏极、NMOS管N36的源极连接，NMOS管N311的栅极连接SRAM单元的SRAM电源SRAMVDD，NMOS管N311的漏极与NMOS管N37的栅极和源极、N35的栅极连接，NMOS管N37的漏极连接NMOS管N38的源极，使能信号EN与反相器INV31的输入端、NMOS管N33的栅极、N38的栅极连接，反相器INV31的输出端与反相器INV32、INV33的输入端连接，反相器INV32的输出端与NMOS管N36的栅极、NMOS管N39的栅极和源极、NMOS管N310的栅极连接，NMOS管N310的源极与PMOS管P33的漏极、与非门NAND31的一个输入端连接，反相器INV33的输出端连接与非门NAND31的另一个输入端，非门NAND31的输出端输出OUT信号，PMOS管P31、P32、P33的源极、NMOS管N31、N311的源极均连接电源VDD，NMOS管N33、N36、N38、N39、N310的漏极均连接电源地。

6.根据权利要求1所述的FPGA片上SRAM电源，其特征在于：所述电荷泵包括并联的完全对称的二组电压泵，单组电压泵包括：缓冲器BUF11的输出端与反相器INV11的输入端、电容C12的一个极连接，反相器INV11的输出端连接电容C11的一个极，电容C11的另一个极与电阻R11的一个极、电阻R12的一个极、NMOS管N11的栅极连接，电容C12的另一个极与电阻R12的另一个极、NMOS管N11和N12的漏极连接；二组电压泵的并联节点为缓冲器BUF11的输入端和R11的另一个极，缓冲器BUF11的输入端连接环形振荡器输出的脉冲振荡信号RING，R11的另一个极连接PMOS管P11的漏极，并输出SRAM单元的供电电源SRAMVDD，PMOS管P11的栅极连接使能信号PUMP_EN，NMOS管N11、N12、PMOS管P11的源极均连接电源VDD。

7.根据权利要求1所述的FPGA片上SRAM电源，其特征在于：所述SRAM单元的供电电源SRAMVDD为3.3V。

8.根据权利要求1所述的FPGA片上SRAM电源，其特征在于：所述电荷泵共有17组。

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