CN105720958B - Fpga芯片上电控制方法、电路及fpga芯片 - Google Patents

Abstract

本发明公开了一种FPGA芯片上电控制方法、电路及FPGA芯片，设置电压选择器，将该电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与FPGA芯片的各SRAM相连；在FPGA芯片上电过程中，通过电压选择器从SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为各SRAM的清零电平，对各SRAM进行清零操作。本发明通过设置电压选择器，在FPGA芯片上电过程中保证使用较高电平进行清零，而不管该电平是core(内部核心模块)输出的电平还是SRAM输出的电平，可避免在SRAM上电完成之前未对各SRAM完成清零的情况发生，因此清零动作可在很低电源电压的时候就开始进行，因此功耗非常小，使得FPGA芯片上电过程中一直处于低功耗状态。

Description

FPGA芯片上电控制方法、电路及FPGA芯片

技术领域

本发明涉及FPGA芯片(Field－Programmable Gate Array，现场可编程门阵列)领域，具体涉及一种FPGA芯片上电控制方法、电路及FPGA芯片。

背景技术

在FPGA芯片上电过程中，需要在上电完成之前完成对SRAM(Static RandomAccess Memory，静态随机访问存储器)进行清零。目前，通常的上电清零，是直接使用FPGA芯片内部的core(内部核心模块)输出的电平作为清点电平对FPGA芯片内部的各SRAM进行清零操作。但是SRAM往往是单独供电，和内部的电源不同，因此SRAM与core的上电速度可能不同。目前在采用core输出的电平作为清点电平，并没有考虑相互独立的电压上电顺序速度会可能存在差别，如果SRAM上电较快，core(内部核心)电压上电较慢，则无法在SRAM上电完成之前及时对各SRAM的清零，导致内部逻辑混乱、IO状态混乱，从而产生较大的功耗。

另外，目前在FPGA芯片上电完成之后，通常是将各SRAM的地址线同时关闭，由于FPGA芯片中SRAM很多，同时关闭则必然会产生很大的电流。

发明内容

本发明要解决的主要技术问题是，提供一种FPGA芯片上电控制方法、电路及FPGA芯片，解决现有FPGA芯片上电过程中使用core输出的电平作为清点电平可能导致产生较大功耗的问题。

为了解决上述问题，本发明提供了一种FPGA芯片上电控制电路，包括：电压选择器，所述电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与所述FPGA芯片的各SRAM相连；在FPGA芯片上电过程中，所述电压选择器从所述SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为所述各SRAM的清零电平。

在本发明的一种实施例中，所述电压选择器包括输入电路、比较电路和输出电路；

所述输入电路用于分别与所述SRAM电源和FPGA芯片内部核心模块电源连接；

所述比较电路用于比较所述SRAM电源和FPGA芯片内部核心模块电源的输出电压，从中选择出较大的一个电压作为所述各SRAM的清零电平；

所述输出电路用于将所述清零电平输出给所述各SRAM。

在本发明的一种实施例中，所述比较电路包括SRAM电源控制信号产生电路，FPGA芯片内部核心模块电源控制信号产生电路以及开关电路；所述开关电路包含SRAM电源开关子电路和FPGA芯片内部核心模块电源开关子电路；

所述SRAM电源开关子电路的输入端通过所述输入电路与SRAM电源连接，输出端通过所述输出电路与所述各SRAM连接，输入端与输出端之间串联有第一开关器件，所述第一开关器件的控制端与所述SRAM电源控制信号产生电路输出端连接；

所述FPGA芯片内部核心模块电源开关子电路的输入端通过所述输入电路与FPGA芯片内部核心模块电源连接，输出端通过所述输出电路与所述各SRAM连接，输入端与输出端之间串联有第二开关器件，所述第二开关器件的控制端与所述FPGA芯片内部核心模块电源控制信号产生电路输出端连接。

在本发明的一种实施例中，所述输出电路分别与所述各SRAM的地址线和数据线控制电路相连。

在本发明的一种实施例中，所述比较电路还包括复位控制信号产生电路，所述SRAM电源开关子电路还包括与所述第一开关器件并联的第三开关器件，所述第三开关器件的控制端与所述复位控制信号产生电路输出端连接。

为了进一步解决在FPGA芯片上电完成之后将各SRAM的地址线同时关闭会产生很大电流的问题，本发明的一种实施例中还包括延时控制电路，所述延时控制电路分别与所述各SRAM的地址线相连，用于在所述各SRAM清零完成后，按照预设顺序逐步关闭各SRAM的地址线。

在本发明的一种实施例中，所述延时控制电路为位移寄存器控制电路。

在本发明的一种实施例中，所述移寄存器控制电路包括多个依次相连的子寄存器，且一个子寄存器对应一个SRAM，所述各子寄存器的输入端与FPGA芯片的时钟信号发生器相连，输出端分别与各自对应的SRAM地址线相连；各子寄存器根据所述时钟信号发生器产生的时钟信号和预设的地址线关闭控制规则分别对相应的SRAM的地址线进行关闭。

在本发明的一种实施例中，所述子寄存器包括地址控制码解码器，用于接收包含地址线关闭控制规则的地址控制码，并对其进行解析得到所述地址线关闭控制规则。

在本发明的一种实施例中，所述地址线关闭控制规则为按预设的顺序逐个关闭。

为了解决上述问题，本发明还提供了一种FPGA芯片，包括至少一个SRAM和如上所述的FPGA芯片上电控制电路，所述FPGA芯片上电控制电路与所述SRAM相连，用于在上电过程中控制所述SRAM清零。

为了解决上述问题，本发明还提供了一种FPGA芯片上电控制方法，包括：

设置电压选择器，所述电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与所述FPGA芯片的各SRAM相连；

在FPGA芯片上电过程中，所述电压选择器从所述SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为所述各SRAM的清零电平。

在本发明的一种实施例中，还包括设置延时控制电路，所述延时控制电路分别与所述各SRAM的地址线相连；

在所述各SRAM清零完成后，所述延时控制电路按照预设顺序逐步关闭所述各SRAM的地址线。

本发明的有益效果是：

本发明提供的FPGA芯片上电控制方法、电路及FPGA芯片，设置电压选择器，将该电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与FPGA芯片的各SRAM相连；在FPGA芯片上电过程中，通过电压选择器从SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为各SRAM的清零电平，对各SRAM进行清零操作。本发明通过设置电压选择器，在FPGA芯片上电过程中保证使用较高电平进行清零，而不管该电平是core(内部核心模块)输出的电平还是SRAM输出的电平(也即不是固定采用core输出的电平)，可避免在SRAM上电完成之前未对各SRAM完成清零的情况发生，能保证清零动作在很低电源电压的时候就开始进行，因此功耗非常小，使得FPGA芯片上电过程中一直处于低功耗状态。

另外，本发明为了进一步解决现有FPGA芯片上电完成之后，将各SRAM的地址线同时关闭而产生较大的电流的问题，还设置了延时控制电路，该延时控制电路分别与各SRAM的地址线相连，用于在各SRAM清零完成后，也即FPGA芯片上电完成后，按照预设顺序逐步关闭各SRAM的地址线，而不是采用同时关闭各SRAM的地址线，可避免各SRAM的地址线同时关闭而产生较大的电流的问题。

附图说明

图1为本发明实施例提供的FPGA芯片结构示意图；

图2为本发明实施例提供的FPGA芯片上电控制电路结构示意图；

图3为本发明实施例提供的比较电路结构示意图；

图4为本发明实施例提供的另一FPGA芯片上电控制电路结构示意图；

图5为本发明实施例提供的移寄存器控制电路结构示意图；

图6为本发明实施例提供的一种具体结构的FPGA芯片结构示意图；

图7-1为本发明实施例提供的SRAM电源控制信号产生电路结构示意图；

图7-2为本发明实施例提供的FPGA芯片内部核心模块电源控制信号产生电路结构示意图；

图7-3为本发明实施例提供的开关电路结构示意图；

图7-4为本发明实施例提供的复位控制信号产生电路SRAM电源部分结构示意图；

图7-5为本发明实施例提供的复位控制信号产生电路FPGA芯片内部核心模块电源结构示意图；

图8为本发明实施例提供的移寄存器控制电路结构示意图。

具体实施方式

本发明通过设置电压选择器，将电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与FPGA芯片的各SRAM相连；在FPGA芯片上电过程中，通过电压选择器从SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为各SRAM的清零电平，对各SRAM进行清零操作，因此可以保证在SRAM上电完成之前对各SRAM完成清零，使得清零动作可在很低电源电压的时候就开始进行，让FPGA芯片上电过程中一直处于低功耗状态。另外，本发明还进一步设置了延时控制电路，用于在各SRAM清零完成后，按照预设顺序逐步关闭各SRAM的地址线，而不是采用同时关闭各SRAM的地址线，可避免各SRAM的地址线同时关闭而产生较大的电流的问题。下面通过具体实施方式结合附图对本发明作进一步详细说明。

本实施例提供的FPGA芯片请参见图1所示，除了包括至少一个SRAM外，还包括FPGA芯片上电控制电路，该FPGA芯片上电控制电路与各SRAM相连，用于在上电过程中控制SRAM清零，具体控制过程如下：

请参见图2所示，FPGA芯片上电控制电路包括电压选择器，电压选择器的输入端分别与SRAM电源和FPGA芯片内部核心模块电源相连，输出端分别与FPGA芯片的各SRAM相连；在FPGA芯片上电过程中，电压选择器从SRAM电源和FPGA芯片内部核心模块电源中选择输出电压大的一个作为各SRAM的清零电平，而不管该电平是core(内部核心模块)输出的电平还是SRAM输出的电平(也即不是固定采用core输出的电平)，因此各SRAM的清零动作是在各SRAM上电完成前进行的，因此功耗非常小，使得FPGA芯片上电过程中一直处于低功耗状态。应当理解的是，本实施例中对各SRAM进行清零的基础是在各SRAM的清零使能开关打开的情况下完成的。本实施例优选可以通过复位控制信号por对SRAM清零使能进行控制。

本实施例中的电压选择器可以是任意能实现两路或及以上电压输入，并能从输入的多路电压中选择出最大的一路输出即可。其可以采用任意能实现上述功能的各种电路。简而言之，本实施例中的电压选择器包括输入电路、比较电路和输出电路；

输入电路用于分别与SRAM电源和FPGA芯片内部核心模块电源连接；

比较电路用于比较SRAM电源和FPGA芯片内部核心模块电源的输出电压，从中选择出较大的一个电压作为各SRAM的清零电平；

输出电路用于将清零电平输出给各SRAM对各SRAM进行清零操作，具体的，输出电路分别与各SRAM的地址线和数据线控制电路相连。

请参见图3所示，为本实施例中的比较电路包括SRAM电源控制信号产生电路。图3中vddsram为SRAM电源，vddcore为FPGA芯片内部核心模块电源。FPGA芯片内部核心模块电源控制信号产生电路以及开关电路；SRAM电源控制信号产生电路和FPGA芯片内部核心模块电源控制信号产生电路分别根据当前SRAM电源和FPGA芯片内部核心模块电源的情况产生对应的控制信号以对应控制相应开关器件的开关。具体的，本实施例中的开关电路包含SRAM电源开关子电路和FPGA芯片内部核心模块电源开关子电路；

SRAM电源开关子电路的输入端通过输入电路与SRAM电源连接，输出端通过输出电路与各SRAM连接，输入端与输出端之间串联有第一开关器件，第一开关器件的控制端与SRAM电源控制信号产生电路输出端连接；SRAM电源控制信号产生电路根据当前SRAM电源情况产生对应的控制信号以控制第一开关器件的接通和关断；例如当SRAM电源高时，SRAM电源控制信号产生电路产生的控制信号为1，第一开关器件接通，此时比较电路输出的则是SRAM电源电压。当SRAM电源低时，SRAM电源控制信号产生电路产生的控制信号为0，第一开关器件关断。

FPGA芯片内部核心模块电源开关子电路的输入端通过输入电路与FPGA芯片内部核心模块电源连接，输出端通过输出电路与各SRAM连接，输入端与输出端之间串联有第二开关器件，第二开关器件的控制端与FPGA芯片内部核心模块电源控制信号产生电路输出端连接；FPGA芯片内部核心模块电源控制信号产生电路根据当前FPGA芯片内部核心模块电源情况产生对应的控制信号以控制第二开关器件的接通和关断，当第二开关器件接通时，比较电路输出的则是FPGA芯片内部核心模块电源电压。例如当FPGA芯片内部核心模块电源高时，FPGA芯片内部核心模块电源控制信号产生电路产生的控制信号为1，第二开关器件接通；当FPGA芯片内部核心模块电源低时，FPGA芯片内部核心模块电源控制信号产生电路产生的控制信号为0，第二开关器件关断。

另外，在实施例中，比较电路还包括复位控制信号(por)产生电路，SRAM电源开关子电路还包括与第一开关器件并联的第三开关器件，第三开关器件的控制端与复位控制信号产生电路输出端连接；在FPGA上电过程中，复位控制信号产生电路产生的复位控制信号por为0，此时第三开关器件为开的状态；在FPGA上电完成后，复位控制信号产生电路产生的复位控制信号por为1，此时第三开关器件为关的状态，比较电路输出的则是SRAM电源电压。

另外，为了进一步解决现有FPGA芯片上电完成之后，将各SRAM的地址线同时关闭而产生较大的电流的问题。请参见图4所示，本实施例中的FPGA芯片上电控制电路还包括延时控制电路，延时控制电路分别与各SRAM的地址线相连，用于在各SRAM清零完成后，按照预设顺序逐步关闭各SRAM的地址线，而不是采用同时关闭各SRAM的地址线，可避免各SRAM的地址线同时关闭而产生较大的电流的问题。

具体的，本实施例中的延时控制电路可通过位移寄存器控制电路实现，但应当理解的是，延时控制电路还可以采用其他任意能实现对多个对象进行延时控制的其他器件或电路实现。下面仅以位移寄存器控制电路例进行示例性说明。

请参见图5所示，本示例中的移寄存器控制电路包括多个依次相连的子寄存器，且一个子寄存器对应一个SRAM，各子寄存器的输入端都与FPGA芯片的时钟信号发生器相连，输出端分别与各自对应的SRAM地址线相连；各子寄存器根据时钟信号发生器产生的时钟信号和预设的地址线关闭控制规则分别对相应的SRAM的地址线进行关闭。

具体的，本实施例中的子寄存器包括地址控制码解码器，用于接收包含地址线关闭控制规则的地址控制码，并对其进行解析得到地址线关闭控制规则。本实施例中的地址线关闭控制规则可以为按预设的顺序逐个关闭，例如假设有A、B、C三个SRAM，可以设置为先关闭A SRAM，再关闭B SRAM，最后关闭C SRAM。也可以设置为一个关闭多个但不全部关闭即可，例如假设有A、B、C、D四个SRAM，可以设置为先关闭A、B SRAM，再关闭C、D SRAM。

为了更好的理解本发明，下面结合一个具体的电路示意图对本发明做进一步说明。

图6为本示例中的FPGA芯片总体的电路框架图，其中电压选择器power_cmp的比较电路图的一种具体实现方式见图7-1至图7-5所示。图6中模块addr_delay_cntl为地址线控制信号的延时控制电路的一种实现方式，其具体结构见图8所示。图6中vddsram、vddcore经过一个电压选择器power_comp，选择出较高电压作为sram和后续逻辑电路的电源，其中模块1为逻辑与门，使用电源为vddsram_o，por为复位控制信号，上电完成前por为低电平0，此时输入data为0从而对各sram进行清零操作，并且sram从电压很低的时候就已经清零，因此避免了上电前内部逻辑混乱，IO状态混乱造成的大电流。上电完成之后，由于addr_delay_cntl的输出信号add_1st、add_2nd….add_last的控制，使得sram按顺序的关闭，避免同时关闭造成的大电流。

图7-1至图7-5为电压选择器电路中比较电路的一种实现方式，其功能是在上电完成之前，选择vddsram(sram的电源电压)和vddcore(FPGA芯片内部核心的电源电压)两者中的较高电压作为输出vddsram_o。其中，图7-1为SRAM电源控制信号产生电路结构示意图，图7-2为FPGA芯片内部核心模块电源控制信号产生电路结构示意图；图7-3为开关电路结构示意图；图7-4为复位控制信号产生电路SRAM电源部分结构示意图；图7-5为复位控制信号产生电路FPGA芯片内部核心模块电源结构示意图；图7-1至图7-5所示的比较电路中，s1、s2、s3、s4、porn_sram、porn_core均为控制信号，为输入端口，分别控制晶体管M1、M2、M3、M4、M5、M6的开启和关断。其中，控制信号s1和s2是由图7-1产生并输出给图7-3；控制信号s3和s4是由图7-2产生并输出给图7-3；控制信号porn_sram是由图7-4产生并输出给图7-3；控制信号porn_core是由图7-5产生并输出给图7-3。具体工作过程如下：

1.在por上电之前，也即por信号为0电平，则根据图7-4和图7-5的电路结构可知，porn_sram和porn_core为高电平，因此图7-3中的晶体管M5和M6由于栅极为高电平而关断。

2.在por上电之前，假设vdd_sram比vdd_core上电快，也即vdd_sram比vdd_core的电平高，则根据图7-1的电路结构可知，s1为0电平，s2为高电平(即vddsram)；根据图7-2的电路结构可知，s3为0电平，s4为高电平(即vddcore)。由于s1为0电平，因此图7-3中晶体管M1被打开；由于s3为0电平，因此图7-3中晶体管M3被打开；由于s2为高电平(vdd_sram)，因此图7-3中晶体管M2被关断；由于s4为高电平(vdd_core)，因此图7-3中晶体管M4被关断。因此由于图7-3中M1和M3被打开，所以电源vddsram被输出到vddsram_o。

3.同理，在por上电之前，假设vddcore比vddsram上电快，可得到vddcore被输出到vddsram_o。

4.上电完成之后，也即por信号变为高电平，则由图7-4可知porn_sram为0电平，由图7-5可知porn_core为0电平。因此图7-3中的M5和M6被打开，此时vddsram通过M5和M6导通至vddsram_o，也即vddsram_o被强制导通为vddsram。

综上，在上电之前，por信号为低电平，根据图7-4和图7-5可知porn_sram和porn_core分别为vddsram和vddcore电压域的高电平，晶体管M5和M6关闭。当vddsram高于vddcore时，图7-1中s1为低电平，s2为vddsram电压域的高电平，图7-2中s3为低电平，s4为vddcore电压域的高电平，因此图7-3(3)的MOS管M1和M3开启，M2和M4关闭，vddsram输出到vddsram_o。同理，vddcore较高时由vddcore输出到vddsram_o。

当上电完成，por为高电平，porn_sram和porn_core均跳变为低电平，M5、M6开启，vddsram_o被强制使用vddsram。

图8为addr_delay_cntl的级联示意图。addr_code为地址控制码，包含地址线关闭控制规则；addr_decoder为地址控制码的解码器。DFF为D触发器。信号GND即为地。addr_delay_cntl的级联结构如图8所示，上电完成前，由于por为逻辑0，因此D触发器的输入信号SET为逻辑1，其输出Q被强制设为逻辑1，因此相应的add_1st、add_2nd….add_last均为1，而add_1st、add_2nd….add_last分别为各级sram的地址控制线，当为逻辑1时，sram开启，可以对其进行写或者清零操作。

上电完成后，por为高电平，所以各个addr_delay_cntl模块中的D触发器的SET信号为逻辑0，各个D触发器开始正常工作，由stage_1、stage_2……stage_last组成的电路为移位寄存器，控制移位的时钟信号CLK由FPGA芯片内的振荡器产生。因此当上电完成后，由于移位寄存器的作用从而使得add_1st、add_2nd….add_last之间存在一定延时，sram将按顺序地一个个关闭，这样可以避免同时关闭所有sram的地址线而产生过大的电流。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (11)

1.一种FPGA芯片上电控制电路，其特征在于，包括：电压选择器，所述电压选择器包括输入电路、比较电路和输出电路，所述输入电路用于分别与SRAM电源和FPGA芯片内部核心模块电源连接；在FPGA芯片上电过程中，所述比较电路用于比较所述SRAM电源和FPGA芯片内部核心模块电源的输出电压，从中选择出较大的一个电压作为各SRAM的清零电平；所述输出电路用于将所述清零电平输出给所述各SRAM；

所述比较电路包括SRAM电源控制信号产生电路，FPGA芯片内部核心模块电源控制信号产生电路以及开关电路；所述开关电路包含SRAM电源开关子电路和FPGA芯片内部核心模块电源开关子电路；

所述SRAM电源开关子电路的输入端通过所述输入电路与SRAM电源连接，输出端通过所述输出电路与所述各SRAM连接，输入端与输出端之间串联有第一开关器件，所述第一开关器件的控制端与所述SRAM电源控制信号产生电路输出端连接；

所述FPGA芯片内部核心模块电源开关子电路的输入端通过所述输入电路与FPGA芯片内部核心模块电源连接，输出端通过所述输出电路与所述各SRAM连接，输入端与输出端之间串联有第二开关器件，所述第二开关器件的控制端与所述FPGA芯片内部核心模块电源控制信号产生电路输出端连接。

2.如权利要求1所述的FPGA芯片上电控制电路，其特征在于，所述输出电路分别与所述各SRAM的地址线和数据线控制电路相连。

3.如权利要求1所述的FPGA芯片上电控制电路，其特征在于，所述比较电路还包括复位控制信号产生电路，所述SRAM电源开关子电路还包括与所述第一开关器件并联的第三开关器件，所述第三开关器件的控制端与所述复位控制信号产生电路输出端连接。

4.如权利要求1-3任一项所述的FPGA芯片上电控制电路，其特征在于，还包括延时控制电路，所述延时控制电路分别与所述各SRAM的地址线相连，用于在所述各SRAM清零完成后，按照预设顺序逐步关闭各SRAM的地址线。

5.如权利要求4所述的FPGA芯片上电控制电路，其特征在于，所述延时控制电路为位移寄存器控制电路。

6.如权利要求5所述的FPGA芯片上电控制电路，其特征在于，所述位移寄存器控制电路包括多个依次相连的子寄存器，且一个子寄存器对应一个SRAM，各所述子寄存器的输入端与FPGA芯片的时钟信号发生器相连，输出端分别与各自对应的SRAM地址线相连；各子寄存器根据所述时钟信号发生器产生的时钟信号和预设的地址线关闭控制规则分别对相应的SRAM的地址线进行关闭。

7.如权利要求6所述的FPGA芯片上电控制电路，其特征在于，所述子寄存器包括地址控制码解码器，用于接收包含地址线关闭控制规则的地址控制码，并对其进行解析得到所述地址线关闭控制规则。

8.如权利要求7所述的FPGA芯片上电控制电路，其特征在于，所述地址线关闭控制规则为按预设的顺序逐个关闭。

9.一种FPGA芯片，其特征在于，包括至少一个SRAM和如权利要求1-8任一项所述的FPGA芯片上电控制电路，所述FPGA芯片上电控制电路与所述SRAM相连，用于在上电过程中控制所述SRAM清零。

10.一种FPGA芯片上电控制方法，其特征在于，包括：

设置电压选择器，所述电压选择器包括输入电路、比较电路和输出电路，所述输入电路用于分别与SRAM电源和FPGA芯片内部核心模块电源连接；在FPGA芯片上电过程中，所述比较电路用于比较所述SRAM电源和FPGA芯片内部核心模块电源的输出电压，从中选择出较大的一个电压作为各SRAM的清零电平；所述输出电路用于将所述清零电平输出给所述各SRAM；

所述比较电路包括SRAM电源控制信号产生电路，FPGA芯片内部核心模块电源控制信号产生电路以及开关电路；所述开关电路包含SRAM电源开关子电路和FPGA芯片内部核心模块电源开关子电路；

所述SRAM电源开关子电路的输入端通过所述输入电路与SRAM电源连接，输出端通过所述输出电路与所述各SRAM连接，输入端与输出端之间串联有第一开关器件，所述第一开关器件的控制端与所述SRAM电源控制信号产生电路输出端连接；

所述FPGA芯片内部核心模块电源开关子电路的输入端通过所述输入电路与FPGA芯片内部核心模块电源连接，输出端通过所述输出电路与所述各SRAM连接，输入端与输出端之间串联有第二开关器件，所述第二开关器件的控制端与所述FPGA芯片内部核心模块电源控制信号产生电路输出端连接。

11.如权利要求10所述的FPGA芯片上电控制方法，其特征在于，还包括设置延时控制电路，所述延时控制电路分别与所述各SRAM的地址线相连；

在所述各SRAM清零完成后，所述延时控制电路按照预设顺序逐步关闭所述各SRAM的地址线。