CN104966532B - 一次性可编程存储单元及电路 - Google Patents

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Abstract

本发明公开了一种一次性可编程(OTP)存储单元以及OTP存储电路，该OTP存储单元包括存储模块、写模块、读模块以及负载模块。当写模块有效时，数据被写入存储模块；当读模块有效时，存储在存储模块中的数据被读出；负载模块使该OTP存储单元在写操作之前事先进行负载数据预写验证。该OTP存储单元还包括第一锁存模块和第二锁存模块用于锁存数据。本发明公开的OTP存储单元和电路具有自锁存的功能不需要额外的外部锁存模块，同时该OTP存储单元和电路稳定、面积较小且功耗低。

Description

一次性可编程存储单元及电路
技术领域
本发明涉及电子电路，更具体地说，本发明涉及电子电路中一次性可编程(One-Time Programmable,OTP)存储单元及电路。
背景技术
OTP存储电路是一种非易失性存储电路，由于其工艺简单、成本低的特点广泛地应用于集成电路设计中。现有的OTP存储电路包括浮栅型雪崩注入金属氧化物半导体(Floating gate Avalanche-injection Metal-Oxide Semiconductor，FAMOS)型OTP存储电路、熔丝型(efuse)OTP存储电路以及反熔丝型(antifuse)OTP存储电路等。传统的FAMOS型OTP存储电路通常包括一个电流型的灵敏放大器，用于将OTP存储电路中的电流信号和一个参考电流信号比较，并根据比较结果读出存储在该OTP存储单元内的信息。在这样的示例中，需要额外增加一个参考电路用于生成参考电流信号。然而引入的参考电路与OTP存储电路之间可能存在不匹配的问题，导致整个OTP存储电路不稳定。
熔丝型OTP存储电路通常采用过电流流过熔丝导致其熔断，从而使熔丝的电阻值从几十欧姆变化到几千欧姆或更高值，进而实现编程的目的。与之相反地，在反熔丝型OTP存储电路中，反熔丝在编程前具有非常高的电阻值，在熔断后，其值从几千欧姆降至几十欧姆或更低从而实现编程的目的。将熔丝和反熔丝作为OTP存储材料均是基于其电介质击穿特性。在编程过程中，熔丝和反熔丝的阻值均要被改变，同时不同类型的熔丝和反熔丝材料具有各不相同的阻值，因此将熔丝和反熔丝作为存储器的存储材料不可避免的会带来稳定性问题。同时，熔丝型OTP存储器电路需要一个高压选通管，因此OTP存储电路的每一个存储单元面积相对较大。此外，在此类运用中，编程所需的高电压也为外围电路的设计和优化提出了挑战。
因此，需要提出一种稳定、面积较小同时功耗低的FAMOS型一次性可编程存储器件。
发明内容
为解决上述问题，本发明提供了一种一次性可编程存储单元，包括：存储模块，用于存储数据，具有第一端和第二端；写模块，用于在存储模块中写入数据，具有第一输入端、第二输入端、第一输出端和第二输出端，其中，写模块的第一输入端用于接收第一写控制信号，写模块的第二输入端用于接收第二写控制信号，写模块的第一输出端用于提供第一写信号至存储模块的第一端，写模块的第二输出端用于提供第二写信号至存储模块的第二端，其中，第一写控制信号和第二写控制信号为逻辑互补信号，第一写信号和第二写信号为逻辑互补信号，第一写信号和第二写信号代表需要存储在存储模块中的数据；读模块，用于读出存储模块中的数据，具有第一输入端、第二输入端、第三输入端、第一输出端和第二输出端，其中，读模块的第一输入端和第二输入端分别耦接至存储模块的第一端和第二端，读模块的第三输入端用于接收一个读控制信号，其中该读控制信号是模拟信号，读模块的第一输出端和第二输出端分别提供第一读信号和第二读信号，其中，第一读信号和第二读信号代表存储模块中存储的数据，第一读信号和第二读信号为逻辑互补信号；负载模块，具有第一输入端、第二输入端、第一输出端和第二输出端，其中，负载模块的第一输入端和第二输入端分别接收第一负载控制信号和第二负载控制信号，负载模块的第一输出端和第二输出端分别提供第一负载信号和第二负载信号，其中，第一负载控制信号和第二负载控制信号为逻辑互补信号，第一负载信号和第二负载信号为逻辑互补信号；锁存模块，具有第一输入端、第二输入端、第一输出端和第二输出端，其中，锁存模块的第一输入端用于接收读模块的第一读信号和/或负载模块的第一负载信号，锁存模块的第二输入端用于接收读模块的第二读信号和/或负载模块的第二负载信号，锁存模块的第一输出端耦接至一次性可编程存储单元的第一输出端，用于提供一次性可编程存储单元的第一输出信号，锁存模块的第二输出端耦接至一次性可编程存储单元的第二输出端，用于提供一次性可编程存储单元的第二输出信号，其中第一输出信号和第二输出信号为逻辑互补信号；以及第一多路复用器，包括第一输入端、第二输入端、第三输入端、第一输出端和第二输出端，其中第一多路复用器的第一输入端用于接收一次性可编程存储单元的第一输出信号；第一多路复用器的第二输入端用于接收一次性可编程存储单元的第二输出信号；第一多路复用器的第三输入端用于接收一个控制信号，其中该控制信号是一个模拟信号；第一多路复用器的第一输出端用于提供一个第一输出信号作为第一写控制信号；第一多路复用器的第二输出端用于提供一个第二输出信号作为第二写控制信号。
本发明还提供了一种一次性可编程存储单元，其包括：存储模块，用于存储数据，该存储模块具有一个差分结构，该差分结构包括第一浮栅型金属氧化物半导体(FAMOS)管和第二FAMOS管，其中，第一FAMOS管和第二FAMOS管分别具有源级、漏极和浮置栅极，第一FAMOS管的源极和第二FAMOS管的源极连接在一起接收一个供电电压，第一FAMOS管的漏极作为存储模块的第一端，第二FAMOS管的漏极作为存储模块的第二端；写模块，用于在存储模块中写入数据，该写模块具有一个差分结构，该差分机构包括第一N型金属氧化物半导体场效应(NMOS)管和第二NMOS管，第一NMOS管和第二NMOS管分别具有源极、漏极和栅极，第一NMOS管的源极和第二NMOS管的源极连接在一起至逻辑地，第一NMOS管的漏极作为写模块的第一输出端耦接至第一FAMOS管的漏极，第二NMOS管的漏极作为写模块的第二输出端耦接至第二FAMOS管的漏极，第一NMOS管的栅极作为写模块的第一输入端用于接收第一写控制信号，第二NMOS管的栅极作为写模块的第二输入端用于接收第二写控制信号；以及读模块，用于读出存储模块中的数据，该读模块具有一个差分结构，该差分机构包括第一P型金属氧化物半导体场效应(PMOS)晶体管和第二PMOS管，第一PMOS管和第二PMOS管分别具有源极、漏极和栅极，第一PMOS管的源极作为读模块的第一输入端耦接至第一FAMOS管的漏极，第二PMOS管的源极第二PMOS管的源极作为读模块的第二输入端耦接至第二FAMOS管的漏极，第一PMOS管的栅极和第二PMOS管的栅极耦接在一起接收读控制信号，其中读控制信号是一个模拟信号，第一PMOS管的漏极作为读模块的第一输出端用于提供第一读信号，第二PMOS管的漏极作为读模块的第二输出端用于提供第二读信号。
附图说明
附图作为说明书的一部分，对本发明实施例进行说明，并与实施例一起对本发明的原理进行解释。为了更好的理解本发明，将根据以下附图对本发明进行详细描述。
图1所示为根据本发明一个实施例的OTP存储单元的框图。
图2所示为根据本发明一个实施例的OTP存储单元的原理图。
图3所示为根据本发明另一个实施例的OTP存储单元的原理图。
图4所示为根据本发明又一个实施例的OTP存储单元的原理图。
图5所示为根据本发明一个实施例的OTP存储电路的原理图。
图6所示为根据本发明另一个实施例的OTP存储电路的原理图。
具体实施方式
下面将根据多个实施例具体描述本申请的发明内容。虽然申请人详细列举了本发明的多个实施例，然而这并非用于限定本发明的范围。相反地，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化。因此，本申请所限定的范围应当以本申请的权利要求书所界定的范围为准，包括所有本申请相关的可替换实施例、修改实施例以及等同实施例等。此外，在本申请接下来具体的描述中，为了能更清晰明确的理解本发明的内容，申请人描述了大量细节。但是，对于本领域一般技术人员来讲，没有这些大量细节的描述，本申请公开的实施例依然能够施行。在另外的一些实施例中，为了不模糊本申请实施例的重要内容，一些总所周知的电路、材料以及方法均没有描述。
图1所示为根据本发明一个实施例的1位OTP存储单元100的框图。在一个实施例中，OTP存储单元100包括1位差分FAMOS型OTP存储单元。
在图1中所示实施例中，OTP存储单元100包括存储模块101、写模块102和读模块103。
存储模块101具有第一端和第二端，用于存储数据。存储模块101耦接至写模块102和读模块103，分别接收写模块102的输出信号用于写操作，以及提供读模块103的输入信号用于读操作。在一个实施例中，存储模块101的第一端耦接至写模块102的第一输出端和读模块103的第一输入端；存储模块101的第二端耦接至写模块102的第二输出端和读模块103的第二输出端。
写模块102用于在存储模块101中写入数据，具有第一输入端、第二输入端、第一输出端和第二输出端。在一个实施例中，写入的数据包括两个逻辑互补的信号。写模块102的第一输入端用于接收第一写控制信号PROG_H；写模块102的第二输入端用于接收第二写控制信号PROG_L。在一个实施例中，第一写控制信号PROG_H和第二写控制信号PROG_L为逻辑互补信号，例如当第一写控制信号PROG_H为逻辑高时，第二写控制信号PROG_L为逻辑低，反之亦然。写模块102的第一输出端和第二输出端分别耦接至存储模块101的第一端和第二端，用于分别提供第一写信号W_H和第二写信号W_L。在一个实施例中，第一写信号W_H和第二写信号W_L为逻辑互补信号，例如当第一写信号W_H为逻辑高时，第二写信号W_L为逻辑低，反之亦然。
读模块103用于将存储模块101中的数据读出，具有第一输入端、第二输入端、第三输入端、第一输出端和第二输出端。读模块103的第一输入端和第二输入端分别耦接至存储模块101的第一端和第二端，用于分别接收存储模块101的输出信号。读模块103的第三输入端用于接收一个读控制信号READ，其中该读控制信号READ是一个模拟信号。读模块103用于读出存储模块101中存储的数据，并在其第一输出端和第二输出端分别提供第一读信号R_H和第二读信号R_L。在一个实施例中，第一读信号R_H和第二读信号R_L为逻辑互补信号，例如当第一读信号R_H为逻辑高时，第二读信号R_L为逻辑低，反之亦然。
存储模块101初始未被写入数据。在写操作过程中，读控制信号READ无效，读模块103不工作。一旦第一写控制信号PROG_H和第二写控制信号PROG_L有效，写模块102将数据写入存储模块101。在读操作过程中，第一写控制信号PROG_H和第二写控制信号PROG_L无效，写模块102不工作。一旦读控制信号READ有效，读模块203读出被写进存储模块101的数据。
在一个实施例中，OTP存储单元100进一步包括一个负载模块104和一个锁存模块105。
负载模块104具有第一输入端、第二输入端、第一输出端和第二输出端。负载模块104的第一输入端和第二输入端分别接收第一负载控制信号LOAD_H和第二负载控制信号LOAD_L。在一个实施例中，第一负载控制信号LOAD_H和第二负载控制信号LOAD_L为逻辑互补信号，例如当第一负载控制信号LOAD_H为逻辑高时，第二负载控制信号LOAD_L为逻辑低，反之亦然。负载模块104的第一输出端和第二输出端分别提供第一负载信号L_H和第二负载信号L_L。在一个实施例中，第一负载信号L_H和第二负载信号L_L为逻辑互补信号，例如当第一负载信号L_H为逻辑高时，第二负载信号L_L为逻辑低，反之亦然。
锁存模块105具有第一输入端、第二输入端、第一输出端和第二输出端。锁存模块105的第一输入端用于接收读模块103的第一读信号R_H和/或负载模块104的第一负载信号L_H；锁存模块105的第二输入端用于接收读模块103的第二读信号R_L和/或负载模块104的第二负载信号L_L。锁存模块105的第一输出端耦接至存储单元100的第一输出端，用于提供存储单元100的第一输出信号OUT_H；锁存模块105的第二输出端耦接至存储单元100的第二输出端，用于提供存储单元100的第二输出信号OUT_L。在一个实施例中，第一输出信号OUT_H和第二输出信号OUT_L为逻辑互补信号，例如当第一输出信号OUT_H为逻辑高时，第二输出信号OUT_L为逻辑低，反之亦然。
在一个实施例中，写操作之前将执行一个负载操作，该负载操作等同一个预写验证的功能。在负载操作过程中，读控制信号READ无效，因此读模块103不工作。同时，负载模块104的第一负载控制信号LOAD_H和第二负载控制信号LOAD_L有效，因此负载模块104工作并向锁存模块105提供第一负载信号L_H和第二负载信号L_L。锁存模块105根据第一负载信号L_H和第二负载信号L_L输出OTP存储单元100的第一输出信号OUT_H和第二输出信号OUT_L。如果第一输出信号OUT_H和第二输出信号OUT_L正确，即，第一输出信号OUT_H和第二输出信号OUT_L与期望存储进存储模块101的数据一致，则继续执行写操作。
在一个实施例中，OTP存储单元100进一步包括一个多路复用器106。多路复用器106包括第一输入端、第二输入端、第三输入端、第一输出端和第二输出端。多路复用器106的第一输入端用于接收OTP存储单元100的第一输出信号OUT_H；多路复用器106的第二输入端用于接收OTP存储单元100的第二输出信号OUT_L；多路复用器106的第三输入端用于接收一个编程控制信号PROG，其中该编程控制信号PROG是一个模拟信号。
多路复用器106用于同负载模块104和锁存模块105一起实现一个OTP存储电路的自编程功能。在自编程过程中，读控制信号READ无效，因此读模块103不工作。同时，第一负载控制信号LOAD_H和第二负载控制信号LOAD_L有效，因此负载模块104工作，并提供第一负载信号L_H和第二负载信号L_L至锁存模块105。锁存模块105用于锁存第一负载信号L_H和第二负载信号L_L并输出OTP存储单元100的第一输出信号OUT_H和第二输出信号OUT_L。多路复用器106的第一输入端和第二输入端分别用于接收OTP存储单元100的第一输出信号OUT_H和第二输出信号OUT_L。如果第一输出信号OUT_H和第二输出信号OUT_L正确，即第一输出信号OUT_H和第二输出信号OUT_L的值和期望存储进存储模块101的数据一致，编程控制信号PROG有效，多路复用器106工作，并在第一输出端和第二输出端分别输出第一写控制信号PROG_H和第二写控制信号PROG_L至写模块102，写模块102工作并在存储模块101中写入数据。
此外，在一个实施例中，多个OTP存储单元互相连接形成OTP存储电路。前一个OTP存储单元的第一输出信号OUT_H和第二输出信号OUT_L将成为后一个OTP存储单元的第一负载控制信号LOAD_H和第二负载控制信号LOAD_L，进而实现自编程。
图2所示为根据本发明实施例的一个OTP存储单元200的电路原理图。
在一个实施例中，存储模块201具有一个差分结构，该差分结构包括第一FAMOS管PF1和第二FAMOS管PF2。第一FAMOS管PF1和第二FAMOS管PF2分别具有源级、漏极和浮置栅极。第一FAMOS管PF1的源极和第二FAMOS管PF2的源极连接在一起接收一个供电电压VCC；第一FAMOS管PF1的漏极作为存储模块201的第一端；第二FAMOS管PF2的漏极作为存储模块201的第二端。
在一个实施例中，写模块202具有一个差分结构，该差分机构包括第一N型金属氧化物半导体场效应晶体管(N-type Metal Oxide Semiconductor Field EffectTransistor，NMOS)N1和第二NMOS管N2。第一NMOS管N1和第二NMOS管N2分别具有源极、漏极和栅极。第一NMOS管N1的源极和第二NMOS管N2的源极连接在一起至逻辑地GND；第一NMOS管N1的漏极作为写模块202的第一输出端耦接至第一FAMOS管PF1的漏极；第二NMOS管N2的漏极作为写模块202的第二输出端耦接至第二FAMOS管PF2的漏极；第一NMOS管N1的栅极作为写模块202的第一输入端用于接收第一写控制信号PROG_H；第二NMOS管N2的栅极作为写模块202的第二输入端用于接收第二写控制信号PROG_L。
在一个实施例中，读模块203具有一个差分结构，该差分机构包括第一P型金属氧化物半导体场效应晶体管(P-type Metal Oxide Semiconductor Field EffectTransistor，PMOS)P1和第二PMOS管P2。第一PMOS管P1和第二PMOS管P2分别具有源极、漏极和栅极。第一PMOS管P1的源极作为读模块203的第一输入端耦接至第一FAMOS管PF1的漏极；第二PMOS管P2的源极第二PMOS管P2的源极作为读模块203的第二输入端耦接至第二FAMOS管PF2的漏极；第一PMOS管P1的栅极和第二PMOS管的栅极耦接在一起接收读控制信号READ，其中读控制信号READ是一个模拟信号；第一PMOS管P1的漏极作为读模块203的第一输出端用于提供第一读信号R_H；第二PMOS管P2的漏极作为读模块203的第二输出端用于提供第二读信号R_L。
第一FAMOS管PF1和第二FAMOS管PF2在初始时未被写入数据。在写操作过程中，读控制信号READ无效，因此第一FAMOS管PF1和第二FAMOS管PF2均关断，读模块203不工作，此时第一写控制信号PROG_H和第二写控制信号PROG_L有效，写模块202开始工作并在第一FAMOS管PF1和第二FAMOS管PF2写入数据。在一个实施例中，当读控制信号READ的值等于供电电压VCC时，读控制信号READ无效。在一个实施例中，第一写控制信号PROG_H和第二写控制信号PROG_L有效包括第一写控制信号PROG_H逻辑高且第二写控制信号PROG_L逻辑低。相应地，此时第一NMOS管N1导通，第一FAMOS管PF1被写入逻辑高状态；第二NMOS管N2关断，第二FAMOS管PF2被写入逻辑低状态。在另一个实施例中，第一写控制信号PROG_H和第二写控制信号PROG_L有效包括第一写控制信号PROG_H逻辑低且第二写控制信号PROG_L逻辑高。相应地，此时第一NMOS管N1关断，第一FAMOS管PF1被写入逻辑低状态；第二NMOS管N2导通，第二FAMOS管PF2被写入逻辑高状态。
在读操作过程中，第一写控制信号PROG_H和第二写控制信号PROG_L无效，即第一NMOS管N1和第二NMOS管N2均关断，因此写模块202不工作。与此同时，读控制信号READ有效，因此读模块203开始工作并读出在第一FAMOS管PF1和第二FAMOS管PF2内写入的数据。在一个实施例中，一旦读控制信号READ有效，第一PMOS管P1和第二PMOS管P2均导通。
在一个实施例中，当读控制信号READ的值从VCC变化至低于VCC的一个模拟数值时，读控制信号READ有效。众所周知，当第一PMOS管P1和第二PMOS管P2的栅源极电压大于其导通阈值信号VTH时，第一PMOS管P1和第二PMOS管P2导通，此时写入第一FAMOS管PF1和第二FAMOS管PF2内的数据被读出。在一个实施例中，读控制信号READ的值被设置为VCC-2VTH，此时，FAMOS管的源漏极之间具有一个最佳读操作电压VTH，即此时FAMOS管的源漏极的导通压降为VTH。在该实施例中，读模块203以第一读信号R_H和第二读信号R_L的形式读出存储在第一FAMOS管PF1和第二FAMOS管PF2中存储的数据。
在一个实施例中，当读模块203从第一FAMOS管PF1和第二FAMOS管PF2读出数据以后，读控制信号READ的值将重新设置回供电电压VCC，使得读控制信号READ继续保持无效状态，第一PMOS关P1和第二PMOS管P2关断。如果第一PMOS管P1和第二PMOS管P2未被关断，参见图2所示，此时第一FAMOS管PF1和第二FAMOS管PF2中状态为逻辑低的那个FAMOS管将被再次写入逻辑高状态。
在一个实施例中，负载模块204也具有一个差分结构，该差分结构包括一个第三PMOS管P3和一个第四PMOS管P4。第三PMOS管P3和第四PMOS管P4分别具有源极、漏极和栅极。第三PMOS管P3的漏极作为负载模块204的第一输出端耦接至第一PMOS管P1的漏极；第四PMOS管P4的漏极作为负载模块204的第二输出端耦接至第二PMOS管P2的漏极。第三PMOS管P3的源极和第四PMOS管P4的源极连接在一起接收供电电压VCC。第三PMOS管P3的栅极作为负载模块204的第一输入端用于接收第一负载控制信号LOAD_H；第四PMOS管P4的栅极作为负载模块204的第二输入端用于接收第二负载控制信号LOAD_L。
在一个实施例中，锁存模块205包括一个第三NMOS管N3和一个第四NMOS管N4。第三NMOS管N3和第四NMOS管N4分别具有源极、漏极和栅极。第三NMOS管N3的漏极耦接至第一PMOS管P1的漏极和第四NMOS管N4的栅极；第四NMOS管N4的漏极耦接至第二PMOS管P2的漏极和第三NMOS管N3的栅极；第三NMOS管N3的源极和第四NMOS管N4的源极连接在一起至逻辑地GND。
在写操作之前，OTP存储单元将进行一个负载操作，该负载操作等同一个预写验证的功能。也即是说，在对第一FAMOS管PF1和第二FAMOS管PF2进行编写之前，首先通过负载模块将负载数据加载进OTP存储单元200进行预写验证。如果预写进OTP存储单元200的数据是正确的，也即是预写的数据和期望存储在存储模块201中的数据一致，则将分别在第一FAMOS管PF1和第二FAMOS管PF2中写入数据。
在负载操作阶段，读控制信号READ无效，即读模块203中的第一PMOS管P1和第二PMOS管P2关断。同时，负载模块204的第一负载控制信号LOAD_H和第二负载控制信号LOAD_L有效，因此负载模块204工作并向锁存模块205提供第一负载信号L_H和第二负载信号L_L。在一个实施例中，第一负载控制信号LOAD_H和第二负载控制信号LOAD_L有效包括第一负载控制信号LOAD_H逻辑高且第二负载控制信号LOAD_L逻辑低，相应地，此时第三PMOS管P3导通，第四PMOS管P4关断。在另一个实施例中，第一负载控制信号LOAD_H和第二负载控制信号LOAD_L有效包括第一负载控制信号LOAD_H逻辑低且第二负载控制信号LOAD_L逻辑高，相应地，此时第三PMOS管P3关断，第四PMOS管P4导通。
锁存模块205用于锁存负载信号并提供OTP存储单元200的第一输出信号OUT_H和第二输出信号OUT_L。在一个实施例中，如果在负载预写验证过程中，第一输出信号OUT_H和第二输出信号OUT_L正确，即第一输出信号OUT_H和第二输出信号OUT_L与期望存储在存储模块201中的数据一致，第一写控制信号PROG_H和第二写控制信号PROG_L有效，写模块202工作。在另一个实施例中，如果在负载预写操作过程中，第一输出信号OUT_H和第二输出信号OUT_L正确，即第一输出信号OUT_H和第二输出信号OUT_L与期望存储在存储模块201中的数据一致，第一输出信号OUT_H和第二输出信号OUT_L将通过多路复用器106被提供至写模块202的第一输出端和第二输出端，作为第一写控制信号PROG_H和第二写控制信号PROG_L。例如，第一负载控制信号LOAD_H为逻辑高，第二负载控制信号LOAD_L为逻辑低，则第一输出信号OUT_H为逻辑高和第二输出信号OUT_L为逻辑低。
继续参见图2，OTP存储单元200进一步包括一个使能模块207具有输入端、第一输出端和第二输出端。使能模块207的输入端用于接收一个使能信号ENB；使能模块207的第一输出端耦接至OTP存储单元200的第一输出端用于提供一个第一输出信号OUT_H的预设值；使能模块207的第二输出端耦接至OTP存储单元200的第二输出端用于提供一个第二输出信号OUT_L的预设值。
在一个实施例中，使能模块207具有为一个差分结构，包括第五NMOS管N5和第六NMOS管N6。第五NMOS管N5和第六NMOS管N6分别具有源极、漏极和栅极。第五NMOS管N5的漏极作为使能模块207的第一输出端耦接至OTP存储单元200的第一输出端。第六NMOS管N6的漏极作为使能模块207的第二输出端耦接至OTP存储单元200的第二输出端；第五NMOS管N5的源极和第六NMOS管N6的源极耦接在一起至逻辑地GND；第五NMOS管N5的栅极和第六NMOS管N6的栅极耦接在一起作为使能模块207的输入端接收使能信号ENB。
OTP存储单元200将首先进行使能操作。在一个实施例中，当使能信号ENB为一个逻辑高信号时(例如供电电压VCC)，第五NMOS管N5和第六NMOS管N6导通。相应地，OTP存储单元200的第一输出信号OUT_H和第二输出信号OUT_L均被预设为逻辑低状态。
此外，OTP存储单元200进一步包括一个缓存模块(未示出)用于缓存OTP存储单元200的第一输出信号OUT_H和第二输出信号OUT_L。
图3所示为根据本发明一个实施例的OTP存储单元300的原理图。与OTP存储单元200相比，OTP存储单元300包括一个新的锁存模块305，该锁存模块305的结构和锁存模块205不同。
在一个实施例中，锁存模块305除了包括第三NMOS管N3和第四NMOS管N4外还包括第五PMOS管P5和第六PMOS管P6。第五PMOS管P5和第六PMOS管P6也分别具有源极、漏极和栅极。第五PMOS管P5的源极作为锁存模块305的第一输入端用于耦接至读模块203的第一输出端；第六PMOS管P6的源极作为锁存模块305的第二输入端用于耦接至读模块203的第二输出端；第五PMOS管P5的漏极耦接至第三NMOS管N3的漏极形成一个第一公共端，该第一公共端作为锁存模块305的第一输出端；第六PMOS管P6的漏极耦接至第四NMOS管N4的漏极形成一个第二公共端，该第二公共端作为锁存模块305的第二输出端；第三NMOS管N3的源极和第四NMOS管N4的源极耦接一起至逻辑地GND；第五PMOS管P5的栅极和第三NMOS管N3的栅极耦接一起至第二公共端；第六PMOS管P6的栅极和第四NMOS管N4的栅极耦接一起至第一公共端。
在一个实施例中，OTP存储单元200和OTP存储单元300实现的不同功能主要在于读操作过程。在一个实施例中，在OTP存储单元300的读操作过程中，第一写控制信号PROG_H和第二写控制信号PROG_L无效，写模块202不工作，即第一NMOS管N1和第二NMOS管N2均关断。与此同时，读控制信号READ有效，读模块203工作，相应地，第一PMOS管P1和第二PMOS管均导通进而读出在第一FAMOS管PF1和第二FAMOS管PF2中写入的数据。
接下来，当读控制信号READ的值从VCC降至0～VCC之间的一个值时，读控制信号READ有效。当第一PMOS管P1的栅源电压和第二PMOS管P2的栅源电压大于其导通阈值VTH时，第一PMOS管P1和第二PMOS管P2导通，从而读出在第一FAMOS管PF1和第二FAMOS管PF2内写入的数据。在一个实施例中，读控制信号READ的值被设置为VCC-2VTH，此时，第一FAMOS管PF1和第二FAMOS管PF2的源漏极之间具有一个最佳读操作电压VTH，即此时FAMOS管的源漏极的导通压降为VTH。在该实施例中，读模块203以第一读信号R_H和第二读信号R_L形式读出存储在第一FAMOS管PF1和第二FAMOS管PF2中存储的数据。
当第一FAMOS管PF1和第二FAMOS管PF2从存储的数据被读出后，读控制信号READ的值将设置为0，而不是如OTP存储单元200中那样设置成原始的供电电压VCC，因此第一PMOS管P1和第二PMOS管P2维持导通状态。这样，整个OTP存储单元300的功耗很小，面积也很小。同时，由于锁存模块305的存在，即使第一PMOS管P1和第二PMOS管P2维持导通状态，其中具有低逻辑状态的FAMOS管依然不会被重新写入数据。
图4所示为根据本发明一个实施例的OTP存储单元400的原理图。与OTP存储单元300相比，OTP存储单元400进一步包括第二锁存模块408。在一个实施例中，第二锁存模块408具有输入端、第一输出端和第二输出端。第二锁存模块408的输入端耦接至锁存模块305的第一输出端和第二输出端中的一端；第二锁存模块408的第一输出端作为OTP存储单元400的第一输出端提供第一输出信号OUT_H；第二锁存模块408的第二输出端作为OTP存储单元400的第二输出端提供第二输出信号OUT_L。在一个实施例中，第二锁存模块408包括如图4中所示的一个双稳态D触发器。
图5所示为根据本发明一个实施例的OTP存储电路500的原理图。如图5所示，OTP存储电路500包括多个串联的OTP存储单元，例如Bit 1，Bit2，…，Bit(N-1)，Bit N，其中，N为正整数，仅用来标记和区分不同的OTP存储单元。在一个实施例中，奇数数字表示第奇数个OTP存储单元，如Bit 1(或Bit 3，…，Bit(2M-1))表示一个奇数OTP存储单元；偶数数字表示第偶数个OTP存储单元，如Bit 2(或Bit 4，…，Bit 2M)表示一个偶数OTP存储单元，其中M为一个自然数，且2M≤N。因此，图5所示的多个OTP存储单元可以被划分为多个奇数OTP存储单元(如Bit 1，Bit 3，…，Bit(2M-1))和多个偶数OTP存储单元(如Bit 2，Bit 4，…，Bit 2M)。但是本领域一般技术人员应该理解，这里只是提供了一个具体的示例并非对本发明的限制。
根据本发明的一个实施例，每一个OTP存储单元(如Bit 1，Bit 2，…，Bit(N-1)，Bit N)包括一个OTP存储单元300。如前所述，OTP存储单元300包括存储模块201、写模块202、读模块203、负载模块204、锁存模块305、多路复用器106和使能模块207。此外，每一个OTP存储单元(如Bit 1，Bit2，…，Bit(N-1)，Bit N)进一步包括一个第二多路复用器Mux_2。
第二多路复用器Mux_2包括第一输入端、第二输入端、第一输出端、第二输出端和控制端。第二多路复用器Mux_2的第一输入端用于接收第一数据信号，第二多路复用器Mux_2的第二输入端接收第二数据信号，其中第一数据信号和第二数据信号互补；第二多路复用器Mux_2的第一输出端和第二输出端分别用于提供第一负载控制信号LOAD_H和第二负载控制信号LOAD_L；第二多路复用器Mux_2的控制端用于接收一个时钟信号。在一个实施例中，OTP存储电路500的时钟信号包括一个奇数时钟信号CLK和一个偶数时钟信号CLKB。
在奇数OTP存储单元(如Bit 1，Bit 3，…，Bit(2M-1))中的第二多路复用器Mux_2的控制端用于接收奇数时钟信号CLK；在偶数OTP存储单元(如Bit 2，Bit 4，…，Bit 2M)中的第二多路复用器Mux_2的控制端用于接收偶数时钟信号CLKB。在一个实施例中，奇数时钟信号CLK和偶数时钟信号CLKB为互补时钟信号。
如图5所示，在OTP存储电路500的第一OTP存储单元Bit 1中，第二多路复用器Mux_2的第一输入端用于接收第一数据信号DATA；第二多路复用器Mux_2的第二输入端接收一个与第一数据信号DATA的反相的第二数据信号。在一个实施例中，将第一数据信号通过一个反相器进而得到第二数据信号。对于其他的OTP存储单元，如第二OTP存储单元Bit 2，其第二多路复用器Mux_2的第一输入端用于接收第一OTP存储单元Bit 1的第一输出信号OUT_H；第二多路复用器Mux_2的第二输入端用于接收第一OTP存储单元Bit 1的第二输出信号OUT_L。其他的OTP存储单元(如Bit 3，…，Bit(N-1)，Bit N)的连接方式以此类推。
此外，OTP存储电路500进一步包括一个脉冲信号发生器PLUSE_1，用于产生两个互补的使能信号。脉冲信号发生器PLUSE_1包括输入端、第一输出端和第二输出端。在一个实施例中，脉冲信号发生器PLUSE_1的输入端用于接收时钟信号CLK；脉冲信号发生器PLUSE_1的第一输出端用于提供一个奇数使能信号ODD；脉冲信号发生器PLUSE_1的第二输出端用于提供一个偶数使能信号EVEN。在一个实施例中，奇数使能信号ODD为时钟信号CLK的上升沿；偶数使能信号EVEN为时钟信号CLK的下降沿。
在一个实施例中，奇数OTP存储单元(如Bit 1，Bit 3，…，Bit(2M-1))的使能模块的输入端接收奇数使能信号ODD；偶数OTP存储单元(如Bit 2，Bit 4，…，Bit 2M)的使能模块的输入端接收偶数使能信号EVEN。
图6所示为根据本发明一个实施例的OTP存储电路600的原理图。如图6所示，OTP存储电路600包括多个串联的OTP存储单元，例如Bit 1，Bit2，…，Bit(N-1)，Bit N，其中，N为正整数，仅用来标记和区分不同的OTP存储单元。但是本领域一般技术人员应该理解，这里只是提供了一个具体的示例并非对本发明的限制。
根据本发明的一个实施例，每一个OTP存储单元(如Bit 1，Bit 2，…，Bit(N-1)，Bit N)包括一个OTP存储单元400。如前所述，OTP存储单元400包括存储模块201、写模块202、读模块203、负载模块204、锁存模块305、多路复用器106、第二锁存模块408和使能模块207。此外，每一个OTP存储单元(如Bit 1，Bit 2，…，Bit(N-1)，Bit N)进一步包括一个第二多路复用器Mux_2。
第二多路复用器Mux_2包括第一输入端、第二输入端、第一输出端、第二输出端和控制端。第二多路复用器Mux_2的第一输入端用于接收第一数据信号，第二多路复用器Mux_2的第二输入端接收第二数据信号，其中第一数据信号和第二数据信号互补；第二多路复用器Mux_2的第一输出端和第二输出端分别用于提供第一负载控制信号LOAD_H和第二负载控制信号LOAD_L；第二多路复用器Mux_2的控制端用于接收一个时钟信号。
如图6所示，在OTP存储电路600的第一OTP存储单元Bit 1中，第二多路复用器Mux_2的第一输入端用于接收第一数据信号DATA；第二多路复用器Mux_2的第二输入端接收一个与第一数据信号DATA反相的第二数据信号。在一个实施例中，将第一数据信号通过一个反相器进而得到第二数据信号。对于其他的OTP存储单元，如第二OTP存储单元Bit 2，其第二多路复用器Mux_2的第一输入端用于接收第一OTP存储单元Bit 1的第一输出信号OUT_H；第二多路复用器Mux_2的第二输入端用于接收第一OTP存储单元Bit 1的第二输出信号OUT_L。其他的OTP存储单元(如Bit 3，…，Bit(N-1)，Bit N)的连接方式以此类推。
此外，OTP存储电路600进一步包括一个脉冲信号发生器PLUSE_2，用于产生一个使能信号。脉冲信号发生器PLUSE_2包括输入端和输出端。在一个实施例中，脉冲信号发生器PLUSE_2的输入端用于接收时钟信号CLK；脉冲信号发生器PLUSE_2的输出端用于提供一个使能信号ENB。在一个实施例中使能信号ENB包括时钟信号CLK的上升沿。
如前所述，为了描述本发明，以上详细列举了本发明的多个实施例，然而这并非用于限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围应当以本申请的权利要求书所界定的范围为准。

Claims (16)

1.一次性可编程存储单元，包括：
存储模块，用于存储数据，具有第一端和第二端；
写模块，用于在存储模块中写入数据，具有第一输入端、第二输入端、第一输出端和第二输出端，其中，写模块的第一输入端用于接收第一写控制信号，写模块的第二输入端用于接收第二写控制信号，写模块的第一输出端用于提供第一写信号至存储模块的第一端，写模块的第二输出端用于提供第二写信号至存储模块的第二端，其中，第一写控制信号和第二写控制信号为逻辑互补信号，第一写信号和第二写信号为逻辑互补信号，第一写信号和第二写信号代表需要存储在存储模块中的数据；
读模块，用于读出存储模块中的数据，具有第一输入端、第二输入端、第三输入端、第一输出端和第二输出端，其中，读模块的第一输入端和第二输入端分别耦接至存储模块的第一端和第二端，读模块的第三输入端用于接收读控制信号，其中该读控制信号是模拟信号，读模块的第一输出端和第二输出端分别提供第一读信号和第二读信号，其中，第一读信号和第二读信号代表存储模块中存储的数据，第一读信号和第二读信号为逻辑互补信号；
负载模块，具有第一输入端、第二输入端、第一输出端和第二输出端，其中，负载模块的第一输入端和第二输入端分别接收第一负载控制信号和第二负载控制信号，负载模块的第一输出端和第二输出端分别提供第一负载信号和第二负载信号，其中，第一负载控制信号和第二负载控制信号为逻辑互补信号，第一负载信号和第二负载信号为逻辑互补信号；
第一锁存模块，具有第一输入端、第二输入端、第一输出端和第二输出端，其中，第一锁存模块的第一输入端用于接收读模块的第一读信号和/或负载模块的第一负载信号，第一锁存模块的第二输入端用于接收读模块的第二读信号和/或负载模块的第二负载信号，第一锁存模块的第一输出端耦接至一次性可编程存储单元的第一输出端，用于提供一次性可编程存储单元的第一输出信号，第一锁存模块的第二输出端耦接至一次性可编程存储单元的第二输出端，用于提供一次性可编程存储单元的第二输出信号，其中第一输出信号和第二输出信号为逻辑互补信号；
第一多路复用器，包括第一输入端、第二输入端、第三输入端、第一输出端和第二输出端，其中第一多路复用器的第一输入端用于接收一次性可编程存储单元的第一输出信号；第一多路复用器的第二输入端用于接收一次性可编程存储单元的第二输出信号；第一多路复用器的第三输入端用于接收一个控制信号，其中该控制信号是一个模拟信号；第一多路复用器的第一输出端用于提供一个第一输出信号作为第一写控制信号；第一多路复用器的第二输出端用于提供一个第二输出信号作为第二写控制信号。
2.如权利要求1所述的一次性可编程存储单元，其中，存储模块具有一个差分结构，该差分结构包括第一浮栅型金属氧化物半导体(FAMOS)管和第二FAMOS管；其中，第一FAMOS管和第二FAMOS管分别具有源极、漏极和浮置栅极；第一FAMOS管的源极和第二FAMOS管的源极连接在一起接收一个供电电压；第一FAMOS管的漏极作为存储模块的第一端；第二FAMOS管的漏极作为存储模块的第二端。
3.如权利要求1所述的一次性可编程存储单元，其中，写模块具有一个差分结构，该差分结构包括第一N型金属氧化物半导体场效应(NMOS)管和第二NMOS管；第一NMOS管和第二NMOS管分别具有源极、漏极和栅极；第一NMOS管的源极和第二NMOS管的源极连接在一起至逻辑地；第一NMOS管的漏极作为写模块的第一输出端耦接至第一FAMOS管的漏极；第二NMOS管的漏极作为写模块的第二输出端耦接至第二FAMOS管的漏极；第一NMOS管的栅极作为写模块的第一输入端用于接收第一写控制信号；第二NMOS管的栅极作为写模块的第二输入端用于接收第二写控制信号。
4.如权利要求1所述的一次性可编程存储单元，其中，读模块具有一个差分结构，该差分结构包括第一P型金属氧化物半导体场效应(PMOS)晶体管和第二PMOS管；第一PMOS管和第二PMOS管分别具有源极、漏极和栅极；第一PMOS管的源极作为读模块的第一输入端耦接至第一FAMOS管的漏极；第二PMOS管的源极第二PMOS管的源极作为读模块的第二输入端耦接至第二FAMOS管的漏极；第一PMOS管的栅极和第二PMOS管的栅极耦接在一起接收读控制信号，其中读控制信号是一个模拟信号；第一PMOS管的漏极作为读模块的第一输出端用于提供第一读信号；第二PMOS管的漏极作为读模块的第二输出端用于提供第二读信号。
5.如权利要求1所述的一次性可编程存储单元，其中，负载模块具有一个差分结构，该差分结构包括第三P型金属氧化物半导体场效应(PMOS)晶体管和第四PMOS管；第三PMOS管和第四PMOS管分别具有源极、漏极和栅极；第三PMOS管的漏极作为负载模块的第一输出端耦接至第一PMOS管的漏极；第四PMOS管的漏极作为负载模块的第二输出端耦接至第二PMOS管的漏极；第三PMOS管的源极和第四PMOS管的源极连接在一起接收电源电压信号；第三PMOS管的栅极作为负载模块的第一输入端用于接收第一负载控制信号；第四PMOS管的栅极作为负载模块的第二输入端用于接收第二负载控制信号。
6.如权利要求1所述的一次性可编程存储单元，其中，第一锁存模块包括一个第三N型金属氧化物半导体场效应(NMOS)晶体管和一个第四NMOS管；第三NMOS管和第四NMOS管分别具有源极、漏极和栅极；第三NMOS管的漏极耦接至第一PMOS管的漏极和第四NMOS管的栅极；第四NMOS管的漏极耦接至第二PMOS管的漏极和第三NMOS管的栅极；第三NMOS管的源极和第四NMOS管的源极连接在一起至逻辑地。
7.如权利要求1所述的一次性可编程存储单元，其中，第一锁存模块包括第三N型金属氧化物半导体场效应(NMOS)晶体管、第四NMOS管、第五P型金属氧化物半导体场效应(PMOS)晶体管和第六PMOS管；第三NMOS管、第四NMOS管、第五PMOS管和第六PMOS管分别具有源极、漏极和栅极；第五PMOS管的源极作为第一锁存模块的第一输入端用于耦接至读模块的第一输出端；第六PMOS管的源极作为第一锁存模块的第二输入端用于耦接至读模块的第二输出端；第五PMOS管的漏极耦接至第三NMOS管的漏极形成一个第一公共端，该第一公共端作为第一锁存模块的第一输出端；第六PMOS管的漏极耦接至第四NMOS管的漏极形成一个第二公共端，该第二公共端作为第一锁存模块的第二输出端；第三NMOS管的源极和第四NMOS管的源极耦接在一起至逻辑地；第五PMOS管的栅极和第三NMOS管的栅极耦接在一起至第二公共端；第六PMOS管的栅极和第四NMOS管的栅极耦接在一起至第一公共端。
8.如权利要求1所述的一次性可编程存储单元，其中，一次性可编程存储单元进一步包括使能模块，具有输入端、第一输出端和第二输出端；该使能模块用于提供一次性可编程存储单元的第一输出信号和第二输出信号的预设值；使能模块的输入端用于接收一个使能信号；使能模块的第一输出端耦接至一次性可编程存储单元的第一输出端；使能模块的第二输出端耦接至一次性可编程存储单元的第二输出端。
9.如权利要求8所述的一次性可编程存储单元，其中，使能模块具有一个差分结构，包括第五N型金属氧化物半导体场效应(NMOS)晶体管和第六NMOS管；第五NMOS管和第六NMOS管分别具有源极、漏极和栅极；第五NMOS管的漏极作为使能模块的第一输出端耦接至一次性可编程存储单元的第一输出端；第六NMOS管的漏极作为使能模块的第二输出端耦接至一次性可编程存储单元的第二输出端；第五NMOS管的源极和第六NMOS管的源极耦接在一起至逻辑地；第五NMOS管的栅极和第六NMOS管的栅极耦接在一起作为使能模块的输入端接收使能信号。
10.如权利要求8所述的一次性可编程存储单元，其中，一次性可编程存储单元进一步包括第二锁存模块，具有输入端、第一输出端和第二输出端；第二锁存模块的输入端耦接至第一锁存模块的第一输出端和第二输出端中的一端；第二锁存模块的第一输出端作为一次性可编程存储单元的第一输出端提供第一输出信号；第二锁存模块的第二输出端作为一次性可编程存储单元的第二输出端提供第二输出信号。
11.如权利要求10所述的一次性可编程存储单元，其中，第二锁存模块包括双稳态D触发器。
12.一种一次性可编程存储电路，包括多个如权利要求1-9中任一项所述的一次性可编程存储单元，其中，每一个一次性可编程存储单元进一步包括一个第二多路复用器，其中，该多个一次性可编程存储单元通过多个第二多路复用器串联在一起，其中，
每一个第二多路复用器包括第一输入端、第二输入端、第一输出端、第二输出端和控制端；第二多路复用器的第一输入端用于接收第一数据信号；第二多路复用器的第二输入端接收第二数据信号；其中第一数据信号和第二数据信号逻辑互补；第二多路复用器的第一输出端和第二输出端分别用于提供第一负载控制信号和第二负载控制信号；第二多路复用器的控制端用于接收一个时钟信号；其中，第一数据信号包括另一个一次性可编程存储单元的第一输出信号，第二数据信号包括另一个一次性可编程存储单元的第二输出信号。
13.如权利要求12所述的一种一次性可编程存储电路，其中，多个一次性可编程存储单元被依次标记为第奇数个一次性可编程存储单元和第偶数个一次性可编程存储单元；
时钟信号包括第一时钟信号和第二时钟信号，其中第一时钟信号和第二时钟信号逻辑互补；以及
第奇数个一次性可编程存储单元中的第二多路复用器的控制端接收第一时钟信号；第偶数个一次性可编程存储单元中的第二多路复用器的控制端接收第二时钟信号。
14.如权利要求12所述的一种一次性可编程存储电路，其中，该一次性可编程存储电路进一步包括第一脉冲信号发生器；该第一脉冲信号发生器包括输入端、第一输出端和第二输出端；第一脉冲信号发生器的输入端用于接收第一时钟信号；第一脉冲信号发生器的第一输出端用于提供第一使能信号至每一个第奇数个一次性可编程存储单元的使能模块的输入端；第一脉冲信号发生器的第二输出端用于提供第二使能信号至每一个第偶数个一次性可编程存储单元的使能模块的输入端；其中第一使能信号和第二使能信号逻辑互补。
15.一种一次性可编程存储电路，包括多个如权利要求10-11中任一项所述的一次性可编程存储单元，其中，每一个一次性可编程存储单元进一步包括一个第二多路复用器，其中，该多个一次性可编程存储单元通过多个第二多路复用器串联在一起，其中，
该第二多路复用器包括第一输入端、第二输入端、第一输出端、第二输出端和控制端；第二多路复用器的第一输入端用于接收第一数据信号；第二多路复用器的第二输入端接收第二数据信号；其中第一数据信号和第二数据信号逻辑互补；第二多路复用器的第一输出端和第二输出端分别用于提供第一负载控制信号和第二负载控制信号；第二多路复用器的控制端用于接收一个时钟信号；其中，第一数据信号包括另一个一次性可编程存储单元的第一输出信号，第二数据信号包括另一个一次性可编程存储单元的第二输出信号。
16.如权利要求15所述的一种一次性可编程存储电路，其中，该一次性可编程存储电路进一步包括第二脉冲信号发生器，该第二脉冲信号发生器包括输入端和输出端；第二脉冲信号发生器的输入端用于接收时钟信号；第一脉冲信号发生器的输出端用于提供一个使能信号至每一个一次性可编程存储单元的使能模块的输入端。
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