KR20040008517A - 클램프 회로 및 이를 이용한 부스팅 회로 - Google Patents

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Abstract

본 발명은 클램프 회로 및 이를 이용한 부스팅 회로에 관한 것으로, 부스팅 전압을 목표치 워드라인 전압으로 하강시키기 위하여, 적어도 하나 이상의 클램프 회로들을 구성하고, 이 들을 원하는 센싱 구간에서 독립적으로 적어도 하나 이상 구동시켜 부스팅 전압을 하강시킴으로써, 데이터 독출 동작시, 독출 억세스 타임이 빠르고, 전류 소모를 최소화하며, 안정화된 워드라인 전압을 생성할 수 있는 클램프 회로 및 이를 이용한 부스팅 회로를 개시한다.

Description

클램프 회로 및 이를 이용한 부스팅 회로{Clamp circuit and boosting circuit using the same}
본 발명은 클램프 회로 및 이를 이용한 부스팅 회로에 관한 것으로, 특히 반도체 소자의 메모리 셀의 데이터 독출 동작시, 독출 억세스 타임을 줄이고, 전류 손실을 최소화하며, 안정화된 워드라인 전압을 생성할 수 있는 클램프 회로 및 이를 이용한 부스팅 회로에 관한 것이다.
불휘발성 반도체 메모리 소자의 일종인 EEPROM(Electrically Erasable and Programmable Read Only Memory)의 메모리 셀에서는, 플로팅 게이트전극(floating gate electrode)에 전자(electron)를 축적하여 프로그램(program)을 행하고, 전자의 존재 유무에 따른 문턱전압(Threshold Voltage; Vth)의 변화를 검출하여 데이터의 독출(read)을 행하고 있다. EEPROM에는, 메모리셀 어레이 전체에서 데이터의 소거(erase)를 행하거나, 메모리 셀 어레이를 임의의 블록으로 나눠 각 블록 단위로 데이터 소거동작을 행하는 플래시 EEPROM(이하, '플래시 메모리 소자'라 함)이 있다.
일반적으로, 플래시 메모리 소자의 메모리 셀은 그 구조에 따라 스택 게이트형(stack gate type) 및 스플리트 게이트형(split gate type)이 제안되고 있다. 예컨대, 도 9에 도시된 바와 같이, 스택 게이트형 메모리 셀은 반도체 기판(902)에 형성된 소오스 영역(source; 904) 및 드레인 영역(drain; 906)과, 반도체 기판(902) 상에 형성된 게이트산화막(908), 플로팅 게이트(910), 유전체막(912) 및 컨트롤 게이트(914)를 포함한다.
스택 게이트형 메모리 셀의 프로그램 동작은, 하기의 표 1과 도 10과 같이, 소오스 영역(904)과 반도체 기판(902)(즉, 벌크(bulk))에 각각 접지전위(0V)의 소오스전압(Vs)과 벌크전압(Vb)을 인가하고, 컨트롤 게이트(914)에 양의 고전압(program voltage)(예컨대, +9V 내지 +10V)의 게이트전압(Vg)을 인가하며, 드레인 영역(906)에 드레인전압(Vd)(예컨대, +5V 내지 +6V)을 인가하여 핫 캐리어(Hot carrier)들을 발생시켜 이루어진다. 이러한 핫 캐리어들은 컨트롤 게이트(914)에 인가되는 게이트전압(Vg)의 전계(electric field)에 의해 벌크의 전자들이 플로팅 게이트(910)에 축적되고, 드레인 영역(906)에 공급되는 전하들이 누적되어 발생된다. 상기 프로그램 동작이 완료되면, 메모리 셀들은 목표치 프로그램 전압 산포(예컨대, 6V 내지 7V)의 프로그램 문턱전압(program threshold voltage)을 가지게 된다.
스택 게이트형 메모리 셀의 소거 동작은, 하기의 표 1과 같이, 콘트롤 게이트(914)에 음의 고전압(erase voltage)(예컨대, -9V 내지 -10V)를 인가하고, 벌크에 벌크전압(Vb)(예컨대, +5V 내지 +6V)을 인가하여, F-N 터널링(Fowler-Nordheim tunneling)현상을 유발시킴으로써 이루어진다. 상기 메모리 셀들은 벌크영역을 공유하는 섹터(sector) 단위로 소거된다. 상기 F-N 터널링현상은 플로팅 게이트(908)에 축적된 전자들을 소오스 영역(904)으로 방출시킴으로써, 메모리 셀들이 소정의 전압 산포(예컨대, 1V 내지 3V)의 소거 문턱전압(erase threshold voltage)을 가지게 된다.
상기 프로그램 동작을 통해, 문턱전압이 높아진 메모리 셀들은 독출 동작시,드레인 영역(906)으로부터 소오스 영역(904)으로 전류가 주입되는 것이 방지되어 오프(Off) 상태가 된다. 그리고, 상기 소거 동작을 통해, 문턱전압이 낮아진 메모리 셀들은 드레인 영역(906)으로부터 소오스 영역(904)으로 전류가 주입되어 온(ON) 상태가 된다.
상기 플래시 메모리 셀들은 플래시 메모리 어레이의 구성에 있어서, 고집적화를 위하여, 벌크 영역을 공유하도록 구성된다. 이에 따라, 하나의 섹터에 포함되는 플래시 메모리 셀들은 동시에 소거된다. 이때, 섹터 내의 모든 플래시 메모리 셀들이 동시에 소거되면, 플래시 메모리 셀들 각각이 가지는 문턱전압에 대한 균일성(uniformity)으로 인해서, 플래시 메모리 셀들 중에서, '0V'이하의 문턱전압을 가지는 플래시 메모리 셀들(이하, '과소거 메모리 셀'이라 함)이 발생한다. 이를 보상하기 위하여, 과소거된 플래시 메모리 셀의 문턱전압을 소거 문턱전압 산포내로 분포시키는 일련의 수정 동작(over erase repair; 과소거 정정)이 수행된다. 이러한 과소거 정정동작은, 하기 표 1과 같이 컨트롤 게이트(914)에 게이트전압(Vg)(예컨대, +3V)을 인가하고, 드레인 영역(906)에 드레인전압(Vd)(예컨대, +5 내지 +6V)을 인가하며, 소오스 영역(904)과 벌크를 접지시켜 수행한다.
동작모드 게이트전압(Vg) 드레인전압(Vd) 소오스전압(Vs) 벌크전압(Vb)
프로그램 동작 +9V 내지 +10V +5V 내지 +6V 0V 0V
소거 동작 -7V 내지 -8V 플로팅(Floating) 플로팅 +8V 내지 +9V
과소거 정정동작 +0V +5V 내지 +6V 0V 0V
독출 동작 +3.5 내지 +4.5V +1V 0V 0V
상기에서 설명한 바와 같이, 플래시 메모리 소자의 프로그램 동작, 소거 동작 및 독출 동작이 수행되기 위해서는, 메모리 셀의 컨트롤 게이트로 공급되는 고전압들(예컨대, Vpgm; program voltage, Vera; erase voltage, Vrea; read voltage)을 발생하는 고전압 발생회로의 역할이 매우 중요하다. 최근에는, 모든 반도체 메모리 장치들의 저전압화의 추세에 따라 플래시 메모리 장치 또한, 극 저전압(예컨대, 2V 이하 또는 1.7V이하)하에서의 동작이 요구되고 있다. 이러한 추세에 따라, 플래시 메모리 장치의 빠른 동작 속도를 유지하기 위해서는 고전압 발생회로의 역할이 매우 중요 하다.
상기 고전압 발생회로중, 특히 독출 동작을 수행하기 위한 독출 전압 발생회로는 독출 동작 속도를 증가시키기 위해 부스트랩 회로(boostrap circuit)를 이용한다. 이러한, 부스트랩 회로는 저전위 전원전압을 공급받고, 이 전원전압을 그 이상으로 부스팅(boosting)하여 행 디코더(row decoder)를 통해 워드라인(word line)으로 공급한다. 이러한, 부스트랩 회로를 이용하여 저전위 전원전압을 부스팅할 경우, 부스트랩 회로에 의해 부스팅된 워드라인 전압이 너무 낮으면, 메모리 셀의 전류를 정확히 독출하기 어렵고, 워드라인 전압이 너무 높으면 메모리 셀의 컨트롤 게이트에 스트레스(stress)가 가해져 데이터 보존(retention)특성에 문제가 발생한다.
상기에서, 후자의 경우를 해결하기 위하여, 최근에는 부스트랩 회로의 후단에 클램프 회로(clamp circuit)를 두어 부스트랩 회로에 의해 높게 부스팅된 전압(이하, '부스팅 전압'이라 함)을 목표치 전압으로 강하시키고 있다. 이를 도 11을 통해 설명하기로 한다.
도 11은 일반적인 플래시 메모리 장치의 부스팅 회로(boosting circuit)를 도시한 블럭도이다.
도 11을 참조하면, 부스팅 회로(1100)는 부스트랩 회로(1110), 기준전압 발생부(reference voltage generator; 1120) 및 클램프 회로(1130)로 구성된다. 부스트랩 회로(1110)는 저전위 전원전압(Low Vcc; LVcc) 또는 고전위 전원전압(High Vcc; HVcc)을 입력받고, 이를 그 이상의 전압으로 부스팅하여 출력한다. 기준전압 발생부(1120)는 동기신호인 인에이블바신호(ENb)에 따라 구동되어 기준전압(Vref)을 출력한다. 클램프 회로(1130)는 인에이블신호(ENable signal; EN) 및 인에이블바신호(ENable bar signal; ENb)에 따라 구동되며, 구동시 부스트랩 회로(1110)로부터 출력되는 부스팅 전압(Vboot)과 기준전압(Vref)을 비교하고, 부스팅 전압(Vboot)이 목표치 전압보다 높을 경우 부스팅 전압(Vboot)을 목표치 전압까지 강하시켜 최종 워드라인 전압(VBOOT)을 출력한다.
그러나, 이러한 부스팅 회로(1100)는 워드라인 전압(VBOOT)을 생성하기 위하여, 단일 클램프 회로(1130)(즉, 하나의 부스트랩 회로에 대응되며, 하나의 부스트랩 회로로부터 출력되는 부스팅 전압(Vboot)을 강하시키기 위하여 사용되는 하나의 클램프 회로)를 사용하고 있다. 이에 따라, 안정적인 워드라인 전압(VBOOT)을 생성하기 위해서는 억세스 타임(access time)(즉, 목표치 전압까지 부스팅 전압을 강하시키기 위해 소모되는 타임)이 길어지게 된다. 또한, 이를 해결하기 위해 빠른 억세스 타임을 고려하다가는 워드라인 전압(VBOOT)이 언더 숫트(under shoot)(도 12의 'A'참조)가 발생하여 반도체 소자 안정화에 많은 문제를 초래하게 된다. 또한,클램핑(clamping)구간에서 센싱(sensing)을 하지 않는 저전위 전원전압(LVcc) 영역에서 여전히 독출 활성 전류(read active current)를 제어하지 못하는 문제점이 발생한다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 데이터 독출 동작시, 속도가 빠르고 안정화된 워드라인 전압을 생성하는데 그 목적이 있다.
도 1은 본 발명의 바람직한 실시예에 따른 부스팅 회로를 설명하기 위하여 도시한 블럭도이다.
도 2는 도 1에 도시된 부스팅 회로의 상세 회로도이다.
도 3은 도 1 및 도 2에 도시된 인에이블신호(EN)를 발생하기 위한 인에이블신호 발생회로를 도시한 회로도이다.
도 4는 도 1 및 도 2에 도시된 클램프 회로의 제1 실시예를 도시한 상세 회로도이다.
도 5는 도 1 및 도 2에 도시된 클램프 회로의 제2 실시예를 도시한 상세 회로도이다.
도 6은 도 4 및 도 5에 도시된 레벨쉬프터들을 도시한 상세 회로도이다.
도 7은 도 1 및 도 2에 도시된 부스팅 회로의 동작특성을 설명하기 위하여 도시한 파형도이다.
도 8은 도 7에 도시된 파형도에 대응되는 부스팅 회로의 시뮬레이션 결과도이다.
도 9는 일반적인 플래시 메모리 소자의 구조를 설명하기 위하여 도시한 단면도이다.
도 10은 일반적인 플래시 메모리 소자의 프로그램 및 소거 동작에 따른 메모리 셀의 문턱전압 분포를 보여주는 도면이다.
도 11은 일반적인 부스팅 회로를 설명하기 위하여 도시한 블럭도이다.
도 12는 도 11에 도시된 부스팅 회로의 동작특성을 설명하기 위하여 도시한 파형도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 1100 : 부스팅 회로
110, 1110 : 부스트랩 회로
120, 1120 : 기준전압 발생부
130, 1130 : 클램프 회로부
130a, 130b, 130c : 클램프 회로
300 : 인에이블신호 발생회로
410a, 410b, 410c, 510a : 전압 분배부
420a, 420b, 420c, 520a : 비교부
430a, 430b, 430c, 520c : 전압 강하부
본 발명에서는, 제1 전압을 입력받고, 상기 제1 전압을 분배하는 전압 분배부와, 기준전압을 입력받고, 상기 기준전압과 상기 전압 분배부를 통해 분배된 분배전압을 비교하여, 상기 분배전압이 상기 기준전압보다 높을 경우에는 제1 신호를 출력하고, 그 이외에는 상기 제1 신호와 위상이 상반되는 제2 신호를 출력하는 비교부와, 상기 제1 신호에 의해 구동되고, 상기 제1 전압을 제2 전압으로 하강시키는 전압 하강부를 포함하는 클램프 회로를 제공한다.
또한, 본 발명에서는, 제1 전압을 부스팅하여, 제2 전압을 출력하는 부스트랩 회로와, 기준전압을 생성하여, 출력하는 기준전압 발생부와, 클램프 회로를 적어도 하나 이상 포함하고, 상기 클램프 회로 각각은 상기 제2 전압과 상기 기준전압을 입력받아 서로 비교하며, 비교 결과에 따라 상기 클램프 회로중 적어도 하나가 구동되어 상기 제2 전압을 목표치 전압으로 하강시키는 클램프 회로부를 포함하는 부스팅 회로를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 부스팅 회로를 설명하기 위하여 도시한 블럭도이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 부스팅 회로(100)는 부스트랩 회로(110), 기준전압 발생부(120) 및 클램프 회로부(130)를 포함한다. 클램프 회로부(130)는 적어도 하나 이상의 클램프 회로, 예컨대 클램프 회로1(130a), 클램프 회로2(130b) 및 클램프 회로3(130c)를 포함한다. 이때, 클램프 회로부(130)를 구성하는 클램프 회로의 수는 부스트랩 회로(110)로부터 출력되는 부스팅 전압(Vboot)의 크기와, 워드라인 전압(VBOOT)의 안정화를 고려하여 설계시 변경(증가 또는 감소)될 수 있다.
구체적으로, 클램프 회로부(130)는 도 2에 도시된 바와 같이, 부스트랩 회로(110)로부터 출력되는 부스팅 전압(Vboot)과, 기준전압 발생부(120)로부터 출력되는 기준전압(Vref)을 입력받고, 이 두 전압(Vboot, Vref)을 상호 비교하여, 부스팅 전압(Vboot)이 기준전압(Vref)보다 높을 경우, 그 차이에 따라 클램프 회로1 내지 클램프 회로3(130a 내지 130c)중 적어도 하나를 구동시켜, 부스팅 전압(Vboot)을 강하시킨다. 이와 같이, 부스팅 전압(Vboot)이 기준전압(Vref)보다 높을 경우, 부스팅 전압(Vboot)과 기준전압(Vref) 간의 전압차의 크기에 따라 차등적으로 클램프 회로1 내지 클램프 회로3(130a 내지 130c)중 적어도 하나가 구동되게 된다.
예컨대, 클램프 회로부(130)는, 부스팅 전압(Vboot)과 기준전압(Vref) 간의 전압차가 클 경우에, 부스팅 전압(Vboot)을 목표치 워드라인 전압(VBOOT)으로 빠른 시간 내에 하강시키기 위하여, 클램프 회로1 내지 클램프 회로3(130a 내지 130c)을 모두 구동시킨다. 한편, 부스팅 전압(Vboot)과 기준전압(Vref) 간의 전압차가 작을 경우에는, 클램프 회로1 내지 클램프 회로3(130a 내지 130c)중 적어도 하나만 구동시킨다. 이와 같이 부스팅 전압(Vboot)과 기준전압(Vref) 간의 전압차에 따라 클램프 회로1 내지 클램프 회로3(130a 내지 130c)중 어느 하나를 독립적으로 구동시키기 위한 구현수단은 도 4 및 도 5에 도시된, 전압분배부(410 및 510)의 저항들(R1 및 R2) 또는 캐패시터들(C1 및 C2)의 값을 클램프 회로들(130a 내지 130c)에 따라 다르게 설정함으로써 가능하다. 이에 대한 구체적인 설명은 하기에서 도 4 및 도 5를 통해 후술하기로 한다.
한편, 클램프 회로부(130)의 각 클램프 회로들(130a 내지 130c)을 동기시키기 위한 인에이블신호(EN)와, 인에이블바신호(ENb)는 도 3에 도시된 인에이블신호 발생회로(300)에 의해 생성된다. 인에이블신호 발생회로(300)는 클램프 인에이블신호(clamp_en)와, 클램프 회로들(130a 내지 130c)의 각 클램프 신호들(clamp1 내지 clamp3)을 부정 논리합하는 노아 게이트(NOR gate; NOR)와, 노아 게이트(NOR)의 출력신호를 반전시키는 인버터1(INVerter; INV1)과, 인버터1(INV1)의 출력신호(즉, 인에이블신호(EN))를 반전시켜 인에이블바신호(ENb)를 출력하는 인버터2(INV2)를 포함한다. 이러한 인에이블신호 발생회로(300)는 독출 활성 전류를 감소시켜주는 기능을 한다. 이는, 인에이블신호 발생회로(300)가 클램프 인에이블신호(clamp_en)와, 각 클램프 신호들(clamp1 내지 clamp3)을 논리 조합하여 인에이블신호(EN)를 발생하기 때문에, 센싱(sensing) 구간에서만 인에이블신호(EN)를 활성화시키는 것이 가능하다. 이에 따라 인에이블신호(EN)의 제어를 통해 각 클램프 회로들(130a 내지 130c)을 구동시키는 것이 가능하기 때문이다. 이에 대한 구체적인 설명은 후술하기로 한다.
한편, 인에이블신호 발생회로(300)는 클램프 인에이블신호(clamp_en)와, 클램프 회로들(130a 내지 130c)의 각 클램프 신호들(clamp1 내지 clamp3)을 노아 게이트(NOR gate; NOR)를 이용하여 논리 조합하고 있으나, 이는 일례이며, 다른 게이트들(NAND gate, AND gate, OR gate 등)을 이용하여 구현가능하다. 이 경우에, 인에이블신호 발생회로(300)를 구성하는 후단의 인버터들의 수를 적절히 조절하거나, 도 4 및 도 5의 레벨쉬프터들(LSH1 내지 LHS4)의 회로 구성을 적절히 조절하면 가능하다.
이하에서는, 도 1 및 도 2에 도시된 클램프 회로부(130)를 구성하는 클램프 회로들(130a 내지 130c)을 도 4 및 도 5에 도시된 상세 회로도를 통해 구체적으로설명하기로 한다. 각 클램프 회로들(130a 내지 130c)은 전압 분배부(410a 내지 410c 또는 510a 내지 510c)에 구성된 저항들(R1a 및 R2a) 또는 캐패시터들(C1a 및 C2a)의 값을 제외한 구성은 동일하게 이루어짐에 따라, 그 설명의 편의를 위해 클램프 회로1(130a)에 대해서만 설명하기로 한다. 또한, 미도시된 클램프 회로2(130b)는 전압 분배부(410b), 비교부(420b) 및 전압 강하부(430b)를 포함하고, 클램프 회로3(130c)는 전압 분배부(410c), 비교부(420c) 및 전압 강하부(430c)를 포함한다.
도 4는 제1 실시예에 따른 클램프 회로1(130a)의 구성을 설명하기 위하여 도시한 상세회로도이고, 도 5는 제2 실시예에 따른 클램프 회로1(130a)의 구성을 설명하기 위하여 도시한 상세회로도이다.
도 4를 참조하면, 제1 실시예에 따른 클램프 회로1(130a)은 전압 분배부(410a), 비교부(420a) 및 전압 강하부(430a)를 포함한다. 전압 분배부(410a)는 부스트랩 회로(도 1의 '110'참조)의 부스팅 전압(Vboot)을 소정 크기의 전압으로 분배하여 분배전압(Voltage DIVision; VDIVa)을 출력한다. 비교부(420a)는 인에이블바신호(ENb)에 따라 동기되며, 전압 분배부(410a)의 분배전압(VDIVa)과 기준전압 발생부(도 1의 '120'참조)의 기준전압(Vref)을 비교하여 클램프신호1(clamp1)을 출력한다. 전압 강하부(430a)는 클램프신호1(clamp1)에 따라 부스팅 전압(Vboot)을 접지단자(Vss)로 패스(pass)시켜 부스팅 전압(Vboot)을 목표치 워드라인 전압(VBOOT)으로 강하시킨다.
상기의 동작을 구현하기 위하여, 상기 전압 분배부(410a)는 부스트랩회로(110)의 출력단과 접지단자(Vss) 사이에 직렬로 접속되는 PMOS1 트랜지스터(P1a), 저항1(R1a) 및 저항2(R2a)와, 인에이블신호(EN)에 의해 동기되어 상기 PMOS1 트랜지스터(P1a)을 턴-온(turn-on)시키는 레벨쉬프터1(Level SHifter; LSH1a)을 포함한다. 즉, PMOS1 트랜지스터(P1a)는 부스트랩 회로(110)의 출력단과 저항1(R1a) 사이에 접속되며, 레벨쉬프터1(LSH1a)에 의해 턴-온된다. 저항1(R1a)은 PMOS1 트랜지스터(P1a)과 저항2(R2a) 간에 접속된다. 저항2(R2a)는 저항1(R1a)과 접지단자(Vss) 사이에 접속된다. 레벨쉬프터1(LSH1a)은 인에이블신호(EN)에 의해 동기되며, 부스트랩 회로(110)의 출력단과 PMOS1 트랜지스터(P1a)의 게이트전극 사이에 접속된다.
또한, 상기 전압 강하부(430a)는 부스트랩 회로(110)의 출력단과 접지단자(Vss) 사이에 직렬로 접속되는 저항3(R3a) 및 NMOS1 트랜지스터(N1a)와, 클램프 신호1(clamp1)의 반전신호인 클램프 신호바1(clamp1_b)에 의해 동기되어 NMOS1 트랜지스터(N1a)를 턴-온시키는 레벨쉬프터2(LSH2a)를 포함한다. 즉, 저항3(R3a)은 부스트랩 회로(110)의 출력단과 NMOS1 트랜지스터(N1a) 사이에 접속된다. NMOS1 트랜지스터(N1a)는 저항3(R3a)와 접지단자(Vss) 사이에 접속되며, 레벨쉬프터2(LSH2a)에 의해 턴-온된다. 레벨쉬프터2(LSH2)는 클램프 신호바1(clamp1_b)에 따라 동기되며, 부스트랩 회로(110)와 NMOS1 트랜지스터(N1a)의 게이트전극 사이에 접속된다. 여기서, 저항3(R3a)은 필수불가결한 구성요소가 아니며, 생략 가능하다.
도 5를 참조하면, 제2 실시예에 따른 클램프 회로1(130a)은 전압분배부(510a), 비교부(520a) 및 전압 강하부(530a)를 포함한다. 전압 분배부(510a)는 부스트랩 회로(도 1의 '110'참조)의 부스팅 전압(Vboot)을 소정 크기의 전압으로 분배하여 분배전압(Voltage DIVision; VDIVa)을 출력한다. 비교부(520a)는 인에이블바신호(ENb)에 따라 동기되며, 전압 분배부(510a)의 분배전압(VDIVa)과 기준전압 발생부(도 1의 '120'참조)의 기준전압(Vref)을 비교하여 클램프신호1(clamp1)을 출력한다. 전압 강하부(530a)는 클램프신호1(clamp1)에 따라 부스팅 전압(Vboot)을 접지단자(Vss)로 패스(pass)시켜 부스팅 전압(Vboot)을 목표치 워드라인 전압(VBOOT)으로 강하시킨다.
상기의 동작을 구현하기 위하여, 상기 전압 분배부(510a)는 부스트랩 회로(110)의 출력단과 접지단자(Vss) 사이에 직렬로 접속되는 PMOS2 트랜지스터(P2a), 캐패시터1(Capacitor; C1a) 및 캐패시터2(C2a)와, 상기 PMOS2 트랜지스터(P2a)을 턴-온(turn-on)시키는 레벨쉬프터3(Level SHifter; LSH3a)을 포함한다. 즉, PMOS2 트랜지스터(P2a)는 부스트랩 회로(110)의 출력단과 캐패시터1(C1a) 간에 접속되며, 레벨쉬프터3(LSH3a)에 의해 턴-온된다. 캐패시터1(C1a)은 PMOS2 트랜지스터(P2a)와 캐패시터2(C2a) 사이에 접속된다. 캐패시터2(C2a)는 캐패시터1(C1a)과 접지단자(Vss) 사이에 접속된다. 레벨쉬프터3(LSH3a)은 인에이블신호(EN)에 의해 동기되며, 부스트랩 회로(110)의 출력단과 PMOS2 트랜지스터(P2a)의 게이트전극 사이에 접속된다.
또한, 전압 강하부(530a)는 부스트랩 회로(110)의 출력단과 접지단자(Vss) 사이에 직렬로 접속되는 저항4(R4a) 및 NMOS2 트랜지스터(N2a)와, 상기 NMOS2 트랜지스터(N2a)를 턴-온시키는 레벨쉬프터4(LSH4a)를 포함한다. 즉, 저항4(R4a)은 부스트랩 회로(110)의 출력단과 NMOS2 트랜지스터(N2a) 사이에 접속된다. NMOS2 트랜지스터(N2a)는 저항4(R4a)와 접지단자(Vss) 사이에 접속되며, 레벨쉬프터4(LSH4a)에 의해 턴-온된다. 레벨쉬프터4(LSH4a)는 클램프 신호1(clamp1)가 인버터4(INV4a)에 반전된 반전신호인 클램프 신호바1(clamp1_b)에 따라 동기되며, 부스트랩 회로(110)와 NMOS2 트랜지스터(N2a)의 게이트전극 사이에 접속된다. 여기서, 저항4(R4a)는 필수불가결한 구성요소가 아니며, 생략 가능하다.
도 4 및 도 5에 도시된 바와 같이, 제1 실시예에 따른 클램프 회로1(130a)의 전압 분배부(410a)에서는, 부스팅 전압(Vboot)을 분배하여 분배전압(VDIVa)을 출력하기 위해 저항1(R1a)과 저항2(R2a)가 직렬로 접속되나, 제2 실시예에 따른 클램프 회로2(130a)의 전압 분배부(510a)에서는 캐패시터1(C1a)과 캐패시터2(C2a)가 직렬로 접속된다. 이는, 일반적으로 저항소자가 그 특성상 캐패시터 소자에 비해 전류 소모가 크기 때문인데, 이러한 전류 소모를 최소화하기 위하여 캐패시터 소자를 이용하는 것이 바람직하다. 한편, 저항소자와 캐패시터 소자를 직렬로 접속하여 사용할 수 도 있다.
또한, 클램프 회로들(130a 및 130c)을 부스팅 전압(Vboot)의 크기에 따라 독립적으로 구동시키기 위하여 각 클램프 회로들(130a 및 130c)의 전압 분배부(410a 내지 410c, 또는 510a 내지 510c)에 구성된 저항들(R1a 및 R2a) 또는 캐패시터들(C1a 및 C2a)의 값을 다르게 설정하여 구성한다. 예컨대, 하기의 표 2와 같이 부스팅 전압(Vboot)에 따라 클램프 회로들(130a 내지 130c)의 독립적으로 구동되도록 저항들(R1a 및 R2a) 또는 캐패시터(C1a 및 C2a)의 값을 설정한다.
부스팅 전압(Vboot) 클램프 회로1 클램프 회로2 클램프 회로3
Vboot ≥8V ON ON ON
8V > Vboot ≥7V OFF ON ON
7V > Vboot ≥6V OFF OFF ON
상기 표 2에 나타낸 바와 같이, 부스팅 전압(Vboot)이 '8V' 이상일 경우에는, 클램프 회로들(130a 내지 130c)이 모두 구동(ON)되도록 하고, 부스팅 전압(Vboot)이 '8V > Vboot ≥7V'일 경우에는, 클램프 회로들(130a 내지 130c)중 클램프 회로2(130b)와 클램프 회로3(130c)만 구동(ON)되도록 하며, 부스팅 전압(Vboot)이 '7V > Vboot ≥6V'일 경우에는, 클램프 회로들(130a 내지 130c)중 클램프 회로3(130c)만 구동(ON)되도록, 각 클램프 회로들(130a 내지 130c)의 저항들(R1a 및 R2a) 또는 캐패시터들(C1a 및 C2a)의 값을 설정한다. 여기서, 클램프 회로들(130a 내지 130c)의 구동(ON)은 전압 강하부들(430a 내지 430c)의 NMOS1 트랜지스터들(N1a)을 통해 부스팅 전압(Vboot)을 접지단자(Vss)로 패스시켜 강하시키는 동작을 말한다.
한편, 도 4에 도시된 레벨쉬프터1 및 레벨쉬프터2(LSH1a 및 LSH2a)는 모두 인버팅(inverting) 레벨쉬프터로 동작되며, 서로 동일한 구성으로 이루어진다. 이를 도 6을 통해 설명한다.
도 6을 참조하면, 레벨쉬프터1 및 레벨쉬프터2(LSH1a 및 LSH2a)는 부스트랩 회로(도 1의 '110'참조)의 출력단과 접지단자(Vss) 사이에 직렬로 각각 접속되는 PMOS3 트랜지스터(P3) 및 NMOS3 트랜지스터(N3a)와, PMOS4 트랜지스터(P4) 및NMOS4 트랜지스터(N4)를 포함한다. 즉, 레벨쉬프터1(LSH1a)은 인에이블신호(EN)에 의해 동기되어, 인에이블신호(EN)의 반전신호를 PMOS1 트랜지스터(P1)의 게이트전극으로 출력한다. 레벨쉬프터2(LSH2a)는 클램프 신호바1(clamp1_b)에 의해 동기되어, 클램프 신호바1(clamp1_b)의 반전신호를 NMOS1 트랜지스터(N1)의 게이트전극으로 출력한다.
구체적으로, PMOS3 트랜지스터(P3)는 부스트랩 회로(110)의 출력단과 NMOS3 트랜지스터(N3)(또는, 출력단(OUT)) 사이에 접속되며, 부스팅 전압(Vboot)에 의해 턴-온된다. NMOS3 트랜지스터(N3)는 출력단(OUT)과 접지단자(Vss) 사이에 접속되며, 클램프 신호바1(clamp1_b) 또는 인에이블신호(EN)에 의해 턴-온된다. PMOS4 트랜지스터(P4)는 부스트랩 회로(110)의 출력단과 NMOS4 트랜지스터(N4)사이에 접속되며, 출력단(OUT)의 전위에 턴-온된다. NMOS4 트랜지스터(N4)는 PMOS4 트랜지스터(P4)와 접지단자(Vss) 사이에 접속되며, 클램프 신호바1(clamp1_b) 또는 인에이블신호(EN)가 인버터5(INV5)에 반전된 반전신호에 의해 턴-온되어, 출력단(OUT)으로 접지전압을 전송한다.
이하에서는, 본 발명의 바람직한 실시예에 따른 부스팅 회로의 동작특성을 일례로 도시한 도 7 및 도 8을 통해 구체적으로 설명하기로 한다. 여기서, 도 7은 부스팅 회로의 입/출력신호들(clamp_en, VBOOT, clamp1, clamp2, clamp3 등)의 파형도이며, 도 8은 도 7에 도시된 각 신호들의 시뮬레이션 결과(simulation result) 파형도이다.
예컨대, 전압 분배부들(410a 내지 410c)의 저항1들(R1a 내지 R1c)과, 저항2들(R2a 내지 R2c)은, 부스팅 전압(Vboot)이 '8V' 이상으로 출력되는 경우 분배되는 모든 분배전압들(VDIVa 내지 VDIVc)이 기준전압(Vref)보다 높게 분배되고, 부스팅 전압(Vboot)이 '8V > Vboot ≥7V'로 출력되는 경우 분배전압들(VDIVa 내지 VDIVc)중 분배전압(VDIVa)을 제외한 다른 분배전압들(VDIVb 및 VDIVc)이 기준전압(Vref)보다 높게 분배되고, 부스팅 전압(Vboot)이 '7V > Vboot ≥6V'로 출력되는 경우 분배전압들(VDIVa 내지 VDIVc)중 분배전압(VDIVc)만 기준전압(Vref)보다 높게 분배되도록 설정된다.
일례로, 부스팅 전압(Vboot)이 '8V' 이상으로 출력되는 경우에, 클램프 회로들(130a 내지130c)의 동작특성을 도 1 내지 도 6, 도 7 및 도 8을 참조하여 설명하기로 한다.
도 1 내지 도 6, 도 7 및 도 8을 참조하면, 해당 독출 메모리 셀의 어드레스를 검출하기 위한 어드레스 천이 검출신호바(Address Transition Detetor bar; ATDb)가 활성화, 즉 하이상태(high state)로 천이되는 상태에서, 인에이블신호(EN)가 하이상태로 레벨쉬프터1들(LSH1a 내지 LHS1c)로 입력되면, 레벨쉬프터1들(LSH1a 내지 LHS1c)은 하이상태의 인에이블신호(EN)에 의해 모두 구동된다. 하이상태의 인에이블신호(EN)에 의해 구동되는 레벨쉬프터1들(LSH1a 내지 LHS1c) 각각은 후단에 접속되는 각 PMOS1 트랜지스터(P1a, P1b 또는 P1c)의 게이트전극으로 로우상태(low state)의 접지전압을 출력한다.
이후, PMOS1 트랜지스터(P1a, P1b 또는 P1c)은 로우상태의 접지전압에 의해 모두 턴-온되고, 부스팅 전압(Vboot)을 저항1(R1a, R1b 또는 R1c)과 저항2(R2a,R2b 또는 R2c)로 전송한다. 저항1들(R1a 내지 R1c)과 저항2들(R2a 내지 R2c)로 전송된 부스팅 전압(Vboot)은 소정 비율(예컨대, 클램프 회로들마다 서로 다르게 설정됨)로 분배되며, 이에 따라, 분배에 의해 전압 크기가 서로 다른 분배전압들(VDIVa 내지 VDIVc)은 해당 비교부(420a, 420b 또는 420c)로 각각 출력된다. 각 비교부들(420a 내지 420c)은 이 분배전압(VDIVa, VDIVb 또는 VDIVc)을 기준전압 발생부(120)로부터 전송된 기준전압(Vref)과 비교하고, 기준전압(Vref)보다 높을 경우, 하이상태의 클램프 신호(clamp1, clmap2 또는 clamp3)를 인버터3(INV3a, INV3b 또는 INV3c)로 각각 출력한다. 여기서는, 부스팅 전압(Vboot)이 '8V' 이상으로 출력되기 때문에, 각 전압 분배부들(410a 내지 410c)에서 출력되는 분배전압들(VDIVa 내지 VDIVc)은 기준전압(Vref)보다 모두 높은 전압으로 분배된다.
이후, 비교부들(420a 내지 420c)로부터 출력되는 클램프 신호(clamp1, clamp2 또는 clamp3)는 인버터3(INV3a, INV3b 또는 INV3c)을 통해 반전(즉, 로우상태의 클램프 신호바들(clamp1_b 내지 clamp3_b))되어 전압 강하부들(430a 내지 430c)의 레벨쉬프터2들(LSH2a 내지 LSH2c)로 각각 출력된다. 레벨쉬프터2들(LSH2a 내지 LSH2c)은 입력되는 로우상태의 클램프 신호바들(clamp1_b 내지 clamp3_b)을 각각 하이상태(즉, 부스팅 전압에 해당하는 8V이상)로 천이시켜 NMOS1 트랜지스터(N1a, N1b 또는 N1c) 구동신호인 전압강하 제어신호(CLAMP1, CLAMP2 또는 CLAMP3)를 각각 출력한다.
이후, 전압 강하부들(430a 내지 430c)의 각 NMOS1 트랜지스터(N1a, N1a 또는N1c)는 하이상태의 전압강하 제어신호(CLAMP1, CLAMP2 또는 CLAMP3)에 의해 턴-온된다. 부스팅 전압(Vboot)은 저항3들(R3a 내지 R3c)과 NMOS1 트랜지스터들(N1a 내지 N1c)을 통해 접지단자(Vss)로 패스되어 전압이 하강하게 된다. 이에 따라, 워드라인전압(VBOOT)은 도시된 'A'부위(도 7참조)에서와 같이 클랭핑 타임1(Clamping Time1; CT1) 내에서 급강하한다.
즉, 부스트랩 회로(110)을 통해 부스팅 전압(Vboot)이 '8V' 이상으로 출력되는 경우에는, 클램프 회로부(130)를 구성하는 클램프 회로들(130a 내지 130c)을 모두 구동시켜, 부스트랩 회로(110)의 출력단과 접지단자(Vss) 간에 전류 패스경로를 형성함으로써, 단 시간(CT1)내에 부스팅 전압(Vboot)을 하강시켜 속도가 빠르고 안정화된 워드라인 전압(VBOOT)을 얻을 수 있다.
다른 예로, 부스팅 전압(Vboot)이 '8V > Vboot ≥7V'로 출력되는 경우에, 클램프 회로들(130a 내지130c)의 동작특성을 도 1 내지 도 6, 도 7 및 도 8을 참조하여 설명하기로 한다.
도 1 내지 도 6, 도 7 및 도 8을 참조하면, 해당 독출 메모리 셀의 어드레스를 검출하기 위한 어드레스 천이 검출신호바(ATDb)가 활성화, 즉 하이상태로 천이되는 상태에서, 인에이블신호(EN)가 하이상태로 레벨쉬프터1들(LSH1a 내지 LHS1c)로 입력되면, 레벨쉬프터1들(LSH1a 내지 LHS1c)은 하이상태의 인에이블신호(EN)에 의해 모두 구동된다. 하이상태의 인에이블신호(EN)에 의해 구동되는 레벨쉬프터1들(LSH1a 내지 LHS1c) 각각은 후단에 접속되는 각 PMOS1 트랜지스터(P1a, P1b 또는 P1c)의 게이트전극으로 로우상태(low state)의 접지전압을 출력한다.
이후, PMOS1 트랜지스터(P1a, P1b 또는 P1c)는 로우상태의 접지전압에 의해 모두 턴-온되고, 부스팅 전압(Vboot)을 저항1(R1a, R1b 또는 R1c)과 저항2(R2a, R2b 또는 R2c)로 전송한다. 저항1들(R1a 내지 R1c)과 저항2들(R2a 내지 R2c)로 전송된 부스팅 전압(Vboot)은 소정 비율로 분배되며, 이에 따라, 분배에 의해 전압 크기가 서로 다른 분배전압들(VDIVa 내지 VDIVc)은 해당 비교부(420a, 420b 또는 420c)로 각각 출력된다. 각 비교부들(420a 내지 420c)은 이 분배전압(VDIVa, VDIVb 또는 VDIVc)을 기준전압 발생부(120)로부터 전송된 기준전압(Vref)과 비교하고, 기준전압(Vref)보다 높을 경우, 하이상태의 클램프 신호(clamp1, clmap2 또는 clamp3)를 인버터3(INV3a, INV3b 또는 INV3c)로 각각 출력한다. 여기서, 부스팅 전압(Vboot)이 '8V > Vboot ≥7V'로 출력되는 경우, 각 전압 분배부들(410a 내지 410c)에서 출력되는 분배전압들(VDIVa 내지 VDIVc)중, 전압분배부(410a)에서 분배되는 분배전압(VDIVa)은 기준전압(Vref)보다 낮은 전압으로 분배되고, 다른 분배전압들(VDIVb 및 VDIVc)은 기준전압(Vref)보다 높은 전압으로 분배된다. 이에 따라, 비교부(420a)는 로우상태의 클램프 신호1(clamp1)을 출력하는 반면, 다른 비교부들(420b 및 420c)은 하이상태의 클램프 신호들(clamp2 및 clamp3)을 각각 출력한다.
이후, 비교부(420a)로부터 출력되는 클램프 신호1(clamp1)은 인버터3(INV3a)를 통해 하이상태로 천이되어 레벨쉬프터2(LSH2a)로 출력되고, 다른 비교부들(420b 및 420c)로부터 출력되는 클램프 신호들(clamp2 및 clamp3)은 인버터3들(INV3b 및INV3c)을 통해 로우상태로 천이되어 레벨쉬프터2들(LSH2b 및 LSH2c)로 각각 출력된다. 레벨쉬프터2(LSH2a)는 입력되는 하이상태의 클램프 신호바1(clamp1_b)을 로우상태(즉, 접지전압)로 천이시켜 NMOS1 트랜지스터(N1a)의 구동신호인 전압강하 제어신호(CLAMP1)를 출력하고, 레벨쉬프터2들(LSH2b 및 LSH2c)은 입력되는 로우상태의 클램프 신호바들(clamp2_b 및 clamp3_b)을 하이상태(즉, 부스팅 전압에 해당하는 전압)로 천이시켜 NMOS1 트랜지스터들(N1b 및 N1c)의 구동신호인 전압강하 제어신호들(CLAMP2 및 CLAMP3)을 출력한다.
이후, NMOS1 트랜지스터(N1a)는 로우상태의 전압강하 제어신호(CLAMP1)에 의해 턴-오프되고, NMOS1 트랜지스터들(N1b 및 N1c)은 하이상태의 전압강하 제어신호(CLAMP2 또는 CLAMP3)에 의해 턴-온된다. 이에 따라, 부스팅 전압(Vboot)은 부스트랩 회로(110)의 출력단과, 클램프 회로들(130b 및 130c)의 저항3들(R3b 및 R3c) 및 NMOS2 트랜지스터들(N1b 및 N1c)을 경유하여 접지단자(Vss)로 패스되어 하강하게 된다. 이에 따라, 워드라인 전압(VBOOT)은 도시된 'A'부위에서와 같이 클랭핑 타임2(Clamping Time2; CT2) 내에서 하강한다.
즉, 부스트랩 회로(110)을 통해 부스팅 전압(Vboot)이 '8V > Vboot ≥7V'로출력되는 경우에는, 클램프 회로부(130)를 구성하는 클램프 회로들(130a 내지 130c)중 클램프 회로들(130b 및 130c)만 구동시켜, 이들을 통해, 부스트랩 회로(110)의 출력단과 접지단자(Vss) 간에 전류 패스경로를 형성함으로써, 클램프 타임2(CT2) 내에 부스팅 전압(Vboot)을 하강시켜 안정화된 워드라인 전압(VBOOT)을 얻을 수 있다.
또 다른 예로, 부스팅 전압(Vboot)이 '7V > Vboot ≥6V'로 출력되는 경우에, 클램프 회로들(130a 내지130c)의 동작특성을 도 1 내지 도 6, 도 7 및 도 8을 참조하여 설명하기로 한다.
도 1 내지 도 6, 도 7 및 도 8을 참조하면, 해당 독출 메모리 셀의 어드레스를 검출하기 위한 어드레스 천이 검출신호바(ATDb)가 활성화, 즉 하이상태로 천이되는 상태에서, 인에이블신호(EN)가 하이상태로 레벨쉬프터1들(LSH1a 내지 LHS1c)로 입력되면, 레벨쉬프터1들(LSH1a 내지 LHS1c)은 하이상태의 인에이블신호(EN)에 의해 모두 구동된다. 하이상태의 인에이블신호(EN)에 의해 구동되는 레벨쉬프터1들(LSH1a 내지 LHS1c) 각각은 후단에 접속되는 각 PMOS1 트랜지스터(P1a, P1b 또는 P1c)의 게이트전극으로 로우상태의 접지전압을 출력한다.
이후, PMOS1 트랜지스터(P1a, P1b 또는 P1c)은 로우상태의 접지전압에 의해 모두 턴-온되고, 부스팅 전압(Vboot)을 저항1(R1a, R1b 또는 R1c)과 저항2(R2a, R2b 또는 R2c)로 전송한다. 저항1들(R1a 내지 R1c)과 저항2들(R2a 내지 R2c)로 전송된 부스팅 전압(Vboot)은 소정 비율로 분배되며, 이에 따라, 분배에 의해 전압 크기가 서로 다른 분배전압들(VDIVa 내지 VDIVc)은 해당 비교부(420a, 420b 또는 420c)로 각각 출력된다. 각 비교부들(420a 내지 420c)은 이 분배전압(VDIVa, VDIVb 또는 VDIVc)을 기준전압 발생부(120)로부터 전송된 기준전압(Vref)과 비교하고, 기준전압(Vref)보다 높을 경우, 하이상태의 클램프 신호(clamp1, clmap2 또는 clamp3)를 인버터3(INV3a, INV3b 또는 INV3c)로 각각 출력한다. 여기서, 부스팅 전압(Vboot)이 '7V > Vboot ≥6V'로 출력되는 경우, 각 전압 분배부들(410a 내지 410c)에서 출력되는 분배전압들(VDIVa 내지 VDIVc)중, 전압 분배부들(410a 및 410b)에서 분배되는 분배전압들(VDIVa 및 VDIVb)은 기준전압(Vref)보다 낮은 전압으로 분배되고, 다른 분배전압(VDIVc)은 기준전압(Vref)보다 높은 전압으로 분배된다. 이에 따라, 비교부들(420a 및 420b)는 로우상태의 클램프 신호들(clamp1 및 clamp2)을 출력하는 반면, 다른 비교부(420c)은 하이상태의 클램프 신호3(clamp3)를 출력한다.
이후, 비교부들(420a 및 420b)로부터 출력되는 클램프 신호들(clamp1 및 clamp2)은 인버터3들(INV3a 및 INV3b)를 통해 하이상태로 천이되어 레벨쉬프터2들(LSH2a 및 LSH2b)로 출력되고, 다른 비교부(420c)로부터 출력되는 클램프 신호3(clamp3)은 인버터3(INV3c)을 통해 로우상태로 천이되어 레벨쉬프터2(LSH2c)로 출력된다. 레벨쉬프터2들(LSH2a 및 LSH2b)은 입력되는 하이상태의 클램프 신호바들(clamp1_b 및 clamp2_b)을 로우상태(즉, 접지전압)로 천이시켜 NMOS1 트랜지스터(N1a 또는 N1b)의 구동신호인 전압강하 제어신호(CLAMP1 또는 CLAMP2)를 출력하고, 레벨쉬프터2(LSH2c)는 입력되는 로우상태의 클램프 신호바3(clamp3_b)을 하이상태(즉, 부스팅 전압에 해당하는 전압)으로 천이시켜 NMOS1 트랜지스터(N1c)의 구동신호인 전압강하 제어신호(CLAMP3)을 출력한다.
이후, NMOS1 트랜지스터들(N1a 및 N1b)는 로우상태의 전압강하 제어신호(CLAMP1 또는 CLAMP2)에 의해 턴-오프되고, NMOS1 트랜지스터(N1c)는 하이상태의 전압강하 제어신호(CLAMP3)에 의해 턴-온된다. 이에 따라, 부스팅전압(Vboot)은 부스트랩 회로(110)의 출력단과, 클램프 회로(130c)의 저항3(R3c) 및 NMOS2 트랜지스터(N1c)을 경유하여 접지단자(Vss)로 패스되어 하강하게 된다. 이에 따라, 워드라인 전압(VBOOT)은 도시된 'A'부위에서와 같이 클랭핑 타임3(Clamping Time3; CT3) 내에서 하강한다.
즉, 부스트랩 회로(110)을 통해 부스팅 전압(Vboot)이 '7V > Vboot ≥6V'로출력되는 경우에는, 클램프 회로부(130)를 구성하는 클램프 회로들(130a 내지 130c)중 클램프 회로(130c)만 구동시켜, 이 들을 통해, 부스트랩 회로(110)의 출력단과 접지단자(Vss) 간에 전류 패스 경로를 형성함으로써, 클램핑 타임3(CT3) 내에 부스팅 전압(Vboot)을 하강시켜 더욱 안정화된 워드라인 전압(VBOOT)을 얻을 수 있다.
상기의 실시예들을 토대로 하여 볼 때, 본 발명은 클램프 회로부(130)를 적어도 하나 이상의 클램프 회로들로 구성하고, 이들을 원하는 센싱 구간에서 독립적으로 적어도 하나 이상 구동시켜, 부스팅 전압(Vboot)을 하강시킨다. 또한, 저전위 전원전압(LVcc)이 인가되는 경우, 즉 센싱을 하지 않는 동안에는 클램프 인에이블신호(clamp_en)를 통해 전압 분배부를 구동시키지 않기 때문에 종래 기술에서 필수불가결하게 발생하는 전류의 소모을 방지할 수 있다. 또한, 도 12에 도시된 'A'부위에서 발생하는 언더 숫트(under shoot)현상을 방지할 수 있으며, 클램핑 타임(CT)(도 7의 'CT3'와 동일한 시간)을 크게 단축(도 7의 'CT1 및 CT2'참조)시킬 수 있다. 한편, 도 12에서 전압강하 제어신호(CLMAP)는 도 7의 전압강하 제어신호(CLAMP3)에 해당하고, 도시된 클램프 신호(clamp)는 도 7의 클램프신호3(clamp3)에 해당한다. 따라서, 본 발명은 종래 기술에 비해 안정적이면서, 독출 억세스 타임이 빠른 워드라인 전압(VBOOT)을 생성할 수 있으며, 이를 통해 워드라인으로 인가되는 전압(W/L)을 안정적으로 얻을 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명에서는 클램프 회로부를 3개의 클램프 회로로 구성하였으나, 이는 일 실시예로 그 이상 또는 그 이하로 가능하며, 이는 설계에 따라 변경가능하다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는, 부스팅 전압을 목표치 워드라인 전압으로 하강시키기 위하여, 적어도 하나 이상의 클램프 회로들을 구성하고, 이 들을 원하는 센싱 구간에서 독립적으로 적어도 하나 이상 구동하여 부스팅 전압을 하강시킴으로써, 데이터 독출 동작시, 독출 억세스 타임이 빠르고, 전류 소모를 최소화하며, 안정화된 워드라인 전압을 생성할 수 있다.

Claims (20)

  1. 제1 전압을 입력받고, 상기 제1 전압을 분배하는 전압 분배부;
    기준전압을 입력받고, 상기 기준전압과 상기 전압 분배부를 통해 분배된 분배전압을 비교하여, 상기 분배전압이 상기 기준전압보다 높을 경우에는 제1 신호를 출력하고, 그 이외에는 상기 제1 신호와 위상이 상반되는 제2 신호를 출력하는 비교부; 및
    상기 제1 신호에 의해 구동되고, 상기 제1 전압을 제2 전압으로 하강시키는 전압 하강부를 포함하는 것을 특징으로 하는 클램프 회로.
  2. 제 1 항에 있어서, 상기 전압 분배부는,
    상기 제1 전압이 입력되는 입력단과 접지단자 사이에 접속된 분배수단을 포함하는 것을 특징으로 하는 클램프 회로.
  3. 제 2 항에 있어서, 상기 분배수단은,
    적어도 2개의 저항 또는 적어도 2개의 캐패시터가 직렬로 접속되어 이루어진 것을 특징으로 하는 클램프 회로.
  4. 제 1 항에 있어서, 상기 전압 분배부는,
    인에이블 신호에 따라 상기 제1 전압을 반전시켜 출력하는 레벨쉬프터 회로;
    상기 레벨쉬프터 회로의 출력신호에 의해 구동되어 상기 제1 전압을 전송하는 트랜지스터; 및
    상기 트랜지스터로부터 전송된 상기 제1 전압을 입력받아 분배하는 분배수단을 포함하는 것을 특징으로 하는 클램프 회로.
  5. 제 4 항에 있어서, 상기 분배수단은,
    적어도 2개의 저항 또는 적어도 2개의 캐패시터가 직렬로 접속되어 이루어진 것을 특징으로 하는 클램프 회로.
  6. 제 4 항에 있어서, 상기 분배수단은,
    적어도 하나의 저항과 적어도 하나의 캐패시터가 직렬로 접속되어 이루어진 것을 특징으로 하는 클램프 회로.
  7. 제 1 항에 있어서, 상기 전압 강하부는,
    상기 제1 전압이 입력되는 입력단과, 접지단자 사이에 상기 제1 전압을 하강시키기 위한 강하수단을 포함하는 것을 특징으로 하는 클램프 회로.
  8. 제 7 항에 있어서, 상기 강하수단은,
    상기 입력단과 접속되는 저항; 및
    상기 저항과 직렬 접속되고, 상기 제1 신호에 의해 턴-온되는 트랜지스터를포함하는 것을 특징으로 하는 클램프 회로.
  9. 제 1 항에 있어서, 상기 전압 강하부는,
    상기 제1 신호에 의해 구동되어 상기 제1 전압을 반전시켜 출력하는 레벨쉬프터 회로; 및
    상기 레벨쉬프터 회로의 출력신호에 의해 구동되며, 상기 제1 전압을 접지단자로 전송하는 트랜지스터를 포함하는 것을 특징으로 하는 클램프 회로.
  10. 제1 전압을 부스팅하여, 제2 전압을 출력하는 부스트랩 회로;
    기준전압을 생성하여, 출력하는 기준전압 발생부; 및
    제 1 항의 클램프 회로를 적어도 하나 이상 포함하고, 상기 클램프 회로 각각은 상기 제2 전압과 상기 기준전압을 입력받아 서로 비교하며, 비교 결과에 따라 상기 클램프 회로중 적어도 하나가 구동되어 상기 제2 전압을 목표치 전압으로 하강시키는 클램프 회로부를 포함하는 것을 특징으로 하는 부스팅 회로.
  11. 제 10 항에 있어서, 상기 클램프 회로 각각의 전압 분배부는,
    서로 다른 크기를 가지는 분배전압을 생성하기 위한 분배수단을 포함하는 것을 특징으로 하는 부스팅 회로.
  12. 제 10 항에 있어서, 상기 클램프 회로 각각의 전압 분배부는,
    인에이블신호에 따라 상기 제2 전압을 반전시켜 출력하는 레벨쉬프터 회로;
    상기 레벨쉬프터 회로의 출력신호에 의해 구동되어 상기 제2 전압을 전송하는 트랜지스터; 및
    상기 트랜지스터로부터 전송된 상기 제2 전압을 입력받아 분배하는 분배수단을 포함하는 것을 특징으로 하는 클램프 회로.
  13. 제 11 항 또는 12항에 있어서, 상기 분배수단은,
    적어도 2개의 저항소자 또는 적어도 2개의 캐패시터소자가 직렬로 접속되어 이루어진 것을 특징으로 하는 부스팅 회로.
  14. 제 11 항 또는 12항에 있어서, 상기 분배수단은,
    적어도 하나의 저항소자와 적어도 하나의 캐패시터가 직렬로 접속되어 이루어진 것을 특징으로 하는 부스팅 회로.
  15. 제 10 항에 있어서, 상기 클램프 회로 각각의 전압 분배부는,
    인에이블신호에 따라 구동되는 것을 특징으로 하는 부스팅 회로.
  16. 제 15 항에 있어서, 상기 인에이블신호는,
    상기 클램프 회로 각각의 비교부로 부터 출력되는 클램프 신호들과, 상기 클램프 회로부를 구동시키는 클램프 인에이블신호를 논리 조합하는 논리 조합부를 통해 생성되는 것을 특징으로 하는 부스팅 회로.
  17. 제 16 항에 있어서, 상기 논리 조합부는,
    노아 게이트, 오아 게이트, 앤드 게이트, 난드 게이트 및 인버터로 구성되거나, 이들이 적어도 하나 이상 접속되어 이루어지는 것을 특징으로 하는 부스팅 회로.
  18. 제 16 항에 있어서, 상기 논리 조합부는,
    상기 클램프 신호들과, 상기 클램프 인에이블신호들을 부정 논리합하는 노아 게이트; 및
    상기 노아 게이트의 출력을 반전시키는 인버터를 포함하는 것을 특징으로 하는 부스팅 회로.
  19. 제 16 항에 있어서, 상기 논리 조합부는,
    상기 클램프 신호들과, 상기 클램프 인에이블신호들을 부정 논리합하는 난드 게이트; 및
    상기 난드 게이트의 출력을 반전시키는 인버터를 포함하는 것을 특징으로 하는 부스팅 회로
  20. 제 10 항에 있어서, 상기 클램프 회로 각각의 비교부는,
    상기 클램프 회로 각각의 전압 분배부를 구동시키기 위한 인에이블신호를 반전시킨 인에이블바신호에 의해 구동하는 것을 특징으로 하는 부스팅 회로.
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