KR0124049B1 - 반도체 집적장치의 가변승압회로 - Google Patents

Abstract

본 발명은 반도체 집적장치의 가변승압회로에 있어서, 전원전압의 변화를 감지하여 전원전압 감지신호를 출력하는 전원전압 감지회로와, 칩의 활성화 상태를 인식하여 칩 활성화 감지 펄스를 발생하는 칩 활성화 감지회로와, 전원전압을 입력하여 소정 레벨 승압한 후 승압전압을 출력하는 승압회로와, 승압회로에 접속하며 전원전압 감지 신호를 입력하며 칩 활성화 감지신호의 제어에 의하여 상기 승압전압을 가변할 수 있는 가변승압 클램프회로를 구비하여, 전원전압이 일정 레벨 이하인 경우 승압전압을 직접 출력하며, 전원전압이 일정 레벨 이상인 경우 가변승압 클램프 회로에 의하여 승압전압을 전압강하시켜 출력함을 특징으로 한다. 본 발명에 의하여 전원전압에 대응되도록 승압전압을 가변적으로 출력하므로서 데이타의 안정된 저장 및 독출 동작을 확보하며, 메모리 셀의 게이트 산화막을 보호함으로써 신뢰성을 높일 수 있는 효과가 있다.

Description

반도체 집적장치의 가변승압회로

제1a도 및 b도는 종래의 기술에 의한 승압회로를 보이는 도면.

제2도는 제1a도 및 b도의 승압회로에 의한 전원전압 및 승압전압의 동작 파형도를 보이는 도면.

제3도는 본 발명에 의한 가변승압회로의 개략적 블럭 다이어그램을 보이는 도면.

제4도는 제3도의 전원전압 감지회로의 상세 회로를 보이는 도면.

제5도는 제4도의 전원전압 감지회로에 따른 동작 파형도를 보이는 도면.

제6도는 제3도의 칩 활성화 감지회로에 상세 회로를 보이는 도면.

제7도는 제3도의 가변승압 클램프회로의 상세 회로를 보이는 도면.

제8도는 제7도에 따른 동작 파형도를 보이는 도면이다.

제9도는 본 발명에 의한 가변승압회로의 동작 상태를 보이는 도면.

제10도는 본 발명의 또다른 실시예에 따른 가변승압회로의 개략적 블럭 다이어그램을 보이는 도면.

제11도는 제10도의 내부전원전압 변환회로의 상세회로를 보이는 도면.

제12도는 제10도의 활성화 지연회로를 보이는 도면.

제13도는 제10도의 가변승압 클램프회로의 상세회로를 보이는 도면.

제14도, 제15도는 제13도에 따른 동작 파형도를 보이는 도면.

제16도는 본 발명의 또다른 실시예에 따른 가변승압회로를 보이는 도면.

제17도는 제16도에 따른 동작 타이밍도를 보이는 도면.

제18a도 내지 c도는 제16도에 따른 클램핑 제어신호의 전압레벨 강하회로를 보이는 도면.

제19도는 본 발명의 또다른 실시예에 따른 가변승압회로를 보이는 도면.

제20도는 제19도에 따른 동작 타이밍도를 보이는 도면.

본 발명은 반도체 집적장치에 관한 것으로, 인가되는 전원전압의 레벨에 대응되도록 승압전압을 가변적으로 출력할 수 있는 반도체 집적장치의 승압회로에 관한 것이다.

일반적으로, 반도에 집적장치에서는 전원전압을 일정 전압 레벨 이상으로 승압하여 출력하는 승압회로를 구비하고 있다. 이러한 승압회로로부터 출력되는 승압전압은, 예를 들어 워드라인에 인가되는 워드라인 구동 전압으로 사용된다. 그러나, 전원전압의 레벨이 변화하게 되더라도 승압회로는 전원전압과 비교하여 항상 일정한 전압 레벨만큼 승압하게 된다.

제1(a)도 및 제1(b)도는 종래의 기술에 의한 승압회로를 보이는 도면이다. 제1(a)도 및 제1(b)도는 당해 기술분야에 통상적으로 사용되는 승압회로이다. 제1(a)도에 도시된 승압회로는 NMOS 트랜지스터 3,4와 캐패시터 7의 작용에 의하여 인가되는 전원전압 VCC를 승압하여 VCC+2Vth의 전압 레벨을 가지는 승압전압 PX를 발생하게 된다. 또한, 제1(b)도에 도시된 승압회로는 NMOS 트랜지스터 3,4,5와 펌핑 캐패시터 7의 작용에 의하여 인가되는 전원전압 VCC를 승압하여 VCC+3Vth의 전압 레벨을 가지는 승압전압 PX를 발생하게 된다.

제2도는 제1(a)도 및 제1(b)도의 승압회로에 의한 전원전압 및 승압전압의 동작 파형도를 보이는 도면이다. 도시된 바와 같이, 전원전압 VCC가 입력됨에 의하여 각각 VCC+2Vth 그리고 VCC+3Vth의 전압레벨을 가지는 승압전압 PX가 출력됨을 보이고 있다.

종래의 기술에 의한 승압회로에 있어서는 전원전압의 전압 레벨에 비하여 일정한 전압 레벨을 승압하여 사용함을 알 수 있다.

이러한 승압전압 PX는 통상적으로 워드라인 승압전압으로 사용함을 상술한 바있다. 제1(a)도 및 제1(b)도에 의하여 출력되는 승압전압을 워드라인 승압전압으로 사용하는 경우, 다음과 같은 문제점이 발생하게 된다.

먼저, 전원전압 VCC의 전압 레벨이 낮은 경우, 워드라인 승압전압의 전압 레벨도 전원전압 VCC의 전압레벨에 상응하여 낮아지게 되므로 메모리 셀에 데이타를 저장하거나 메모리 셀로부터 데이타를 독출하게 되는 경우, 충분히 높은 전압 레벨을 가지는 워드라인 승압전압을 얻을 수 없으므로 데이타의 저장 및 독출이 어렵게 된다.

한편, 전원전압 VCC의 전압 레벨이 높은 경우, 워드라인 승압전압의 전압 레벨도 전원전압 VCC의 전압 레벨에 상응하여 높아지게 되므로 워드라인에 연결된 메모리 셀의 게이트 산화막(gate oxide)에 과도한 전압이 인가되므로 인하여 게이트 산화막이 파괴되는 경우가 발생하게 된다.

바람직하게는, 낮은 전압 레벨의 전원전압이 인가되는 경우 워드라인 승압전압을 충분히 높게 하고, 높은 전압 레벨의 전압 레벨이 인가되는 경우 워드라인 승압 전압을 상대적으로 낮게 제어할 수 있어야 한다. 이러한 승압회로를 제공함으로써 데이타의저장 및 독출에 원할하게 이루어질 수 있으며, 게이트 산화막을 보호함으로써 반도체 집적장치의 신뢰성을 더욱 높일 수 있게 된다. 즉, 낮은 전압 레벨의 전원전압 VCC가 인가되는 경우 워드라인 승압전압을 VCC+a로 되게 하고, 높은 전압 레벨의 전원전압 VCC가 인가되는 경우 워드라인 승압전압을 VCC+b로 되게 한다. 이때, a와 b는 a＞b의 관계를 가진다.

따라서, 본 발명의 목적은 인가되는 전원전압의 전압 레벨에 대응되도록 승압 전압을 가변적으로 출력할 수 있는 반도체 집적장치의 가변승압회로를 제공함에 있다.

본 발명의 또다른 목적은 데이타의 안정된 저장 및 독출 동작을 확보하며, 메모리 셀의 게이트 산화막을 보호함으로써 신뢰성을 높일 수 있는 반도체 집적장치의 가변승압회로를 제공함에 있다.

본 발명의 또다른 목적은 전원전압이 일정 레벨 이하인 경우 승압회로로부터 출력되는 승압전압을 직접 출력하며, 전원전압이 일정 레벨 이상인 경우 가변승압 클램프 회로에 의하여 승압전압을 전압강하시켜 출력한다.

본 발명의 또다른 목적은 내부전압 변환 회로를 채용하는 반도체 칩에서 외부 전원전압과 내부전원전압의 차이를 제어함으로써 인가되는 외부 전원전압의 전압레벨에 대응되도록 승압전압을 가변적으로 출력할 수 있는 반도체 집적장치의 가변승압회로를 제공함에 있다.

이러한 본 발명의 목적은 반도체 집적장치의 가변승압회로에 있어서, 전원전압의 변화를 감지하여 전원전압 감지신호를 출력하는 전원전압 감지회로와, 칩의 활성화 상태를 인식하여 칩 활성화 감지 펄스를 발생하는 칩 활성화 감지회로와, 상기 전원전압을 입력하여 소정 레벨 승압한 후 승압전압을 출력하는 승압회로와, 상기 승압회로에 접속하며 상기 전원전압 감지 신호를 입력하며 상기 칩 활성화 감지 신호의 제어에 의하여 상기 승압전압을 가변할 수 있는 가변승압 클램프회로를 구비하여, 상기 전원전압이 일정 레벨 이하인 경우 상기 승압전압을 직접 출력하며, 상기 전원전압이 일정 레벨 이상인 경우 상기 가변승압 클램프회로에 의하여 상기 승압전압을 전압강하시켜 출력함을 특징으로 하는 가변승압회로를 제공함으로써 달성된다.

이러한 본 발명의 또다른 목적은 반도체 집적장치의 가변승압회로에 있어서, 외부에서 인가되는 외부전원 전압과 기준전압을 입력하여 상기 외부전원전압을 내부전원전압으로 변환하여 출력하는 내부전원전압 변환회로와, 칩 활성화 신호를 입력하여 소정 시간 지연한 후 지연 신호를 출력하는 활성화 지연회로와, 상기 지연 신호를 입력하여 칩 활성화 감지 펄스를 발생하는 칩 활성화 감지회로와, 상기 내부전원전압을 입력하여 소정 레벨 승압한 후 승압전압을 출력하는 승압회로와, 상기 승압회로에 접속하며 상기 외부전원전압과 상기 내부전원전압을 입력하여 상기 칩 활성화 감지 펄스의 제어에 의해 상기 승압전압을 가변할 수 있는 가변승압 클램프회로를 구비하여, 상기 외부전원전압이 일정 레벨 이하인 경우 상기 승압전압을 직접 출력하며, 상기 외부전원전압이 일정 레벨 이상인 경우 상기 가변승압 클램프회로에 의하여 상기 승압전압을 전압강하시켜 출력함을 특징으로 하는 가변승압회로를 제공함으로써 달성된다.

이러한 본 발명의 또다른 목적은 내부전원전압을 입력하여 소정 레벨 승압한 후 승압전압을 도전선로에 출력하는 승압회로와, 내부전원전압과 상기 도전선로 사이에 접속하는 다수의 클램핑 제어회로를 구비하여, 상기 클램핑 제어회로 중 어느 하나에 외부전원전압 레벨을 가지는 클램핑 제어신호를 입력하여 상기 외부전원전압의 변화에 대응하여 상기 다수의 클램핑 제어회로의 동작 영역이 각각 결정되어 상기 외부전원전압에 상응하는 상기 승압전압을 출력하는 가변승압회로를 제공함으로써 달성된다.

제3도는 본 발명에 의한 반도체 집적장치의 승압회로의 개략적 블럭 다이어그램을 보이는 도면이다. 도시된 바와 같이 제3도에 도시된 본 발명에 의한 가변승압회로는 기준전압 Vref를 입력하고 전원전압 VCC의 변화를 감지하여 전원전압 감지신호 DET를 출력하는 전원전압 감지회로 30과, 반도체 칩의 활성화 상태를 인식하여 칩 활성화 감지 펄스 AP를 발생하는 칩 활성화 감지회로 50과, 전원전압을 입력하여 소정 레벨 승압한 후 승압전압 PX를 출력하는 승압회로 10과, 승압회로 10에 접속하며 전원전압 감지 신호 DET를 입력하며 칩 활성화 감지신호 AP의 제어에 의하여 승압전압을 가변할 수 있는 가변승압 클램프회로 70을 구비하여, 전원전압이 일정 레벨 이하인 경우 승압전압을 직접 출력하며, 전원전압이 일정 레벨 이상인 경우 가변승압 클램프회로에 의하여 승압전압을 전압강하시켜 출력한다.

제4도는 제3도의 전원전압 감지회로의 상세 회로를 보이는 도면이다. 제3도의 전원전압 감지회로는 전원전압 VCC와 접지전압 VSS 사이에 접속하는 저항 31,33과, 노드 N1에 접속하여 저항 31,33의 저항 분배에 의하여 나타나는 출력전압 DET1과 기준전압 Vref를 입력하는 증폭회로 37과, 증폭회로 37로부터 출력되는 전압을 정형화하여 전원전압 감지신호 DET를 출력하는 인버터 38,39로 구성된다.

제5도는 제4도의 전원전압 감지회로에 따른 동작 파형도를 보이는 도면이다. 전원전압 VCC의 전압 레벨이 높은 경우, 저항 분배에 의하여 나타나는 출력전압 DET1도 그에 비례하여 증가하며, 기준전압 Vref는 약 2V의 전압 레벨을 가지며 일정하게 유지됨을 알 수 있다.

제4도에 도시된 전원전압 감지회로는 반도체 칩의 동작 대기(stand-by) 상태에서도 동작하는 회로로서 이러한 전원전압 감지회로는 제4도의 구성과 다르게 다양하게 실시가 가능하다.

제4도의 회로처럼 동작 대기 상태에서 동작하는 회로 대신 액티브(active) 상태에서만 동작하는 전원전압 감지회로를 구성할 수도 있다.

제6도는 제3도의 칩 활성화 감지회로의 상세 회로를 보이는 도면이다. 제6도의 칩 활성화 감지회로는 칩의 활성화신호 DA를 입력하여 지연하기 위하여 세개의 인버터로 구성된 인버터 체인 51과, 인버터 체인 51을 통하여 지연되어 출력되는 신호와 칩 활성화 신호를 직접 입력하는 NAND 게이트 53과, NAND 게이트 53의 출력신호를 반전하여 칩 활성화 감지 펄스 AP를 발생하는 인버터 55로 구성된다. 이러한 칩 활성화 감지회로의 구성 또한 다양한 형태로서 실시할 수 있음은 자명하다.

제7도는 제3도의 가변승압 클램프회로의 상세 회로를 보이는 도면이다. 제7도의 가변승압 클램프회로 70은 전원전압 감지신호 DET를 전압강하하여 제1도전선로에 인가하기 위한 전압강하용 트랜지스터 81,82와, 전원전압 VCC와 승압회로 10으로부터 출력되는 승압전압 PX가 실리는 제2도전선로 L2 사이에 접속되어 승압전압 PX의 승압 레벨을 제어하게 되는 제1, 제2 및 제3승압 제어 트랜지스터 71,73,74와, 제1승압 제어 트랜지스터 71의 게이트 단자에 연결되는 제1도전선로 L1과 제3승압 제어 트랜지스터 74의 소오스 단자에 연결되는 제2도전선로 L2 사이에 접속되어 제1도전선로를 승압하기 위하여 연속적으로 충방전을 수행하는 부스팅 캐패시터 76과, 전원전압 VCC와 제1도전선로 L1 사이에 접속되는 기생 캐패시터 Cp와, 제1도전선로와 접지전압 VSS 사이에 접속되며 각각의 게이트 단자에 전원전압 VCC 및 NAND 게이트 86의 출력 신호가 입력되어 제1도전선로 L1에 설정되는 전압을 방전하는 방전용 트랜지스터 78,79를 구비한다.

제8도는 제7도에 따른 동작 파형도를 보이는 도면이다. 제9도는 본 발명에 의한 가변승압회로의 동작상태를 보이는 도면이다. 제7도, 제8도 및 제9도를 참조하여 본 발명에 의한 가변승압회로를 더욱 상세하게 설명한다.

본 발명에서 사용되는 승압회로 10은 제1(b)도에 도시된 것과 같은 승압회로를 사용한다.

먼저, 인가되는 전원전압 VCC가 6V 이하인 경우, 전원전압 감지 신호 DET는 논리 로우상태를 유지하므로 방전용 트랜지스터 79가 턴온되어 제1도전선로의 노드 PX2는 접지전압단으로 방전되어 0V를 유지한다. 이때, 전원전압 감지신호 DET의 전압 레벨은 반도체 칩의 동작 대기 상태 또는 액티브 상태에 관계없이 항상 논리 로우상태를 유지한다. 반도체 칩이 활성화되어 반도체 칩의 활성화 신호 DA가 논리 하이상태가 되면 칩 활성화 감지 펄스 AP는 논리 로우상태에서 논리 하이상태로 인에이블된 후 수 나도초(nano-second)후 자동적으로 논리 로우상태가 되는 오토 펄스(auto pulse)가 된다. 이 경우, 전원전압 감지신호 DET의 전압 레벨이 논리 로우상태이므로 칩 활성화 감지 신호 AP에 무관하게 방전용 트랜지스터 79은 계속 턴온되어 있다. 따라서, 방전용 트랜지스터 79가 턴온되어 있으므로 제1도전선로의 노드 PX2은 0V를 유지하게 된다. 다음 상태에서 승압전압 PX가 0V에서 승압하게 되면 트랜지스터 3,4,5에 의하여 승압전압 PX는 VCC+3Vth 레벨로 승압된다.

이 경우 제1도전선로의 노드 PX2는 계속하여 0V를 유지하고 있으므로, 제1승압제어 트랜지스터 71은 턴오프되어 있다. 즉, 이러한 경우 승압전압 PX은 승압회로의 트랜지스터 3,4,5에 의해서만 제어된다.

한편, 인가되는 전원전압 VCC가 6V 이상인 경우, 전원전압 감지신호 DET는 전원전압 VCC 레벨의 논리 하이상태를 유지하고, 반도체 칩이 동작 대기 상태인 경우 칩 활성화 감지 펄스 AP가 논리 로우상태이므로 방전용 트랜지스터 79는 턴오프되어 있다. 전원전압 감지 신호 DET는 전압강하용 트랜지스터 81,82를 통과하는 동안 전압강하용 트랜지스터 81,82의 드레쉬홀드 전압만큼 전압강하가 발생되므로, 제1도전선로의 노드 PX2는 VCC-2Vth의 전압 레벨을 가진다.

반도체 칩이 활성화되면 칩 활성화 감지 펄스 AP가 오토 펄스로 발생되는 동안 논리 하이상태로 유지되므로 방전용 트랜지스터 79는 오토 펄스 구간 동안 턴온되므로 제1도전선로의 노드 PX2는 접지전압단으로 방전되어 0V를 유지한다. 칩 활성화 감지 펄스 AP가 논리 하이상태를 유지하는 구간이 끝나게 되면 제1도전선로의 노드 PX2는 다시 VCC-2Vth의 전위를 유지한다. 이런 동작을 수행하도록 하는 이유는 전원전압 VCC가 갑자기 변하게 되더라도 항상 액티브 상태 직후에는 노드 PX2가 VCC-2Vth의 전압 레벨을 안정하게 유지하도록 하기 위한 것이다. 이때, 방전용 트랜지스터 78은 노드 PX2가 높은 전압으로 승압되어 방전용 트랜지스터 79의 게이트 산화막에 과도한 전압이 인가되는 것을 방지하는 역할을 하게 된다. 이후 승압회로 10으로부터 발생되는 승압전압 PX가 VCC+3Vth 레벨로 승압되면 노드 PX2는 부스팅 캐패시터 76에 의하여 VCC-2Vth에서 VCC+2Vth로 승압된다.

제1도전선로의 노드 PX2의 전위가 VCC+2Vth로 승압되면, 노드 PX1의 전위는 제2, 제3승압 제어 트랜지스터 73,74에 의하여 순간적으로 PX-2Vth(=VCC+1Vth)를 유지할려고 하지만 노드 PX2의 전위는 PX-1Vth(=VCC+2Vth)이므로 제1트랜지스터 트랜지스터 71은 선형 영역(linear region)에서 동작하게 된다.

따라서, 제1트랜지스터 트랜지스터 71은 충분히 턴온되어 제1트랜지스터 트랜지스터 71에 의한 전압강하는 발생하지 않는다. 따라서, 노드 PX1의 전위는 VCC가 되므로 승압전압 PX는 제2, 제3트랜지스터 트랜지스터 73,74에 의하여 제어되어 VCC+2Vth로 된다.

즉, 상술한 바와 같이, 전원전압 VCC가 6V 보다 낮은 경우, 전원전압 감지신호 DET는 논리 로우상태가 되어 승압전압 PX는 VCC+3Vth가 된다. 한편, 전원전압 VCC가 6V 보다 높은 경우, 전원전압 감지신호 DET는 논리 하이상태가 되어 승압전압 PX는 VCC+2Vth가 된다. 이와 같이, 본 발명에 의한 가변 승압회로에 의하여 전원전압의 전압 레벨에 대응되도록 승압전압을 가변적으로 제어하여 출력함으로써 데이타의 안정된 저장 및 독출 동작을 확보하며, 메모리 셀의 게이트 산화막을 보호함으로써 신뢰성을 높일 수가 있다.

제9도는 본 발명에 의한 가변승압회로의 동작 상태를 보이는 도면이다. 도시된 바와 같이 전원전압 VCC가 6V 보다 낮은 경우 승압전압 PX는 VCC+3Vth가 되며, 전원전압 VCC가 6V 보다 높은 경우 승압전압 PX는 VCC+2Vth가 됨을 알 수 있다. 승압전압 PX가 전압 레벨 △V1에서 △V2로 변하는 포인트는 전원전압 감지신호 DET의 트립 포인트 레벨을 가변하므로서 용이하게 제어할 수 있다. 또한, 전압 레벨 △V1, △V2 및 △V3의 크기는 첫째, 승압회로 10의 NMOS 트랜지스터 3,4,5의 갯수 및 각각의 드레쉬홀드 전압 Vth를 제어하거나, 둘째, 가변승압 클램프회로 70 내지 제2, 제3승압 제어 트랜지스터 73,74 및 각각의 드레쉬홀드 전압을 제어하거나, 셋째, 부스팅 캐패시터 76과 NMOS 트랜지스터 71,81,82에 의한 기생 캐패시터 Cp의 용량비를 제어하므로서 용이하게 제어할 수 있다.

제10도는 본 발명의 또다른 실시예에 따른 가변승압회로의 개략적 블럭 다이어그램을 보이는 도면이다. 도시된 바와 같이 제10도에 도시된 본 발명에 의한 가변승압회로의 개략적 블럭 다이어그램은 외부에서 인가되는 외부전원전압 XVCC와 기준전압 Vref를 입력하여 외부전원전압 XVCC를 내부전원전압 IVCC로 변환하여 출력하는 내부전원전압 변환회로 40과, 반도체 칩의 활성화 신호 DA를 입력하여 소정시간 지연한 후 지연 신호 AD를 출력하는 활성화 지연회로 52와, 지연 신호 AD를 입력하여 칩 활성화 감지 펄스 AP를 발생하는 칩 활성화 감지회로 50과, 외부에서 인가되는 전원전압을 입력하여 소정 레벨 승압한 후 승압전압을 출력하는 승압회로 101과, 승압회로 101에 접속하며 외부전원전압 XVCC 및 내부전원전압 IVCC를 입력하며 칩 활성화 감지 펄스 AP의 제어에 의하여 승압전압을 가변할 수 있는 가변승압 클램프회로 80을 구비하고 있다. 제10도의 가변승압회로는 외부전원전압 XVCC가 일정 레벨 이하인 경우 승압전압을 직접 출력하며, 외부전원전압이 일정 레벨 이상인 경우 가변승압 클램프 회로에 의하여 승압전압을 전압강하시켜 출력함을 특징으로 한다.

제11도는 제10도의 내부전원전압 변환회로 40의 상세 회로를 보이는 도면이다. 제11도에 도시된 내부전원전압 변환회로 40은 노드 42와 접지전압 VSS 사이에 접속하는 저항 43,44와, 저항 43,44의 저항 분배에 의하여 노드 45에 설정되는 출력전압과 기준전압 Vref를 입력하는 증폭회로 41을 구비하여, 외부전원전압 XVCC를 변환하여 내부전원전압 IVCC를 발생한다.

제12도는 제10도의 활성화 지연회로 52의 상세회로를 보이는 도면이다. 제12도의 활성화 지연회로는 칩의 활성화 신호 DA를 입력으로 인버터 체인 15를 통하여 일정시간 지연시킨 후 지연 신호 AD를 발생한다.

칩 활성화 감지회로 50은 제6도에 도시된 바와 같은 회로로서 동일하게 구성될 수 있다.

제13도는 제10도의 가변승압 클램프회로 80을 보이는 도면이다. 제13도에 도시된 가변승압 클램프회로 80은 외부전원전압 XVCC를 전압강하하여 제1도전선로에 인가하기 위한 전압강하용 트랜지스터 96,97,98과, 내부전원전압 IVCC와 승압회로 101으로부터 출력되는 승압전압 PX가 실리는 제2도전선로 L4 사이에 접속되어 승압전압 PX의 승압 레벨을 제어하게 되는 제1 및 제2승압 제어 트랜지스터 91,92와, 제1승압 제어 트랜지스터 91의 게이트 단자에 연결되는 제1도전선로 L3와 제2승압제어 트랜지스터 92의 소오스 단자에 연결되는 제2도전선로 L4 사이에 접속되어 제1도전선로를 승압하기 위하여 연속적으로 충방전을 수행하는 부스팅 캐패시터 93과, 내부전원전압 IVCC와 제1도전선로 L3 사이에 접속되는 기생 캐패시터 Cp와, 제1도전선로와 접지전압 VSS 사이에 접속되며 각각의 게이트 단자에 내부전원전압 IVCC 및 칩 활성화 감지 펄스가 입력되어 제1도전선로 L3에 설정되는 전압을 방전하는 방전용 트랜지스터 94,95를 구비한다.

이때, 승압회로 101의 구성은 제7도에 도시된 바와 같은 승압회로와 동일한 구성을 가진다.

제14도, 제15도 및 제16도는 제13도에 따른 동작 파형도를 보이는 도면이다. 칩이 동작 대기 상태인 경우 승압전압 PX는 논리 로우상태를 유지하며, 칩 활성화 감지 신호 AP도 논리 로우상태를 유지하고 있으므로 방전용 트랜지스터 95는 턴오프되어 있다. 외부전원전압 XVCC는 전압강하용 트랜지스터 96,97,98을 통과하는 동안 전압강하용 트랜지스터 96,97,98의 드레쉬홀드 전압만큼 전압강하가 발생되므로 제1도전선로의 노드 PXa의 전위는 XVCC-3Vth를 유지한다. 이 경우 내부전원전압 IVCC와 승압전압 PX 사이에 접속되어 있는 제2승압 제어 트랜지스터 92는 턴오프되어 있으므로 내부전압 IVCC와 승압전압 PX는 서로 오픈되어 있다.

한편, 칩이 동작 대기 상태에서 활성화 상태로 되면 제14도의 타이밍도에서처럼 승압전압 PX가 승압되기 이전에 칩 활성화 감지 신호 AP가 논리 하이를 유지하는 구간 동안 제1도전선로의 노드 PXa에 설정된 전압은 방전용 트랜지스터 95를 통하여 방전되므로 0V를 유지하게 된다. 다시 칩 활성화 감지신호 AP가 논리 로우상태를 유지하게 되면, 제1도전선로의 노드 PXa의 전위는 다시 XVCC-3Vth가 된다. 이런 동작을 수행하도록 하는 이유는 외부전원전압 XVCC가 갑자기 낮아지게 되더라도 칩이 활성화되어 승압전압 PX가 승압되기 전에 먼저 제1도전선로의 노드 PXa의 전위를 XVCC-3Vth로 유지하여 주기 위한 것이다.

이때, 방전용 트랜지스터 94는 제1도전선로의 노드 PXa가 승압전압 PX에 의해 높은 전압으로 승압되어 방전용 트랜지스터 95의 게이트 산화막에 과도한 전압이 인가되는 것을 방지하는 역할을 하게 된다.

칩 활성화 감지 펄스 AP가 다시 디스에이블된 후 지연 신호 AD에 의하여 승압출력 PX가 일정한 높은 전압으로 승압되면 노드 PXa 또한 부스팅 캐패시터 93과 기생 캐패시터 Cp의 용량비에 따라 승압된다. 즉, 제1도전선로의 노드 PXa의 전위는 XVCC-3Vth에서 XVCC-3Vth+a까지 승압된다. 전압 XVCC-3Vth를 초기전압 Vint로 정의하면 제1도전선로의 노드 PXa의 전압은 Vint+a까지 승압된다. 이때, 승압된 노드 PXa의 전위에 따라 제1승압 제어 트랜지스터 91이 턴온 또는 턴오프될 수 있다. 제1승압 제어 트랜지스터 91이 턴온되는 경우, 제1승압 제어 트랜지스터 91이 포화 영역(saturation region) 또는 선형 영역(linear region)에서 동작하느냐에 따라 제1승압 제어 트랜지스터 91에 의한 전압강하 레벨은 각각 다르게 나타난다. 이러한 동작 특성을 이용하여 노드 PXa의 전위를 제어함으로써 내부전원전압 IVCC와 승압 전압 PX 사이의 전압강하 레벨을 용이하게 제어할 수 있다.

제1도전선로의 노드 PXa의 승압전압과 노드 PXb의 게이트-소오스 전압 Vgsl은 승압전압 PX의 전압 레벨에 무관하므로 노드 PXa의 초기전압 Vint를 제어함으로써 노드 PX1의 승압전압 Vint+a를 제어하는 것이 가능하다.

내부전압 변환 회로(internal VCC converter)를 채용하는 칩에서 노드 PXa의초기전압 Vint는 외부전원전압 XVCC와 내부전원전압 IVCC의 차이 △VCC(=XVCC-IVCC)를 이용하여 쉽게 제어할 수 있다.

제13도 및 제13도에 대한 동작 파형도인 제15도를 참조하여 제13도의 제1승압 제어 트랜지스터 91에 대한 동작 상태를 더욱 상세하게 설명한다.

첫째, 외부전원전압 XVCC가 전압 V1보다 낮은 영역에서의 동작 상태를 설명한다. 외부 전원전압 XVCC가 전압 V1보다 낮은 영역에서는 외부전원전압 XVCC와 내부전원전압 IVCC가 동일하며, 제1도전선로의 노드 PXa의 초기전압 Vint(=XVCC-3Vth)는 외부전원전압 XVCC보다 3Vth만큼 낮은 상태이다. 따라서, 칩이 활성화되어 승압전압 PX의 전압 레벨이 증가되고 승압전압 PX에 의하여 제1도전선로의 노드 PXa의 전위가 승압되더라도 제1도전선로의 노드 PXa의 승압전압 Vint+a는 노드 PXb의 전위보다는 훨씬 낮아 제1승압 제어 트랜지스터 91의 게이트-소오스 전압 Vgsl은 음의 값을 가진다. 또한, 노드 PXa의 승압전압은 Vint+a는 내부전원전압 IVCC보다 높더라도 1Vth 이상 높지 않으므로 제1승압 제어 트랜지스터 91은 턴오프된다.

둘째, 외부전원전압 XVCC가 전압 V1보다 높고 전압 V2보다 낮은 영역에서의 동작 상태를 설명한다. 외부전원전압 XVCC가 전압 V1보다 높고 전압 V2보다 낮은 영역에서는 외부전원전압 XVCC가 내부전원전압 IVCC보다 높아지기 시작한다. 따라서, 외부전원전압 XVCC가 커질수록 노드 PXa의 초기전압 Vint(=XVCC-3Vth)도 높아지기 시작한다. 따라서, 제1도전선로의 노드 PXa의 승압전압 Vint+a는 노드 PXb의 전위보다는 낮아서 제1승압 제어 트랜지스터 91의 게이트-소오스 전압 Vgs는 여전히 음의 값을 가지지만 외부전원전압 XVCC가 높아질수록 노드 PXa의 승압전압은 IVCC+1Vth보다는 약간 높은 상태로 진입하게 된다. 따라서, 게이트-소오스 전압 Vgs2에 의하여 제1승압 제어 트랜지스터 91은 포화영역에서 동작하게 된다.

즉, 제1승압 제어 트랜지스터 91은 게이트-소오스 전압 Vgs2에 의하여 포화영역에서 동작하게 된다. 즉, 제1승압 제어 트랜지스터 91은 게이트-소오스 전압 Vgs2에 의하여 턴온되지만 노드 PXb와 내부전원전압 IVCC 사이의 전압강하는 크게 발생하게 되며, 외부전원전압 XVCC의 전위가 높아질수록 전압강하도 점점 작아지게 된다. 따라서, 승압전압 PX는 제2승압 제어 트랜지스터 92의 드레쉬홀드 전압 Vth와 제1승압 제어 트랜지스터 91의 포화영역에서의 전압강하 레벨과의 합이 되므로 외부전원전압 XVCC가 증가할수록 승압전압 PX는 자동적으로 낮아지게 된다. 셋째, 외부전원전압 XVCC가 전압 V2보다 높고 전압 V3보다 낮은 영역에서의 동작 상태를 설명한다. 외부전원전압 XVCC가 전압 V2보다 높고 전압 V3보다 낮은 영역에서는 내부전원전압 IVCC보다 외부전원전압 XVCC가 더욱 더 높아지는 영역이다. 따라서, 제1도전선로의 노드 PXa의 초기전압 Vint(=XVCC-3Vth)도 더욱 높아지게 된다. 따라서, 노드 PXa의 승압전압 Vint+a는 노드 PXb의 전위보다 높아지기 시작하여 제1승압 제어 트랜지스터 91의 게이트-소오스 전압 Vgs1은 양의 값을 가지게 된다. 이 경우, 게이트-소오스 전압 Vgs1이 1Vth 이하이면 제1승압 제어 트랜지스터 91은 여전히 포화영역에서 동작하여 전압강하는 발생하게 된다. 그러나, 외부전원전압 XVCC의 전위가 더욱 더 높아져 노드 PXa의 전위가 PXb의 전위보다 1Vth 이상 높게 될 경우에는 제1승압 제어 트랜지스터 91은 선형 영역에서 동작하게 되므로 제1승압 제어 트랜지스터 91에 의한 전압강하는 거의 발생하지 않게 된다. 즉, 외부전원전압 XVCC가 전압 V2보다 높고 전압 V3보다 낮은 영역에서도 외부전원전압 XVCC가 증가할수록 승압전압 PX의 전위는 자동적으로 낮아지게 된다.

넷째, 외부전원전압 XVCC가 전압 V3보다 높은 영역에서의 동작 상태를 설명한다. 외부전원전압 XVCC가 전압 V3보다 높은 영역에서는 Max, △VCC(=XVCC-IVCC)를 유지하게 되므로 노드 PXa의 초기초압 Vint(=XVCC-3Vth) 또한 최대값을 가지게 된다. 따라서, 노드 PXa의 승압전압 Vint+a는 노드 PXb 보다 1Vth 이상 훨씬 높은 값을 유지함으로써 제1승압 제어 트랜지스터 91은 선형 영역에서 동작하게 된다. 즉, 제1승압 제어 트랜지스터 91에 의한 전압강하는 발생하지 않게 되어 노드 PXb의 전위는 곧 내부전원전압 IVCC와 동일하게 된다. 이 경우, 승압전압 PX의 전위는 단지 제2승압 제어 트랜지스터 92의 드레쉬홀드 전압 Vth에 의하여 제어됨으로서 승압전압 PX는 IVCC+1Vth가 된다.

즉, 상술한 바와 같이, 본 발명의 또다른 실시예에 의한 다양한 레벨을 가지는 승압전압 PX는 다음과 같은 구성으로서 용이하게 제어가능하다.

외부전원전압 XVCC가 전압 V1 이하인 경우, 승압전압 PX의 전위는 다양한 형태의 승압회로를 제13도의 가변승압 클램프회로 80에 추가하므로서 가능해진다. 외부전원전압 XVCC가 전압 V1 이상이고 전압 V3이하인 영역에서는 노드 PXa의 초기전압 Vint를 제어하는 트랜지스터 96,97,98의 갯수를 조절하거나 부스팅 캐패시터 93 및 기생 캐패시터 Cp의 사이의 용량의 비를 변화시킴으로써 가능하다. 한편, 외부전원전압 XVCC가 전압 V3 이상인 경우 승압전압 PX는 노드 PXb의 전위를 결정하는 제2승압 제어 트랜지스터 92의 갯수를 변화시킴으로써 제어가 가능하다.

제16도는 본 발명의 또다른 실시예에 따른 가변승압회로를 보이는 도면이다. 제17도는 제16도에 따른 동작 파형도를 보이는 도면이다. 제16도의 가변승압회로는 승압전압 PX를 출력하여 도전선로 L5에 인가하기 위한 승압회로 101과, 가변승압 클램프회로 100으로 구성된다.

승압회로 101은 상술한 바와 같은 승압회로들에 의하여 용이하게 실시될 수 있다. 가변승압 클램프회로 100은 내부전원전압 IVCC와 도전선로 L5에 접속하며 제1, 제2 및 제3승압 제어 트랜지스터 TR1, TR2, TR3로 구성된 제1클램핑 제어회로와, 내부전원전압 IVCC와 도전선로 L5에 접속하며 제4, 제5 및 제6승압 제어 트랜지스터 TR4, TR5, TR6로 구성된 제2클램핑 제어회로로 구성된다. 이때, 제4승압 제어 트랜지스터 TR4의 게이트 단자에는 클램핑 제어 신호 W가 입력된다. 이때, 클램핑 제어 신호 W는 외부전원전압 XVCC의 전압 레벨을 가지도록 한다.

제16도 및 제17도를 참조하여 본 발명의 또다른 실시예에 따른 가변승압회로의 동작을 더욱 상세하게 설명한다.

첫째, 외부전원전압 XVCC가 전압 V1보다 낮은 영역(XVCC＜V1)에서의 동작 상태를 설명한다. 즉, 이러한 경우는 XVCC＜IVCC+Vth이다. 이 경우, 제4승압 제어 트랜지스터 TR4는 턴온이 된다. 이때, 승압전압 PX의 전위는 제1클램핑 제어회로를 구성하고 있는 제1, 제2 및 제3승압 제어 트랜지스터 TR1, TR2, TR3의 드레쉬홀드 전압에 따라 결정된다. 따라서, 승압전압 PX의 전압 레벨은 내부전원전압 IVCC와 제1, 제2 및 제3승압 제어 트랜지스터 TR1, TR2, TR3의 드레쉬홀드 전압의 총합이 된다. 따라서, 승압전압 PX=IVCC+3Vth가 된다.

둘째, 외부전원전압 XVCC가 전압 V1이상 V2 이하의 영역(V1≤XVCC≤V2)에서의 동작 상태를 설명한다. 즉, 이러한 경우 XVCC≥IVCC+Vth인 경우이다. 이 경우, 제4승압 제어 트랜지스터 TR4는 턴온 상태이나, 제4승압 제어 트랜지스터 TR4에 의한 전압강하는 존재하게 된다. 이때, 제4승압 제어 트랜지스터 TR4에 의한 전압강하는 존재하게 된다. 따라서, 승압전압 PX의 전위는 제4, 제5 및 제6승압 제어 트랜지스터 TR4, TR5, TR6에 의하여 결정된다. 즉, IVCC+2Vth≤PX≤VCC+3Vth이다.

셋째, 외부전원전압 XVCC가 전압 V2보다 큰 영역(XVCC＞V2)에서의 동작 상태를 설명한다. 즉, 이러한 경우 XVCC》IVCC+Vth인 경우이다. 이 경우, 제4승압 제어 트랜지스터 TR4는 매우 큰 선형 영역에서 동작됨으로써 트랜지스터 TR4에 의한 전압강하는 없다. 따라서, 승압전압 PX의 전위는 제5 및 제6제어 트랜지스터 TR5, TR6에 의하여 결정된다. 즉, PX=IVCC+2Vth이다.

제18(a)도 내지 제18(c)도는 클램핑 제어신호 W의 전압레벨 강하회로를 보이는 도면이다. 제18(a)도 및 제18(b)도에 도시된 전압강하 회로는 저항을 이용하여 분압 전압을 발생하는 방법이고, 제18(c)도는 트랜지스터 및 다이오드 접속에 의하여 전압을 강하시키는 회로를 보이고 있다.

제18(a)도에 도시된 전압강하 회로는 외부전원전압 XVCC와 노드 NA 사이에 접속된 저항 R1과, 노드 NA 및 접지전압 VSS 사이에 접속하는 저항 R2로 구성된다. 이러한 회로는 잘 알려진 바와 같이 저항 R1 및 R2의 저항비에 따른 클램핑 제어신호 W를 발생할 수 있다.

제18(b)도에 도시된 전압강하 회로는 외부전원전압 XVCC와 노드 NB 사이에 접속된 엔모오스 트랜지스터 106과, 노드 NB 및 접지전압 VSS 사이에 접속하는 엔모오스 트랜지스터 108로 구성된다. 이때, 엔모오스 트랜지스터 106 및 108의 게이트 단자에는 외부전원전압 XVCC가 인가된다. 이러한 회로는 저항 소자로 동작하는 엔모오스 트랜지스터 106,108의 드레쉬홀드 전압비에 따른 클램핑 제어신호 W를 발생할 수 있다.

제18(c)도에 도시된 전압강하 회로는 외부전원전압 XVCC와 노드 NC 사이에 다이오드 접속된 엔모오스 트랜지스터 110과, 노드 NC 및 접지전압 VSS 사이에 접속하는 엔모오스 트랜지스터 112,114로 구성된다. 이때, 엔모오스 트랜지스터 112 및 114의 게이트 단자에는 내부전원전압 IVCC와 칩 활성화 감지 펄스 AP를 인가한다. 이와 같은 회로에 의하여 클램핑 제어신호 W는 일정하게 전압강하되어 발생함을 알 수 있다.

제18(a)도 내지 제18(c)도에 도시된 바와 같은 전압강하회로에 의하여 클램핑 제어신호 W의 전압을 강하하게 되면 제17도에 도시된 전압 V1의 설정 레벨을 원하는 레벨로 승압하여 제어할 수 있다.

제19도는 본 발명의 또다른 실시예에 따른 가변승압회로를 보이는 도면이고, 제20도는 제19도에 따른 동작 타이밍도를 보이는 도면이다. 제19도의 가변승압회로는 승압전압 PX를 출력하여 도전선로 L6에 인가하기 위한 승압회로 101과, 가변승압 클램프회로 102로 구성된다. 승압회로 101은 상술한 바와 같은 승압회로들에 의하여 용이하게 실시될 수 있다. 가변승압 클램프 회로 102는 내부전원전압 IVCC와 도전선로 L6에 접속하며 제1, 제2 및 제3승압 제어 트랜지스터 TR1, TR2, TR3로 구성된 제1클램핑 제어회로와, 내부전원전압 IVCC와 도전선로 L6에 접속하며 제4, 제5 및 제6승압 제어 트랜지스터 TR4, TR5, TR6로 구성된 제2클램핑 제어회로와, 내부전원전압 IVCC와 도전선로 L5에 접속하는 제7, 제8승압 제어 트랜지스터 TR7, TR8로 구성된다. 이때, 제4승압 제어 트랜지스터 TR4의 게이트 단자에는 외부전원전압 XVCC가 인가되고, 제7승압 제어 트랜지스터의 게이트 단자에는 클램핑 제어 신호 W가 입력된다. 이때, 클램핑 제어 신호 W는 외부전원전압 XVCC의 전압 레벨을 가지도록 한다.

제19도 및 제20도를 참조하여 제19도에 도시된 가변승압회로를 더욱 상세하게 설명한다.

첫째, 외부전원전압 XVCC가 전압 V1보다 낮은 영역에 있어서는 승압전압 PX의 전압 레벨은 제1클램핑 제어회로는 구성하고 있는 제1, 제2 및 제3승압 제어 트랜지스터 TR1, TR2, TR3의 드레쉬홀드 전압에 따라 결정된다. 따라서, 승압전압 PX의 전압 레벨은 내부전원전압 IVCC와 제1, 제2 및 제3승압 제어 트랜지스터 TR1, TR2, TR3의 드레쉬홀드 전압의 총합이 된다. 따라서, 승압전압 PX=IVCC+3Vth가 된다.

둘째, 외부전원전압 XVCC가 전압 V1 이상 V2 이하의 영역(V1≤XVCC≤V2)인 경우, 승압전압 PX의 전위는 제4, 제5 및 제6승압 제어 트랜지스터 TR4, TR5, TR6에 의하여 결정된다. 이때, 제4승압 제어 트랜지스터 TR4의 전압 강하는 1Vth 이하이다. 즉, IVCC+2Vth≤PX≤IVCC+3Vth이다.

셋째, 외부전원전압 XVCC가 전압 V2보다 크고 V3 이하의 영역(V2≤XVCC≤V3)의 경우, 제4승압 제어 트랜지스터 TR4는 매우 큰 선형 영역에서 동작하게 되며, 승압전압 PX의 전위는 제5 및 제6제어 트랜지스터 TR5, TR6에 의하여 결정된다. 즉, PX=IVCC+2Vth이다.

넷째, 외부전원전압 XVCC가 전압 V3보다 크고 V4 이하의 영역(V3＜XVCC≤V4)의 경우, 승압전압 PX의 전위는 제7 및 제8제어 트랜지스터 TR7, TR8에 의하여 결정된다. 이때, TR7의 전압 강하는 1Vth이하이다. 즉, IVCC+1Vth＜PX≤IVCC+2Vth이다.

다섯째, 외부전원전압 XVCC가 전압 V4보다 큰 영역(XVCC＞V4)의 경우, 승압전압 PX의 전위는 PX=IVCC+1Vth이다.

제16도 및 제19도에 도시된 바와 같은 가변승압회로에 구비되는 가변승압 클램프 회로내에 구비되는 게이트 단자와 소오스 단자가 공통으로 접속하는 트랜지스터의 수를 조절하므로서 다양한 전압 레벨을 가지는 전압을 생성할 수 있다. 즉, 제16도 및 제19도에 도시된 가변승압회로는 내부전원전압 IVCC와 도전선로 L5 또는 L6 사이에 접속하는 다수의 클래핑 제어회로를 구비하여, 클램핑 제어회로 중 어느 하나에 외부전원전압 레벨을 가지는 클램핑 제어회로 W를 입력하여 외부전원전압의 변화에 대응하여 다수의 클램핑 제어회로의 동작 영역이 각각 결정되어 외부전원전압에 상응하는 승압전압을 출력할 수 있게 된다.

본 발명에 의하여 전원전압에 대응하도록 승압전압을 가변적으로 출력하므로서 데이타의 안정된 저장 및 독출 동작을 확보하여, 메모리 셀의 게이트 산화막을 보호함으로써 신뢰성을 높일 수 있는 효과가 있다.

상술한 바와 같은 본 발명에 의한 가변승압회로는 본 발명의 사상을 벗어나지 않는 범위내에서 다양하게 실시가능함은 당해 분야에 통상적인 지식을 가진자에게는 자명하다. 예를 들어, 캐피시터의 수나 트랜지스터들의 수를 적절하게 조절하므로서 전원전압의 변화에 적응적으로 동작할 수 있는 가변승압회로의 제공이 가능하다.

Claims (12)

1. 반도체 집적장치의 가변승압회로에 있어서, 전원전압의 변화를 감지하여 전원전압 감지신호를 출력하는 전원전압 감지회로와, 칩의 활성화 상태를 인식하여 칩 활성화 감지 펄스를 발생하는 칩 활성화 감지회로와, 상기 전원전압을 입력하여 소정 레벨 승압한 후 승압전압을 출력하는 승압회로와, 상기 승압회로에 접속하며 상기 전원전압 감지신호를 입력하며 상기 칩 활성화 감지신호의 제어에 의하여 상기 승압전압을 가변할 수 있는 가변승압 클램프회로를 구비하여, 상기 전원전압이 일정 레벨 이하인 경우 상기 승압전압을 직접 출력하며, 상기 전원전압이 일정 레벨 이상인 경우 상기 가변승압 클램프회로에 의하여 상기 승압전압을 전압강하시켜 출력함을 특징으로 하는 가변승압회로.
2. 제1항에 있어서, 상기 가변승압 클램프회로는 전원전압 감지신호를 전압강하하여 제1도전선로에 인가하기 위한 전압강하회로와, 상기 전원전압과 상기 승압회로로부터 출력되는 상기 승압전압이 실리는 제2도전선로 사이에 접속되어 상기 승압전압의 승압 레벨을 제어하게 되는 승압제어회로와, 상기 제1도전선로와 상기 제2도전선로 사이에 접속되어 상기 제1도전선로를 승압하기 위하여 연속적으로 충방전을 수행하는 부스팅 캐패시터와, 상기 전원전압과 상기 제1도전선로 사이에 접속되는 기생 캐패시터와, 상기 제1도전선로와 접지전압 사이에 접속되며 상기 전원전압 감지신호 및 상기 칩 활성화 감지 펄스에 제어되어 상기 제1도전선로에 설정되는 전압을 방전하는 방전 회로를 구비함을 특징으로 하는 가변승압회로.
3. 제2항에 있어서, 상기 승압전압의 승압 레벨은 상기 승압 제어회로에 구비되는 트랜지스터의 수와 드레쉬홀드 전압에 상응하여 설정됨을 특징으로 하는 가변승압회로.
4. 제2항에 있어서, 상기 승압전압의 승압 레벨은 상기 전압강하회로에 구비되는 트랜지스터의 수와 드레쉬홀드 전압에 상응하여 설정됨을 특징으로 하는 가변승압회로.
5. 제2항에 있어서, 상기 승압전압의 승압 레벨은 상기 기생 캐패시터와 상기 부스팅 캐패시터의 용량비에 상응하여 설정됨을 특징으로 하는 가변승압회로.
6. 반도체 집적장치의 가변승압회로에 있어서, 외부에서 인가되는 외부전원전압과 기준전압을 입력하여 상기 외부전원전압을 내부전원전압으로 변환하여 출력하는 내부전원전압 변환회로와, 칩 활성화 신호를 입력하여 소정 시간 지연한 후 지연 신호를 출력하는 활성화 지연회로와, 상기 지연신호를 입력하여 칩 활성화 감지 펄스를 발생하는 칩 활성화 감지회로와, 상기 내부전원전압을 입력하여 소정 레벨 승압한 후 승압전압을 출력하는 승압회로와, 상기 승압회로에 접속하며 상기 외부전원전압과 상기 내부전원전압을 입력하여 상기 칩 활성화 감지 펄스의 제어에 의해 상기 승압전압을 가변할 수 있는 가변승압 클램프회로를 구비하여, 상기 외부전원전압 일정 레벨 이하인 경우 상기 승압전압을 직접 출력하며, 상기 외부전원전압이 일정 레벨 이상인 경우 상기 가변승압 클램프회로에 의하여 상기 승압전압을 전압강하시켜 출력함을 특징으로 하는 가변승압회로.
7. 제6항에 있어서, 상기 가변승압 클램프회로는 상기 외부전원전압을 전압강하하여 제1도전선로에 인가하기 위한 전압강하회로와, 상기 내부전원전압과 상기 승압회로로부터 출력되는 상기 승압전압이 실리는 제2도전선로 사이에 접속되어 상기 승압전압의 승압 레벨을 제어하는 승압 제어회로와, 상기 제1도전선로와 상기 제2도전선로 사이에 접속되어 상기 제1도전선로를 승압하기 위하여 연속적으로 충방전을 수행하는 부스팅 캐패시터와, 상기 내부전원전압과 상기 제1도전선로 사이에 접속되는 기생 캐패시터와, 상기 제1도전선로와 접지전압 사이에 접속되며 상기 칩 활성화 감지 펄스에 제어되어 상기 제1도전선로에 설정되는 전압을 방전하는 방전 회로를 구비함을 특징으로 하는 가변승압회로.
8. 제7항에 있어서, 상기 승압전압의 승압 레벨은 상기 승압 제어회로에 구비되는 트랜지스터의 수와 드레쉬홀드 전압에 상응하여 설정됨을 특징으로 하는 가변승압회로.
9. 제7항에 있어서, 상기 승압전압의 승압 레벨은 상기 전압강하회로에 구비되는 트랜지스터의 수와 드레쉬홀드 전압에 상응하여 설정됨을 특징으로 하는 가변승압회로.
10. 제7항에 있어서, 상기 승압전압의 승압 레벨은 상기 기생 캐패시터와 상기 부스팅 캐패시터의 용량비에 상응하여 설정됨을 특징으로 하는 가변승압회로.
11. 반도체 집적 장치의 가변승압회로에 있어서, 내부전원전압을 입력하여 소정 레벨 승압한 후 승압전압을 도전선로에 출력하는 승압회로와, 내부전원전압과 상기 도전선로 사이에 접속하는 다수의 클램핑 제어회로를 구비하여, 상기 클램핑 제어회로 중 어느 하나에 외부전원전압 레벨을 가지는 클램핑 제어신호를 입력하여 상기 외부전원전압의 변화에 대응하여 상기 다수의 클램핑 제어회로의 동작 영역이 각각 결정되어 상기 외부전원전압에 상응하는 상기 승압전압을 출력하는 가변승압회로.
12. 제11항에 있어서, 다수의 클램핑 제어회로는 드레인과 소오스가 공통으로 접속하는 다수의 트랜지스터를 포함함을 특징으로 하는 가변승압회로.