JPH07326194A - 不揮発性メモリ用電圧ブースタ - Google Patents

不揮発性メモリ用電圧ブースタ

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JPH07326194A
JPH07326194A JP33746394A JP33746394A JPH07326194A JP H07326194 A JPH07326194 A JP H07326194A JP 33746394 A JP33746394 A JP 33746394A JP 33746394 A JP33746394 A JP 33746394A JP H07326194 A JPH07326194 A JP H07326194A
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Abstract

(57)【要約】 【目的】 不揮発性メモリに対する電圧ブースタを開示
する。 【構成】 この電圧ブースタ（１）はブーストライン
（３）上にブースト電圧（Ｖｂｏｏｓｔ）を発生するた
めのチャージポンプ（２）を備えている。ブースタはブ
ースト電圧（Ｖｂｏｏｓｔ）に比例した電圧Ｖ１の加え
られた電圧デバイダ（５）と、低い基準電圧を有する基
準ソース（４）が与えられた比較器（６）を備えてお
り、比較の結果によりチャージポンプ（２）をイネーブ
ルに、またはデセーブルにする。電圧リミッタ（８）は
ブーストライン（３）と接地の間に接続されている；更
にブースト回路（７）はブーストラインが低電力動作を
行なう時電圧増加を加速するが、接地に向かっているパ
スは電力消費を少なくするため短くされている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は特にフラッシュＥＥＰＲ
ＯＭのような不揮発性メモリに対する電圧ブースタに関
する。
【０００２】
【従来の技術】今まで知られているように、電圧ブース
タは電源電圧より大きな電圧（Ｖｂｏｏｓｔ）を発生し
範囲が特定な最大値と最小値の間にあるようにする。こ
れは例えば電源電圧が３Ｖのフラッシュメモリの場合重
要であり、この場合電源電圧を越えブースト電圧に等し
いゲート電圧がストレージセルを読み出すのに必要であ
る。
【０００３】周知の電圧ブースタは所要のブースト電圧
を発生するためにチャージポンプ回路を備えており、現
在所定の電源電圧で動作するが、これはチャージポンプ
回路が所要の電圧を達成するように一定の値のパルスを
出すようにされており、パルスの終わりで自動的に止ま
るからである。
【０００４】
【発明が解決しようとする課題】これまで知られている
電圧ブースタは電源電圧および部分を構成しているデバ
イスの特性に基づいて設計されており、チャージポンプ
により加えられるパルスが一定量変化する状態またはブ
ースト電圧に加えられるラインの特性（例えば充電状
態）では高い精度を常に与えるとは限らない。
【０００５】改良を適当に行なっているにも拘らず、今
まで知られた電圧ブースタは異なる電源電圧で動作する
メモリには現在の所使用することができない。
【０００６】
【課題を解決するための手段】この発明の目的は今まで
知られた回路に典型的に関連する欠点を解決するように
された電圧ブースタを提示することであり、特に電源電
圧にも拘らず（特定な最小または最大の制限内）、また
は構成部品の状態にも拘らず、更には必要な改良や調整
をすることなく、所要のブースト電圧を与えることであ
る。
【０００７】
【実施例】図１では、ブースタは全体として１で示して
おり、電圧ＶDDが与えられブーストライン３に加えられ
たブースト電圧Ｖｂｏｏｓｔを発生するチャージポンプ
２と、電源電圧ＶDDの最小動作値より少ない固定で温度
的に安定した基準電圧ＶRE F を発生する基準ソース４
と、ブーストライン３に接続されＶｂｏｏｓｔに比例し
た電圧Ｖ1 を発生する電圧デバイダ５と、基準ソース４
と電圧デバイダ５に入力が接続されＶREF とＶ1 の比較
の結果によりｏｎ／ｏｆｆ信号ＣＬを加えるチャージポ
ンプ２に出力が接続される差動増幅器６とを実質的に備
えている。
【０００８】ブースタ１には更に低電力動作を行なうＶ
ｂｏｏｓｔを増加させるため、ブーストライン３に接続
されたブースト回路７と、ブーストライン３に沿った電
圧に接続されこの電圧を制限するためのリミッタ８と、
信号ＣＬが加えられ更にＶｂｏｏｓｔが安定状態の値に
達したことを示す出力信号を発生する安定状態値インジ
ケータ９と、ブロック２、４−９に対する信号を発生し
低電力動作の間全ての回路の消費電力を減少させるリセ
ットまたは低電力動作回路１０を備えている。
【０００９】より詳細には、差動増幅器６はライン３に
沿ってＶｂｏｏｓｔをモニタし、その電圧の一部を基準
電圧ＶREF と比較し、Ｖｂｏｏｓｔの値によりチャージ
ポンプをオンまたはオフするために加えられている。
【００１０】ブースタ１が低電力モード（この場合Ｖｂ
ｏｏｓｔはネイティブすなわち閾値の低いトランジスタ
の閾値電圧の２倍以下の電源電圧ＶDDに等しい）として
動作するとすぐ、ブースト回路７は動作しブーストライ
ン３をＶDDに等しい電圧につなぎ、Ｖｂｏｏｓｔを増加
させ高い容量性の負荷によるライン３の不動作をなく
す。
【００１１】リミッタ８はＶｂｏｏｓｔの過大な増加を
避けるため加えてある。実際、チャージポンプ２の動作
の間、チャージポンプの高い電力により、Ｖｂｏｏｓｔ
は所定の値を越える可能性があるが、これを避けるため
リミッタ８には直列にダイオードが入っており、ブース
トライン３を接地の方に放電し、Ｖｂｏｏｓｔが更に増
加するのを防ぐ。リミッタ８の動作電圧は信号ＳＳによ
り示され、以下に説明するようにチャージポンプの間変
化する。
【００１２】チャージポンプ２はあらゆる適当な方法で
構成されており、その特別な回路は図示していないが２
つのフェイズが交互に切り替わる良く知られた原理に基
づいている。一番目のフェイズでは接地に対し電源に関
係のある値までコンデンサを充電し、更に二番目のフェ
イズでは制御スイッチにより接地に対しコンデンサを充
電し、電源より大きな出力電圧に達するまで出力ライン
にコンデンサを接続することから成る。チャージポンプ
２は差動増幅器６により発生する論理信号ＣＬにより、
オン、オフされ、消費電力を減少するためリセット回路
１０によりオフにされる。方法は図示していないが、更
に制御信号に対しても、例えばアドレス読み出しの間ブ
ースタが集積されている不揮発性メモリに対する所定の
動作段階の間チャージポンプ２をデセーブルにすること
に対し準備が行なわれる。
【００１３】詳細な記載をブースタのブロック３−１０
に関する回路に対し図２−６に関連して行なう。
【００１４】図２はブースタ１の低電力動作を制御する
リセット回路１０の回路図を示している。回路１０には
リセット信号として以下に記載する外部低電力動作リク
エスト信号ＤＰが加えられている入力１５がある。入力
１５は直列の３つのインバータ１６−１８に接続され、
インバータ１６の出力（ノード１９）は反転されたリセ
ット信号ＤＰＮを発生し、インバータ１８の出力（ノー
ド２０）は二番目の反転されたリセット信号ＤＰＲを発
生する。ＮＯＲ回路２１には入力１５とインバータ１８
の出力とに接続された２つの入力があり、通常はローの
出力信号ＤＰＣを発生しているが（ノード２２）、イン
バータ１６−１８を直列接続する結果信号ＤＰＲを切り
替える際ＤＰに対し若干遅れることにより、ローに切り
替えるリセット信号ＤＰの上にショートパルスが与えら
れる。
【００１５】信号ＤＰＮがあるノード１９は二番目の直
列のインバータ２４−２６に接続され、インバータの出
力は遅延線を発生するコンデンサ２７−２９にそれぞれ
接続されており、更にインバータ２６の出力は出力信号
ＤＰＳを（ノード３１で）発生するインバータ３０にも
接続されている。ＮＡＮＤ回路３２にはノード１９とイ
ンバータ２６の出力とにそれぞれ接続された２つの入力
とインバータ３３に接続された出力がある。インバータ
３３の出力（ノード３４）での信号ＯＳは通常ローであ
るが、信号ＤＰＣのようにローに切り替えるリセット信
号ＤＰの上にはハイのパルスがある。この分岐では、Ｏ
Ｓ信号パルスの期間は電源電圧ＶDDの値により既知の方
法で定められ、更により詳細にはＶDDに逆比例する。電
源電圧Ｖ DDが高い（６Ｖを越える）場合、より詳細には
図４と関連し後述する理由からパルスの期間は実質上ゼ
ロになる。
【００１６】図３は差動増幅器６、デバイダ５および基
準ソース４の回路を示している。差動増幅器６は一組の
Ｎチャネルのネイティブ（原産）トランジスタ３８と３
９から構成されるが、これらのトランジスタはノード４
０に接続されたソース端子と、増幅器６の入力ノード４
１と４２を定めるゲート端子と、ダイオード接続されて
いるＰチャネルのバイアストランジスタ４３と４４のド
レイン端子に接続されるドレイン端子を有している。ト
ランジスタ４３、４４には互いに接続されたゲート端子
と、電源ラインＶDDに接続されているソース端子があ
る。ノード４０はＮチャネルのネイティブトランジスタ
のドレイン端子に接続されており、そのゲート端子はノ
ード４１とコンデンサ４６の１つの端子に接続されてい
る。トランジスタ４６の他の端子とトランジスタ４５の
ソース端子に接地されている。
【００１７】バイアストランジスタ４３と並列に、Ｎチ
ャネルのトランジスタ４７があるが、このトランジスタ
はラインＶDDとトランジススタ３８のドレイン端子６６
の間に接続されており、そのゲート端子は信号ＤＰＣの
加えられたノード４８に接続されている（図２）。ノー
ド４８は基準ソース４の一部を形成するＮチャネルのネ
イティブトランジスタ４９のゲート端子にも接続されて
おり、ドレインおよびソース端子はそれぞれノード４１
とダイオード接続のＮチャネルトランジスタ５０に接続
されており、ソース端子は接地されている。
【００１８】ノード４１もＮチャネルトランジスタ５１
のドレイン端子に接続され、ゲート端子はノード５２に
接続され、ソース端子はＮチャネルトランジスタ５３を
通り接地され、ゲート端子は信号ＤＰＮが加えられてい
るノード５４を規定している（図２）。ノード５２はレ
ジスタ５５を通り電源ラインに、更にダイオード接続Ｎ
チャネルのネイティブトランジスタ５６を通りノード４
１に接続されている。ノード５２もＰチャネルのネイテ
ィブトランジスタ５７のソース端子に接続されており、
ゲートおよびドレイン端子はそれぞれ接地およびＮチャ
ネルのネイティブトランジスタ５８に接続されており、
ゲート端子は信号ＤＰＮを受け、更にソース端子は接地
されている。ネイティブトランジスタ５７の基板はトラ
ンジスタ５７自体のソース端子、およびＰチャネルのネ
イティブトランジスタ６０の基板に接続されており、こ
のトランジスタ６０のソース、ゲート、ドレインの各端
子は接地されているが、これはノード５２で電圧の遷移
をスムーズにする静電容量として作用している。
【００１９】デバイダ５はブーストライン３と接地の間
に直列に接続された一番目と二番目の抵抗６３、６４が
ある抵抗デバイダの形をしている。Ｎチャネルのネイテ
ィブトランジスタ６５はドレイン端子が（ブーストライ
ン３に接続された）抵抗６３に接続され、ソース端子が
抵抗６４とノード４２に接続され、ゲート端子に信号Ｄ
ＰＮが加わっている。
【００２０】ノード６６により定められる差動増幅器６
の出力はインバータ６７の入力に接続され、インバータ
の出力は信号ＣＬのあるノード６８を形成している。ノ
ード６８もＰチャネルのトランジスタ６９を通り電源ラ
インＶDDに接続されており、そのゲート端子には信号Ｄ
ＰＮが加えられている（図２）。
【００２１】図３の回路はノード４２でソース４により
発生する電圧ＶREF と電圧Ｖ1 を比較し、更に通常動作
の間ダイオード動作トランジスタ５６、５７により発生
する電圧に等しい。この状態ではＤＰＮはトランジスタ
５８がオンするので高く、接地されたゲート端子を有し
ダイオードとして動作するトランジスタ５７のドレイン
端子が接地される。このフェーズではトランジスタ５３
も動作し、従ってノード４１をバイアスし通常動作の間
のあらゆる理由から電源電圧ＶDDが低下した時フローテ
ィングを続けることを避けるため加えられた高抵抗のト
ランジスタ５１が長い間接地され、ダイオードトランジ
スタ５６はオフとなる。トランジスタ５１もあらゆる理
由から所定の値を越えれば基準電圧ＶREF が放電され
る。
【００２２】通常動作の間、信号ＤＰＣはローで、従っ
てトランジスタ４９、５０、４７はオフである；増幅器
６の出力（ノード６）は電圧Ｖ1 とＶREF を比較するこ
とによりハイまたはローのレベルを示すが、このレベル
はインバータ６７で反転されＶ1 ＜ＶREF の時ハイ、逆
の時ローである信号ＣＬを与える；信号ＤＰＳはハイで
あるのでトランジスタ６９はオフとなる。
【００２３】リセット（低電力）モードでは、信号ＤＰ
Ｎ，ＤＰＳおよびＤＰＣはローであり、従ってトランジ
スタ５８、５３、６５をオフにし、更にトランジスタ４
７、４９のオフ状態を継続する；信号ＣＬはオンとなっ
た信号６９によりハイを維持する。
【００２４】既に述べたように、ローに切り替わるリセ
ット信号ＤＰにより信号ＤＰＣはトランジスタ４７と４
９を簡単にオンにする正パルスを示す。従って以前ロー
であったノード６６はＶDDからトランジスタ４７での電
圧低下（大きい電圧低下を示すようにされている）を差
し引いた中間のレベルになり、更にモード４１はトラン
ジスタ４９と５０を通しローとなる。差動増幅器６はト
ランジスタ５８がオンの時達する動作状態をとるように
される。同様に、デバイダ５も信号ＤＰＮが切り替わる
時動作状態となる。
【００２５】図４はコンデンサ７５を備えたブースト回
路７の詳細を示しており、コンデンサの一方の端はパル
ス信号ＯＳが加えられた入力ノード７６を定めており、
他方の端はダイオード接続Ｎチャネルのネイティブトラ
ンジスタ７８を通り電源ラインＶDDに接続されたノード
７７を定めている。ノード７７もＮチャネルのネイティ
ブトランジスタ７９のゲート端子に接続され、ドレイン
端子は電源ラインＶDDに接続され、更にソース端子はブ
ーストライン３に接続されている。
【００２６】ブースト回路７は次の様に動作する。既に
述べたように、ＯＳ信号はローに切り替わるリセット信
号ＤＰ上に発生するパルスが高い場合を除いて通常はロ
ーである。低電力動作モードでは、ノード７７は端子の
ドロップ電圧がＶT であるダイオードトランジスタ７８
を通り電源ラインＶDDに接続されており、入力７６はロ
ーである。従って、コンデンサ７５はＶDD−ＶT の電圧
に充電される；トランジスタ７９はオンとなりソース〜
ゲートの電圧ドロップがＶT である；それ故Ｖｂｏｏｓ
ｔはＶDD−２ＶT の値を取る。リセット信号がローに切
り替わると、ＯＳ信号の正パルスが来ることによりノー
ド７６はほぼＶDDに等しい値まで上がるので、ノード７
７はＶDD＋（ＶDD−ＶT ）＝２ＶDD−ＶT 、即ちノード
７６での電圧とトランジスタ７５でのドロップ電圧の和
となる；トランジスタ７９のソース端子（それ故ライン
３の上のＶｂｏｏｓｔ）は電圧ＶDDに向かう。実際の場
合、ブーストライン３の負荷により、ＶｂｏｏｓｔはＶ
DDに達しないが非常に近づく。
【００２７】ブースト回路７が動作を継続する時間の長
さは明らかにＯＳ信号パルスの期間により左右され、更
にＶDDに逆比例する。ＶDDが増加すると、ブースト回路
７の動作時間は減少するが、これはＶDDの値が６Ｖを越
える時ブースト回路が実際にはオフであるからである
（このような状態ではＶｂｏｏｓｔが既にレベルが高く
４Ｖを越えており、更に低電力動作モードにあるので実
際には回路の動作は不必要である）。
【００２８】Ｖｂｏｏｓｔが定常状態になると、電源電
圧ＶDDがローならば、トランジスタ７９はデセーブルで
あり、ブーストライン３から電源ラインが分離される；
逆にブーストライン３は電源に接続される。
【００２９】図５はリミッタ８の回路を示しており、既
に述べたがチャージポンプ２の動作により設定された上
限値を越える時Ｖｂｏｏｓｔを制限するために加えられ
ている。リミッタ８はブーストライン３と接地の間に直
列に接続された多数のＮチャネルのトランジスタ８３か
ら８９を備えている。より詳細にはトランジスタ８３か
ら８６、８８、８９はダイオード接続されているが、ト
ランジスタ８７はスイッチとして動作し、ゲート端子に
はリセット回路１０により発生する反転したリセット信
号ＤＰＮから成る制御信号が加えられている。トランジ
スタ８４のドレイン端子とトランジスタ８５のソース端
子はそれぞれＮチャネルのトランジスタ９０のドレイン
およびソース端子に接続されており、そのドレイン端子
はフィルタ回路９１の出力信号により制御されている。
【００３０】フィルタ回路９１にはチャージポンプ（図
１）により発生するＳＳ信号が加えられた入力９３があ
り、ポンプの動作の間所定の周波数で発振し、更にポン
プがオフの時論理レベルを高くする。入力９３は直接Ｎ
ＡＮＤ回路９４が一番目の入力９８と、２つのインバー
タ９５、９６の直列接続を通りＮＡＮＤ回路９４の二番
目の入力（ノード９９）に接続されている。インバータ
９５の出力とインバータ９６の入力の間のノードはコン
デンサ９７の一方の端子に接続され、他の端子は接地さ
れている。インバータ９５、９６およびコンデンサ９７
はＳＳ信号のハイからローへの切り替えを早く、しかも
ローからハイへの切り替えをゆっくり行なうため非対称
遅延線を形成するようにされており、これによりＳＳ信
号が振動を始めると、ＮＡＮＤ回路９４のノード９９の
信号はローに切り替わりＳＳ信号が振動を止めるまで続
けるが、一定量の遅延の後ノード９９の信号は切り替わ
りハイに戻る。
【００３１】従って、ポンプがオフである限り（Ｖｂｏ
ｏｓｔの値が安定状態または低電力動作モード）信号Ｓ
Ｓとノード９９の信号は高く、これによりＮＡＮＤ回路
９４の出力は低く、更にトランジスタ９０はオフのまま
である。もし同時にブースタ１が低電力動作モードであ
るならば（ＤＰ信号がハイでＤＰＮがロー）、トランジ
スタ８７もオフであり、一連のダイオード８３から８
６、８８、８９はオフとなり、リミッタ８はデセーブル
となる。逆に、ブースタ１が通常の動作モードであれば
（ＤＰがロー、ＤＰＮがハイ）、一連のダイオード８３
から８９はブーストライン３に接続され、Ｖｂｏｏｓｔ
がダイオード８３から８６、８８、８９により設定され
る値を越えないようにされ、各ダイオードの閾値電圧の
６倍に等しくなる。
【００３２】チャージポンプ２が動作するとすぐ、ＳＳ
信号は振動を開始し、ノード９９はローに切り替わり、
ＮＡＮＤ回路９４の出力はハイに切り替わり、ダイオー
ドトランジスタ８４、８５をバイパスするトランジスタ
９０がオンとなる。このフェイズでは従ってリミッタ８
の（定格）動作電圧は４つのダイオード（８３、８６、
８８、８９）の閾値電圧の合計により定められる。これ
は次の２つの点において好都合である：一番目に、充電
が非常に早く、それ故チャージポンプ２により行なわれ
るＶｂｏｏｓｔの値の増加が早いこと；二番目に、定格
動作電圧を下げることなくＶｂｏｏｓｔが所要の最大値
をかなり越えるのを防げないリミッタ８の慣性（完全に
導通となるダイオードの遅延）が少ないことである。逆
に、ポンプ２の動作の間リミッタ８の定格動作電圧を下
げることにより、Ｖｂｏｏｓｔの増加が激しくしかもダ
イオード８３、８４、８８、８９の動作が悪い場合で
も、Ｖｂｏｏｓｔは設定された通常の値を越えることを
完全に防ぐ。
【００３３】図６に示すように、回路９は実質的にフリ
ップフロップから構成されており、その出力はＶｂｏｏ
ｓｔが低電力動作モードから安定状態の値に切り替わる
時一番目の論理レベルに切り替わり、低電力動作モード
の時二番目の論理レベルにリセットされる。
【００３４】より詳細には、回路９には一番目のＮＡＮ
Ｄ回路１０５があるが、このＮＡＮＤ回路にある２つの
入力はそれぞれ回路９の入力モード１０４（反転された
リセット信号ＤＰＲが加えられている）と１０７から１
１０のトランジスタから成る二番目のＮＡＮＤ回路１０
６の出力に接続されている。トランジスタ１０７はＰチ
ャネルのネイティブトランジスタであり、電源ラインＶ
DDに接続されたソース端子と、ＮＡＮＤ回路１０６の出
力ノード１１３を定めるドレイン端子と、ＮＡＮＤ回路
１０５の出力（ノード１１４）に接続されたゲート端子
がある。トランジスタ１０８はＮチャネルのタイプであ
り、ノード１１３に接続されたドレイン端子と、ノード
１１４に接続されたゲート端子と、トランジスタ１０９
のドレイン端子に接続されたソース端子がある。トラン
ジスタ１０９はＮチャネルのタイプであり、接地された
ソース端子と、回路９の入力ノード１１５に接続された
ゲート端子があるが、ノード１１５にはチャージポンプ
イネーブル信号ＣＬが加わる。
【００３５】ノード１１５もＰチャネルのネイティブト
ランジスタ１１０のゲート端子に接続されており、この
トランジスタには電源ＶDDに接続されたソース端子とノ
ード１１３に接続されたドレイン端子がある。
【００３６】ノード１１４は一番目のインバータ１１６
の入力に接続され、このインバータの出力には論理信号
Ｆがある；更にノード１１３は二番目のインバータ１１
７の入力に接続されており、このインバータの出力には
論理信号ＦＮがある。
【００３７】ＮＡＮＤ回路１０６は１０５と同様であ
り、そのＰチャネルのトランジスタはＰチャネルのネガ
ティブトランジスタと置き換えられている。
【００３８】回路９は次の様に動作する。低電力動作モ
ードで信号ＤＰＲはロー；信号ＣＬはハイ（ＤＳＰがロ
ーである図２を参照）；ノード１１４はハイ；トランジ
スタ１０７と１１０はオフ；トランジスタ１０８と１０
９はオン；ノード１１３はロー；信号ＦとＦＮはそれぞ
れローおよびハイであり、Ｖｂｏｏｓｔは定常状態の値
にないことを示している。低電力動作モードの終わり
で、信号ＣＬが切り替わるまで、信号ＤＰＲは回路９に
影響を及ぼすことなくハイに切り替わる。
【００３９】図３に関連して既に説明した様に、ＣＬは
Ｖｂｏｏｓｔが通常状態の値に達するとローに切り替わ
るが、この場合トランジスタ１０９はオフである；トラ
ンジスタ１１０はオンであり、ノード１１３をハイに切
り替える；ＮＡＮＤ回路１０５は切り替わり、その出力
ノード１１４はローに切り替わり、トランジスタ１０８
をオフにしトランジスタ１０７をオンにする；出力信号
Ｆはハイに切り替わりＶｂｏｏｓｔの定常状態を示す；
信号ＦＮはローに切り替わる。
【００４０】回路９は信号ＤＰＲがローに切り替わり
（低電力動作モード）信号ＣＬが再びハイに切り替わる
とリセットされる。
【００４１】この発明によるブースタの利点は次の通り
である。一番目に、Ｖｂｏｏｓｔの値を正しく制御する
ことができ、電源電圧に基づく電力および／またはチャ
ージポンプの動作時間を調整する必要がないが、これは
ポンプのオン／オフの動作が実際にＶｂｏｏｓｔの値と
所要の定常状態の値と比較することにより制御される閉
ループであることによる。
【００４２】更に、ブースタは非常に低い電源電圧でも
正確に働くが、これは低い基準電圧を発生し、更にこの
電圧とＶｂｏｏｓｔ電圧の適当な一部とを比較するから
である。
【００４３】この発明によるブースタにより定常状態の
Ｖｂｏｏｓｔの値を急速に得、更に低電力から定常状態
の動作に急速に切り替えられるが、これは特徴的なコン
ポーネントのためであり、これにより過渡的な再開が行
なわれ加速される。
【００４４】制御回路に自己調整機能があるため予知し
がたい状態が発生してもこのブースタにより高度の信頼
性が得られるが、Ｖｂｏｏｓｔの値が極めて低い場合で
もチャージポンプが開始し、更にＶｂｏｏｓｔの値が所
要の上限値を越えることが防止される。
【００４５】この発明の範囲から外れることなくすでに
記載し図示したブースタに変更を行なうことができるこ
とは明らかである。特に、図１のブロックは図２から６
に示すようなもの以外でも構成できる；ブースタはチャ
ージポンプ部分およびＶｂｏｏｓｔの値を所定の範囲に
保つ閉ループ制御のポンプの部分から成る図１に比較し
てより多くのまたは少ないブロックで構成できる；トラ
ンジスタは他の異なるタイプのチャネルまたは技術に置
き換えることができる。
【図面の簡単な説明】
【図１】この発明による電圧ブースタのブロック図。
【図２】図１のブロックの回路図。
【図３】図１のブロックの回路図。
【図４】図１のブロックの回路図。
【図５】図１のブロックの回路図。
【図６】図１のブロックの回路図。
【符号の説明】
１ ブースタ ２ チャージポンプ ３ ブーストライン ４ 基準ソース ５ 電圧デバイダ ６ 差動増幅器 ７ ブースト回路 ８ リミッタ ９ インジケータ １０ 低電力動作回路 １５、９３ 入力 １６、１７、１８ インバータ １９、２０ ノード ２１ ＮＯＲ回路 ２２ ノード ２４、２５、２６ インバータ ２７、２８、２９、７５、９７ コンデンサ ３０、３３、９５、９６ インバータ ３１、７６、７７、９９ ノード ３２、９４ ＮＡＮＤ回路 ３８、３９ Ｎチャネルネイティブトランジスタ ４０、４８、５２、５４、６６、６８ ノード ４１、４２、７６ 入力ノード ４３、４４ Ｐチャネルバイアストランジスタ ４５、７９ トランジスタ ４６ コンデンサ ４９、５６、５８、６５、７８、７９ Ｎチャネルネイ
ティブトランジスタ ５０、５１、５３、９０ Ｎチャネルトランジスタ ５５ レジスタ ５７、６０、６９、 Ｐチャネルネイティブトランジス
タ ６３、６４ 抵抗 ８３、８４、８５、８６、８７、８８、８９ トランジ
スタ ９１ フィルタ回路 １０４ 入力モード １０５、１０６ ＮＡＮＤ回路 １０７、１０８、１０９、１１０ トランジスタ １１３、１１４、１１５ ノード １１７ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シルビア パドアン イタリー国， リミニ 47037 ビア サ ン ベルナルド， 35番地 (72)発明者 カーラ マリア ゴッラ イタリー国， サン ジョバンニ セスト 20099 ビア ベッカーリア， ５番地

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 ブースト電圧（Ｖｂｏｏｓｔ）を表すブ
    ーストライン（３）に接続された出力を有するチャージ
    ポンプ回路（２）を備え、前記ブースト電圧（Ｖｂｏｏ
    ｓｔ）の値が所定の限界値の上および下の時、それぞれ
    イネーブルおよびデセーブル信号（ＣＬ）を発生するた
    め、前記チャージポンプ回路（２）および前記ブースト
    ライン（３）に接続されるイネーブル手段（４−６）を
    備えることを特徴とする電圧ブースタ（１）。
  2. 【請求項２】 前記イネーブル手段（４−６）が、基準
    電圧（ＶREF ）を発生する基準ソース（４）と、前記ブ
    ースト電圧（Ｖｂｏｏｓｔ）に関連のある値（Ｖ1 ）と
    前記基準電圧を比較する比較手段（６）とを備えること
    を特徴とする請求項１に記載のブースタ。
  3. 【請求項３】 前記イネーブル手段（４−６）が、前記
    ブーストライン（３）に接続され更に前記比較手段
    （６）に接続された中間タップ端子（４２）を有する電
    圧デバイダ（５）を備えることを特徴とする請求項２に
    記載のブースタ。
  4. 【請求項４】 前記基準ソースがダイオード手段（５
    ６、５７）を備えることを特徴とする請求項２または３
    に記載のブースタ。
  5. 【請求項５】 前記比較手段（６）が差動増幅器を備え
    ることを特徴とする請求項２から５のいずれか１つに記
    載のブースタ。
  6. 【請求項６】 前記イネーブル手段（４−６）が一番目
    と二番目の基準電位（ＶDD，接地）の間に置かれてお
    り、更に低電力動作を示す制御信号（ＤＰＮ）が加えら
    れた制御入力を有する一番目の切り替え手段（５３、５
    ８、６５）を備えているが、これは前記制御信号を受け
    る時前記一番目と二番目の基準電位ラインの間の電気導
    通を断続するためであることを特徴とする請求項２から
    ５のいずれか１つに記載のブースタ。
  7. 【請求項７】 前記比較手段（６）が、基準入力（４
    １）と、出力（６６）と、前記低電力動作の終わりで一
    番目のイネーブルパルス（ＤＰＣ）を発生するための一
    番目のイネーブルパルス発生手段（１６−２１）と、前
    記一番目のイネーブルパルス発生手段に接続された一番
    目のイネーブル入力（４８）および前記イネーブルパル
    ス（ＤＰＣ）を受ける時前記出力を直ちにバイアスする
    ため前記出力（６６）に接続された一番目のバイアス端
    子を有する一番目のバイアス手段（４７）と、前記一番
    目のイネーブルパルス発生手段（１６−２１）に接続さ
    れた二番目のイネーブル入力（４８）および前記一番目
    のイネーブルパルスを受ける時前記基準入力を直ちにバ
    イアスするために前記基準入力（４１）に接続された二
    番目のバイアス端子を有する二番目のバイアス手段（４
    ９、５０）と、を備えることを特徴とする請求項６に記
    載のブースタ。
  8. 【請求項８】 前記低電力動作の終わりで二番目のイネ
    ーブルパルス（ＯＳ）を発生するための二番目のイネー
    ブルパルス発生手段（２４−３３）と、前記二番目のイ
    ネーブルパルス発生手段に接続された入力（７６）およ
    び前記ブーストライン（３）に接続された出力を備える
    ことを特徴とする請求項１から７のいずれか１つに記載
    のブースタ。
  9. 【請求項９】 前記ブースタ手段（７）が、前記二番目
    のイネーブルパルス発生手段（２４−３３）に接続され
    た１番目のブースタ端子（７６）および一番目の基準電
    位ライン（ＶDD）と二番目の切り替え手段（７８）およ
    び三番目の切り替え手段（７９）を通して二番目のブー
    ストライン（３）に接続された二番目のブースト端子
    （７７）を有する容量手段（７５）と、前記二番目のイ
    ネーブルパルス（ＯＳ）を受ける時前記一番目の基準電
    位ラインから前記二番目のブースト端子（７７）を分離
    する前記二番目の切り替え手段（７８）と、少なくとも
    低電力動作状態で前記一番目の基準電位ラインに前記ブ
    ーストラインを接続しおよび前記二番目のイネーブルパ
    ルスが存在する時前記二番目のブースト端子（７７）に
    前記ブーストラインを接続する前記三番目の切り替え手
    段（７９）と、を備えることを特徴とする請求項８に記
    載のブースタ。
  10. 【請求項１０】 前記ブーストライン（３）と二番目の
    基準電位ライン（接地）の間に置かれた電圧リミッタ
    （８）を備えることを特徴とする前記請求項のいずれか
    １つに記載のブースタ。
  11. 【請求項１１】 前記電圧リミッタが互いに直列に接続
    された多数のダイオードエレメント（８３−８６、８
    ８、８９）を備えることを特徴とする請求項１０に記載
    のブースタ。
  12. 【請求項１２】 前記電圧リミッタ（８）が、制御端子
    および所定の前記ダイオードエレメント（８４、８５）
    に接続されたバイパス端子を有するバイパスエレメント
    （９０）を備えており、前記制御端子は前記チャージポ
    ンプ回路（２）に接続され更にポンプ動作信号（ＳＳ）
    が加えられているが、これは前記ポンプ動作信号を受け
    る時前記所定のダイオードエレメント（８４、８５）を
    バイパスするためであることを特徴とする請求項１１に
    記載のブースタ。
  13. 【請求項１３】 前記制御信号を受ける時前記ブースト
    ライン（３）と前記二番目の基準電位ライン（接地）と
    の間の電気導通を断続するため、低電力動作を示す制御
    信号（ＤＰＮ）が加えられた制御入力を有する四番目の
    切り替え手段（８７）を前記電圧リミッタ（８）が備え
    ていることを特徴とする請求項１１または１２に記載の
    ブースタ。
  14. 【請求項１４】 前記イネーブル手段（４−８）に接続
    され更に前記ブースト電圧（Ｖｂｏｏｓｔ）の定常状態
    の値を示す論理信号（Ｆ）を発生する定常状態インジケ
    ータ回路（９）を備えることを特徴とする前記請求項の
    いずれか１つに記載のブースタ。
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