JPS59186200A - オン・チツプ高電圧電力供給装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、一般に電気的に変更可能な高密度メモリ回
路及び装置に関し、詳しくは電気的に変更可能なシリコ
ン半導体集積回路及び論理レベル電圧をメモリ・セルに
書込み又は消去を行うのに必要な高い電圧へ変換するた
めチャージ・ポンプにより駆動される高電圧変換器に関
する。

〔従来技術〕

従来より、オン・チップ用に用いられる一般的なチャー
ジ・ポンプ回路が知られている。これらの回路は、電気
的に変更可能な又はプログラマブルなフローティング・
ゲート半導体メモリ回路に書込み又は消去を行うのに必
要な高電圧を発生するために、主として使用される。こ
のようなチャージ・ポンプ回路の１つが、ＩＥＥＥ　　
ＪＳＳＣｌＶｏｌ、ＳＣ−１１、Ｈａ　３、Ｊｕｎｅ　
　１９７６．３７４−３７９ページの″改良された電圧
増加技術を用いたＭＮＯ８集積回路中のオン・チップ高
電圧発生″に記載されている。

第４Ａ図には、従来技術で知られているオン・チップ・
チャージ・ポンプ高電圧供給回路の一般的な形式が示さ
れている。この図を参照して、典型的な高電圧オン・チ
ップ変換器の回路動作を説明する。このような各変換器
には、論理電圧供給１と２相充電線２とが設けられてい
る。線２には１８０°異なる相が加えられる。直列接続
されたダイオード３と、中間接続ノードに接続されたコ
ンデンサ４とが示されている。コンデンサは、図に示す
ように交互に相が変わる供給線のどちらかに交互に接続
される。各接続ノードはアルファベット文字Ａ、Ｂ、Ｃ
・・・・Ｆで示される。点線の四角で示された出力段５
は、端子６の最終出力電圧をフィルタ又は平滑又は制限
することができる。

第４Ｂ図は、第４八図中の線２の相コントロールのため
の従来のタイミング・チャー１〜を示すものである。当
該技術においてよく知られているように、このような１
８０°異なる相タイミングを得るために発振器により駆
動される単純なフリップ・フロップを用いることができ
る。

第４Ｃ図は、充電線２が第４Ｂ図に示されるようにパル
ス駆動される時、各ノードＡ、Ｂ、Ｃ１等に於ける出力
電圧を示すものである。

作用を説明すると、電流が第１番目のダイオード３を経
て接続ノートＡに接続されたコンデンサ４を充電するよ
うに流れる。これは線１上の供給電圧より大体１ダイオ
ード降下だけ少ない電圧を充電する。そして、相制御線
２が変化し、接続ノードＢが大体供給電圧より２ダイオ
一ド降下分だけ少ない電圧に駆動される。しかし、接続
ノードＢに接続されたコンデンサ４のプレー１〜は、接
続ノードＡが充電されている時にノードＡ及び８間のダ
イオード３が順方向にバイアスされるので、−接続ノー
ドＡに接続されているコンデンサ４」二に現われる大体
のレベルにすでに充電されている。

このため、駆動線２からの正電圧の印加によりコンデン
サ４上の電圧が増加すると、接続点Ｂは線１上の供給電
圧以上に上昇しなければならない。

ダイオード降下分を無視すると、この時大体電圧が倍に
なる。この動作は、出力端子６に所望の電３− 圧増加が現われるまで、駆動線２にパルスが発生される
毎に連続する段を通じて続けられる。

このブーツ・ス１〜ラッピング・チャージ・ポンプは当
該技術において非常によく知られている。

もちろん、出力電流は、接続点Ｆのコンデンサ４中に蓄
えられている電荷であるから、比較的限られたものにな
る。第４Ａ図に、点線の四角５内に囲まれた抵抗及びコ
ンデンサから成る平滑、積分及び制限回路が概略的に示
されている。以下に詳細に従来の回路の具体例について
説明する。端子６における必要な出力電圧は、普通の電
気的に変更可能なメモリ製品及び消去サイクルに対して
、典型的に１８乃至２５ボルトのレベルである。

第５図は、第４Ａ図乃至第４ｃ図に関して簡単に説明し
た線に沿った典型的な従来技術のチャージ・ポンプ回路
を示すものである。第５図と第４Ａ図とにおいては、同
じ素子に同じ符号を付している。第４Ａ図の点線の四角
５内のフィルタリング及び平滑化回路は、点線の四角１
０内の出力制限器と出力ツードロから点線の四角９内の
充電線４− ドライバまでのフィードバック径路とにより、置換えら
れている。出力制限器１０は、一旦、特定の出力電圧に
達すると導通するよう設君１された直列接続された一対
のＦＥＴを含む。出力ツードロから点線の四角９内の線
ドライバへのフィードバック径路は、出力電圧要求が増
加するにつれて、線ドライバをより強く動作させるよう
に働く。点線の四角７内のフリップ・フロップは、図か
ら明らかのように、発振器８により２相制御線２上の出
力を交互に変えるように駆動される。

〔発明が解決しようとする問題点〕 特に、この第５図に示される高電圧変換器を電気的に変
更可能なメモリ製品に用いる場合、いくつかの欠点が回
路に存在する。第１に、出力ツードロにおいて可能な最
高電圧は、使用される半導体回路技術の電圧取扱能力に
よって制限される。

現在の技術においては、前記能力の上限は、典型的には
１８乃至２５ボルトである畳込み及び消去に必要なより
高い電圧での信頼のある動作に対し一＼、 で、全く十分ではなかった。

第２に、第５図のノμ線の四角ＪＯ内に含まれるような
出力電圧制限器は、低電圧素子によって制御され、その
導電特性は出力ツードロの出力電圧で動作されるであろ
うメモリ・セル中のトンネリング径路パラメータには依
存していない。従って、メモリ・セルが周知のチャージ
・１〜ラツピング効果によりその性能を低下させる時、
制限器１０の制限効果を減するのが望ましいのであるが
、しかしながら、この状態に対して適応するように出力
電圧を修正する機能はなかった。このため、一旦、深刻
なチャージ・１〜ラツピングが生ずると、出力電圧供給
はもはや効果的な書込みや消去ができなくなり、メモリ
製品は回路の外でやっかいで時間のかかる操作である放
電を行わなければならないか、または、メモリ・モジュ
ールの全体を全く放棄して新しいものをその代りに使う
かしなければならない。どちらの場合も容易に理解され
るように時間を消費し費用を要する作業である。

第３に、過剰な電圧の制限は、単に点線の四角１０内に
含まれる回路内においてグランドにそらすことである。

従って、チャージ・ポンプ回路自体は常時最大能力で動
作しなければならない。これは、供給される入力が常に
論理レベル電圧と線１上の電流とであるため、出力ツー
ドロ上の利用可能な出力を制限する。

最後に、点線の四角９内の電圧モニタ回路は、製造工程
の公差に起因するメモリ・セル内のパラメータの変動を
補償しない。これらパラメータの変動は電圧変換回路中
では補償されない。このため、製品が動作しないか又は
辛うじて動作し得る結果となるような、製造工程公差変
動に起因するモニタリング回路の特性とメモリ・セル自
体の特性の間の不一致が存在あり得ることが容易に理解
できよう。

この発明が解決しようとする上述してきた従来技術の問
題点を整理して再度述べると次のようになる。

第１に、従来の回路の出力で得ることのできる最高電圧
は、使用される半導体技術の電圧処理能力により制限さ
れる。現在の技術では、フローテ７− イング・ゲー１〜・メモリ装置中の電荷移動操作に要す
るレベルよりも低い最高電圧しか得られない。

第２に、従来技術では出力電圧の限界は低電圧装置の特
性で決定され、メモリ装置中の１〜ンネリング径路パラ
メータには依存していない。トンネリング径路パラメー
タが制御回路に含まれていないため、低電圧装置特性を
利用した出力電圧制御はプログラマブル装置の変化特性
を正確に反映していない。

第３に、従来技術において過剰電圧の状態は出力制限回
路を通じて余剰電荷をグランドに分流することにより防
止している。従って、チャージ・ポンプ回路は、多かれ
少なかれ余剰な能力をグランドに分流した状態で常時最
大能力で動作しなければならない。

これに加えて、従来技術では、工程許容差及び変動に寄
因するチップ上のメモリ要素のトンネリング径路パラメ
ータの変化は、電圧変換器により補償されない。これは
、従来の電圧変換器は同じパラメータでは製造されず、
そして、その操作に＝８− おいて、同じ技術を使用していないためである。

この発明は、前述の従来の欠点に鑑みて、電気的に変更
可能なメモリ回路への応用に適していて、この回路と同
じチップ上に集積するに適している改良された高電圧変
換器を提供することを目的としている。

この発明の別の目的は、メモリ・セルの周期的な動作か
ら生ずるトンネル径路パラメータの変化を追跡する素子
を組込んだ改良されたフィードバック径路を有する改良
された高電圧チャージ・ポンプ回路を提供することであ
る。

〔問題点を解決するための手段〕

前述した問題点は、高電圧変換器回路中に改良されたフ
ィードバックとチャージ・１〜ラツプ・モニタリング素
子とを設けることにより、解決される。出力電圧からの
フィードバックは、チャージ・トラッピング酸化層を含
む回路素子を通じて行われる。この酸化層は、メモリ・
セルの交替する読出し及び書込みサイクルの影響を反映
しそれらと並行にそのパラメータを変化させる。この素
子はチャージ・ポンプ制御回路中に組込まれていて、メ
モリ・セル中のチャージ・トラッピングが増大するにつ
れ、有効な書込み又は消去のために増加された供給電圧
を発生する。さらに、チャージ・ポンプ線ドライバのゲ
ートはチャージ・ポンプ制御回路により駆動され、従来
技術で行われていたように出力電圧には接続されていな
い。従って、出力電圧がモニタ回路中に設定されている
所定のレベルより大きいレベルに押し上げられると、ゲ
ートの電圧は組合されたチャージ・ポンプ制御回路の動
作とモニタ回路により減少され、このゲート電圧が減少
することにより、出力電圧がさらに増加するのを防ぐ。

このように出力電圧が調節されて、チャージ・ポンプ回
路が従来技術の回路にお番プるように過剰に駆動される
ことがない。これに加えて、出力電圧供給からのフィー
ドバックを利用することにより、チャージ・ポンプ・モ
ニタ回路は、メモリ・セル中に発生するチャージ・トラ
ッピングを補償し、そしてメモリ素子の書込み及び消去
の容易さの低下を補償するのに必要なだけ駆動電圧を増
加させる。

〔実施例〕 第１図には、従来技術の前述した諸問題点を解決するこ
の発明の好ましい一実施例が示されている。第３図中に
おいて、第４図及び第５図中に示された素子と同様の機
能又は動作を有する素子は、同様の符号を用いて示す。

チャージ・ポンプ回路６０の部分は、いくつかの相異点
を除いて第５図に示される部分と同じである。第１に、
高電圧保護素子がＦＥＴ３のダイオード結合部に設けら
れている。これは、後において詳細に説明する。

第２の、第１図においては第５図中の点線の四角１０内
の出力制限器が除去されている。出力電圧は、その代り
にチャージ・トラッピング・モニタリング素子１１を含
むフィードバック回路を通じて出力電圧モニタ回路７０
の入力端子に持って来られている。その出力は、電圧モ
ニタ回路の入力であるノード１２に供給されている。こ
れに加えて、第５図のチャージ・ポンプ線ドライバのゲ
ートに出力電圧を接続するのに代えて、第１図で１１− は線ドライバＱ】及びＱ２のゲートはチャージ・ポンプ
制御回路７０により駆動される。チャージ・ポンプ制御
回路により、出力電圧がモニタ回路中に設定された所定
のレベルよりも大きなレベルに上昇すると、ゲート電圧
が減少しこれにより出力電圧がさらに上昇するのを防止
する。このようにして、出力電圧が調節される。しかし
、チャージ・ポンプは第５図の回路のように過剰に駆動
されることがない。

出力電圧モニタ及びチャージ・ポンプ制御回路７０は、
チャージ・ポンプ回路６ｏの高電圧出力ツードロに接続
されたフィードバック回路と、フィードバック回路に直
列に接続されてフィードバックされる電圧を内部でのト
ラッピングの発生に比例して減少させるチャージ・トラ
ッピングを呈す二重電子注入構造１．１（ＤＥＩＳ）と
、固定の電圧降下を生ずるためＤＥＩＳＩＩとグランド
との間の接続された回路Ｑ１３、Ｑ１４及びＱ１５と、
基準電圧ＶＲ１を発生するため低電圧供給電力源即ち論
理電圧供給線ｊとグランドとの間に接−１２＝ 続された回路Ｑ７及びＱ８と、この基準電圧ＶＲ１と固
定の電圧降下だけ減少させられたフィードバック回路か
らの電圧とを入力する差動増幅器手段Ｑ　］、　０１Ｑ
ｌｌ及びＱ９と、固定の電圧降下だけ減少させられたフ
ィードバック回路からの電圧が基準電圧ＶＲＩを越える
とチャージ・ポンプ回路６０に入力される電圧を減少さ
せるように差動幅幅器手段の出力とチャージ・ポンプ回
路６ｏの駆動入力端２と、に接続される電圧制限手段Ｑ
１、Ｑ２、Ｑ５、Ｑ６及びＱ１２とを有する。

第１図の回路の動作を説明する。

まず、入力論理電圧１が印加されると、点線の四角７内
の素子Ｑ３のゲートを駆動する発振器８が動作しはじめ
る。次に素子Ｑ３は、出力電圧を線２上に交互に生ずる
素子Ｑ４のゲートを駆動する。素子Ｑ３は素子Ｑ４を立
上らせるよう接続されている。これは、Ｑ３が導通して
Ｑ４のゲートが接地になると、Ｑ４に接続された素子Ｑ
２がらのソース電圧を上昇させるからである。直列接続
されたＦＥＴダイオード３は、後述する如ぐ高電圧ゲー
ト保護器によりそのソース及びドレイン拡散が保護され
ている。この保護器は、使用される酸化絶縁半導体回路
の通常の技術の降伏限界を越えて出力電圧が上昇するの
を可能にする。初期の電圧」二昇時間の間、出力電圧自
体はフィードバック径路の素子１１で示される二重電子
注入構造（ＤＥ　Ｉ　Ｓ）の電流導通閾値よりも下にあ
る。このため、素子ＱＩＯのゲー１−は、接地端子にゲ
ートが接続されたデプレション・モードＦＥＴであるＱ
ｌ５を通じて接地されたままでいる。この結果、チャー
ジ・ポンプが最大出力電圧に向けて駆動される時、素子
の】及びＱ２のゲートは論理電圧■。ｌ）に保たれたま
まである。

素子Ｑ７及びＱ８は、Ｑｌｌのゲー１〜に基準電圧ＶＲ
Ｉを与える電圧分割回路を形成する。ノード６の出力電
圧が素子１１の導通閾値よりも上に」＝昇すると、Ｑ　
１．　Ｏのゲートが上昇し始める。素子Ｑ１３、Ｑｌ４
及びＱｌ５は、ノード１２からＱＩＯのゲー１〜へ所定
の電圧降下が形成されるように設置ｌされている。一旦
、素子Ｑ　１．０のゲートが基準電位以上に増加すると
、Ｑｌ及びＱ２のゲートは接地電位の方向に引張られる
。これは出力電圧を、素子Ｑ１３、Ｑｌ４及びＱｌ５の
回路設計、基準電位ＶＲＩ及び素子１１として示されて
いるフィードバック径路中のＤＥ　Ｉ　Ｓ　（Ｄｕａｌ
Ｅｌｅｃｔｒｏｎ　Ｉｎｊｅｃｔｉｏｎ　５ｔｒｕｃｔ
ｕｒｅ）素子の特性に依存する所定のレベルにクランプ
する。ＤＥＩＳ素子１１の特性は、ノード６に供給され
る電圧により駆動されるメモリ・セル製品中のトンネリ
ング径路パラメータの変化の跡を追う。これに加えて、
回路形成工程中でのパラメータ変化が素子内１１に正確
に跡をとどめて同じ工程中の同じ段階の際に形成される
メモリ素子内に生ずるこれらのパラメータ変化を監視で
きるように、素子１１は同じ工程技術を用いて形成され
る。

第１図中のチャージ・ポンプ回路は、図示しないメモリ
・セル内で行われるプログラム／消去サイクルの度毎に
使用される。このため、チャージ・トラッピングが生じ
て、メモリ・セルの酸化層内の場所を満たすと、これら
はフィードバック素子１５− １１内の誘電体中にも満たされる。この結果、動作のサ
イクル数を関数として増加する出力電圧が発生する。さ
らに、これは固定された電圧設削で達成される回数を越
えて電気的に変更可能なメモリ・セル内で達成すること
のできる全サイクル数を増加させる。

素子１１は当該技術で周知の二重電子注入構造（ＤＥＩ
Ｓ）である。これは、Ｉ　ＥＥＥＴｒａｎｓａｃｔｉｏ
ｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｉｖｅｃｅｓ　、　
５ｅｐｔ、　１９８１、　ｐｇｓ、１．０４７−１．０
５３のＤ　ｊ、Ｍ　ａ　ｒ　ｊ、ａ等による論文″二重
電子注入構造電気的変更可能な読出し専用メモリ設計研
究″に記載されている。素子１１の構造はここに示され
ており、そしてよく知られている。

この構造は、中間に二酸化シリコンのサンドインチ層を
持つ、化学蒸着によるシリコンの富んだ第１層及び第３
層から成る。適度に高い電界中では、この構造は電流を
伝え、低い電界中では良い絶縁体として振る舞う。この
ようなサンドインチ構造に加えられる駆動電圧の大きさ
が増加する時、シリコンに富んだ層から酸化層を経てサ
ンドインチ１６− の反対側の層へ電子注入が発生するポイントに到達する
。注入の方向は供給電圧の方向に依存する。

中間の二酸化シリコン層でのチャージ・トラッピングの
発生は、例えばフローティング・ゲート酸化絶縁構造を
使用したメモリ製品中での発生と並行して生ずる。繰返
し使用するとサンドインチ構造の酸化中間層にチャージ
・トラッピングが発生する。これは、加えられる電界に
よる駆動注入により越えられるまで、注入を防ぐ逆電界
として作用する。

第２Ａ図及び第２Ｂ図は、この装置の原理を示す。第２
Ａ図は、既知のＤＥＩＳ積層体を示す。

最上層１６は電圧供給源１７に接続される。層１６は多
結晶シリコンである。層１８は、前述の論文に記載され
るように化学蒸着されたシリコンに富んだ二酸化シリコ
ン層である。層１９は、同じチップ上のメモリ・セル製
品内で使用される二酸化シリコン絶縁層と同じ厚さと同
じパラメータで成長された二酸化シリコン絶縁層である
。層２０は層１８と同じであり、層２１は層１６と同じ
である。第２Ｂ図は、ＤＥＩＳ積層体を駆動する電圧を
横軸に、その電流の対数を縦軸に示すものである。

第１図中の数字３で指示されたＦＥＴダイオードは保護
グー１〜層を用いることにより、高電圧からそのソース
及びドレイン接点が保護されている。

典型的な容量性ＦＥＴ技術において、ゲート及びソース
間電圧を零に設定したエンハンスメント素子に対するド
レイン及びソース間の降伏電圧は約１２ボルトであり、
デプレション・モード素子に対しては約１４ボルトであ
る。１２及び１４ボルトのレベルは、大部分の電気的に
変更可能なプログラム／消去ＦＥＴメモリ装置にとって
は全く不十分である。このような典型的な従来のＦＥＴ
が第３Ａ図に示されている。酸化層は取り除いである。

第３Ｂ図は、簡潔さのために酸化層を取り除いた典型的
なＦＥＴを示するもので、基板中のドレイン拡散５１の
境界の周囲に保＆ゲート５２が設けられている。また、
制御ゲート５３を部分的に覆うのは導電層であるが、し
かしそれからは酸化層により絶縁されている。制御ゲー
１−５３とソース拡散５４の境界の周囲との間に同じよ
うな構造が用いられてもよい。普通、ドレイン５１の保
護は十分である。

第３Ｃ図は、保護ゲートをＰＧ、ドレインをＤ、ソース
をＳ、制御ゲートをＧとして示した電気回路図と、大よ
そ１２ボルトからより高いレベルに降伏電圧がどのよう
に上昇したかを示す電圧図である。この電圧図では、横
軸に保護ゲート−ソース間電圧Ｖ　　　Ｓが示され、縦
軸にドレイン−ＰＧ− ソース間降伏電圧ＢｖＤ８が示されている。動作におい
て、電圧図に示すように大よそ直線的に比例してドレイ
ン−ソース間又はドレイン−基板間の降伏を防ぐ保護電
圧が保護ゲートに加えられる。

この技術により通常の降伏が生ずる電圧よりもかなり上
の電圧で装置を駆動することができる。保護グー１〜電
圧は事実上、単に小部分の容量性負荷であるので、２２
乃至２５ボルトを越える電圧はチャージ・ポンプ上の不
必要な消耗を生じない態−］９一 様で耐えることができる。

〔発明の効果〕

上述してきたように、この発明によれば、電気的に変更
可能なメモリ回路への応用に適していて、この回路と同
じチップ上に集積するに適している改良されたオン・チ
ップ高電圧電力供給装置を得ることができる。

特に、この発明のオン・チップ高電圧電力供給装置によ
れば、メモリ・セルの周期的な動作から生ずるトンネル
径路パラメータの変化を追跡する素子を組込んだ改良さ
れたフィードバック径路を有するため、電気的に変更可
能なメモリの使用回数を従来以上に高めることができる
という格別の効果を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例によるオン・チップ高電圧
電力供給装置を示す回路図、第２Ａ図は二重電子注入構
造（ＤＥ　Ｉ　Ｓ）を示す断面図、第２Ｂ図はＤＥＩＳ
を駆動する電圧を横軸に示し、その電流の対数値を縦軸
に示す図、第３Ａ図は酸２０− 化絶縁層を除去した状態で示す従来の典型的なＦＥＴの
斜視図、第３Ｂ図は基板のドレイン拡散の境界の周囲に
保護ゲートを設は簡潔のために酸化層を取除いた状態を
示すＦＥＴの斜視図、第３Ｃ図は第３Ｂ図のＦＥＴの保
護ゲー１〜をＰＧとして示した電気回路図と降伏電圧が
大体１２Ｖから高いレベルに上昇する状態を示す横軸に
保護ゲート−ソース間電圧ｖＰｏ−８、縦軸にドレイン
−ソース間降伏間型圧を示す電圧図、第４Ａ図は従来の
オン・チップ・チャージ・ポンプ高電圧電力供給装置の
一般的な回路を示す回路図、第４Ｂ図は第４Ａ図のチャ
ージ・ポンプ回路を駆動する相タイミング・チャート図
、第４Ｃ図は第４Ａ図の各ノードＡ・・・・Ｆでの電圧
を示す図、第５図は従来のチャージ・ポンプ回路を出力
制限器及び線ドライバと共に示す回路図である。 ■・・・・論理電圧供給線、２・・・・２相駆動線、３
・・・・ＦＥＴダイオード、４・・・・コンデンサ、７
・・・・フリップ・プロップ、８・・・・発振器、１１
・・・・二重電子注入構造。 第２Ａ図 −６０５− 第３Ａ図 第３Ｂ図 第８０図

Claims (1)

1. 【特許請求の範囲】 低電圧電力供給源に接続された駆動入力端と増大された
   高電圧を供給する出力端とを有するチャージ・ポンプ回
   路と、 前記チャージ・ポンプ回路の高電圧出力端に接続され、
   内部でのトラッピングの発生に比例してフィードバック
   電圧を減少させるチャージ・トラッピングを生ずる直列
   接続された二重電子注入構造を有する、フィードバック
   回路と、 前記チャージ・ポンプの駆動入力端に直列接続され、前
   記二重電子注入構造からの電圧に比例して、前記入力端
   に加わる電圧を減少させる電圧制御手段と、 を有するチャージ・トラッピング修正されたオン・チッ
   プ高電圧電力供給装置。