JPS63222459A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63222459A JPS63222459A JP62057182A JP5718287A JPS63222459A JP S63222459 A JPS63222459 A JP S63222459A JP 62057182 A JP62057182 A JP 62057182A JP 5718287 A JP5718287 A JP 5718287A JP S63222459 A JPS63222459 A JP S63222459A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000005669 field effect Effects 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000010521 absorption reaction Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、エンハンスメント型
電界効果トランジスタセルの過電圧保護をモノリシック
上で実現する半導体装置に関するものである。
電界効果トランジスタセルの過電圧保護をモノリシック
上で実現する半導体装置に関するものである。
従来の半導体装置における過電圧保護回路を第４図に示
す。第４図において、１はスイッチング素子、２はダイ
オード、３は抵抗、４は容量、５．６は主端子である。
す。第４図において、１はスイッチング素子、２はダイ
オード、３は抵抗、４は容量、５．６は主端子である。
この過電圧保護回路は、過電圧の主成分が高周波成分で
あることを利用して過電圧を吸収するもので、スナバと
呼ばれる゛ものであり、抵抗３と容量４の直列接続によ
る高域通過フィルタと過電圧吸収の高速化のためのダイ
オード２とから成る。
あることを利用して過電圧を吸収するもので、スナバと
呼ばれる゛ものであり、抵抗３と容量４の直列接続によ
る高域通過フィルタと過電圧吸収の高速化のためのダイ
オード２とから成る。
次に、動作について説明する。スイッチング素子１の主
端子５．６は、ダイオード２および容量４によって、電
圧上昇について交流的に結合されており、過電圧の高周
波成分に対して短絡的になっている。このため、過電圧
は、容量４の充電によって吸収される。吸収された過電
圧のエネルギーは、過電圧のピーク通過後に抵抗３を介
して徐々に放電される。抵抗３は、スイッチング動作自
体を吸収してしまわないようにするためである。
端子５．６は、ダイオード２および容量４によって、電
圧上昇について交流的に結合されており、過電圧の高周
波成分に対して短絡的になっている。このため、過電圧
は、容量４の充電によって吸収される。吸収された過電
圧のエネルギーは、過電圧のピーク通過後に抵抗３を介
して徐々に放電される。抵抗３は、スイッチング動作自
体を吸収してしまわないようにするためである。
上記のように構成された従来の過電圧保護回路は、スイ
ッチングの度に容量４に対してダイオード２や抵抗３を
通して充放電する。このため、ダイオード２．抵抗３共
に大きな電力損失を生じる。
ッチングの度に容量４に対してダイオード２や抵抗３を
通して充放電する。このため、ダイオード２．抵抗３共
に大きな電力損失を生じる。
また、サージ吸収量を大きくとるためには大きな容量が
必要である。しかし、サージ吸収量の増加はスイッチン
グ速度を遅らせるため限界があり、スイッチング周波数
に対してパルス幅の比較的長い過電圧に対応できない。
必要である。しかし、サージ吸収量の増加はスイッチン
グ速度を遅らせるため限界があり、スイッチング周波数
に対してパルス幅の比較的長い過電圧に対応できない。
このため、高速スイッチングを特徴とする電界効果トラ
ンジスタでは、特に周波数の高いサージでないと吸収で
きないという問題があった。
ンジスタでは、特に周波数の高いサージでないと吸収で
きないという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、エンハンスメント型電界効果ト
ランジスタセルを有する半導体装置において、スイッチ
ングに対し比較的パルス幅の長い過電圧をモノリシック
上で吸収できる過電圧保護回路を得ることにある。
の目的とするところは、エンハンスメント型電界効果ト
ランジスタセルを有する半導体装置において、スイッチ
ングに対し比較的パルス幅の長い過電圧をモノリシック
上で吸収できる過電圧保護回路を得ることにある。
このような目的を達成するために本発明は、同一基板上
に形成されたエンハンスメント型電界効果トランジスタ
セルのうちの一部のトランジスタセルのゲートを独立さ
せ、このゲートが独立した一部のトランジスタセルのド
レイン・ソースに並列に接続した直列分圧抵抗の分圧点
を独立したゲートに接続し、ドレイン・ソース間にかか
る過電圧を吸収するようにしたものである。
に形成されたエンハンスメント型電界効果トランジスタ
セルのうちの一部のトランジスタセルのゲートを独立さ
せ、このゲートが独立した一部のトランジスタセルのド
レイン・ソースに並列に接続した直列分圧抵抗の分圧点
を独立したゲートに接続し、ドレイン・ソース間にかか
る過電圧を吸収するようにしたものである。
本発明による半導体装置は、過電圧吸収時板外の電力損
失が極めて小さく、比較的長いパルス幅の過電圧にも対
応できる。
失が極めて小さく、比較的長いパルス幅の過電圧にも対
応できる。
まず、本発明の概要について説明する。本発明による半
導体装置の過電圧保護回路は、エンハンスメント型電界
効果トランジスタセルのうちの一部トランジスタセルに
対して過電圧時に低インピーダンスとなるような性質を
持たせたもので、主゛端子間のスイッチング動作を行な
う主トランジスタセルと同一基板上のトランジスタセル
によって構成されるため構造が簡単であり、過電圧時に
低インピーダンスが保たれるためスイッチング周波数に
対して比較的長いパルス幅を持つ過電圧にも対応できる
。上記過電圧保護用のエンハンスメント型電界効果トラ
ンジスタは、スイッチング素子のトランジスタセルの一
部のゲートを独立させるだけで得ることができる。
導体装置の過電圧保護回路は、エンハンスメント型電界
効果トランジスタセルのうちの一部トランジスタセルに
対して過電圧時に低インピーダンスとなるような性質を
持たせたもので、主゛端子間のスイッチング動作を行な
う主トランジスタセルと同一基板上のトランジスタセル
によって構成されるため構造が簡単であり、過電圧時に
低インピーダンスが保たれるためスイッチング周波数に
対して比較的長いパルス幅を持つ過電圧にも対応できる
。上記過電圧保護用のエンハンスメント型電界効果トラ
ンジスタは、スイッチング素子のトランジスタセルの一
部のゲートを独立させるだけで得ることができる。
本発明に係わる半導体装置の過電圧保護回路の一実施例
を第１図に示す、第４図はｎチャネルエンハンスメント
型ＭＯ３電界効果トランジスタの場合を示す。第１図に
おいて、５はドレイン端子としての主端子、６はソース
端子としての主端子、７は主トランジスタ、７ａは主ト
ランジスタ７のゲートに接続されたゲート端子、８はゲ
ートが独立した過電圧保護用トランジスタ、８ａは過電
圧保護用トランジスタのゲートに接続されたゲート端子
、９は各トランジスタ７．８のドレイン・ソース間合成
容量、１０．１１は分圧抵抗、Ｎは分圧点である。
を第１図に示す、第４図はｎチャネルエンハンスメント
型ＭＯ３電界効果トランジスタの場合を示す。第１図に
おいて、５はドレイン端子としての主端子、６はソース
端子としての主端子、７は主トランジスタ、７ａは主ト
ランジスタ７のゲートに接続されたゲート端子、８はゲ
ートが独立した過電圧保護用トランジスタ、８ａは過電
圧保護用トランジスタのゲートに接続されたゲート端子
、９は各トランジスタ７．８のドレイン・ソース間合成
容量、１０．１１は分圧抵抗、Ｎは分圧点である。
次に、上記構成の過電圧保護回路の動作について説明す
る。過電圧保護用トランジスタ８は、ゲート端子８ａが
ソース端子６に対して成る値以上の正の電位を持つとき
にドレイン端子５とソース端子６との間が導通する（こ
のような正の電位を以下「導通電位」という）。
る。過電圧保護用トランジスタ８は、ゲート端子８ａが
ソース端子６に対して成る値以上の正の電位を持つとき
にドレイン端子５とソース端子６との間が導通する（こ
のような正の電位を以下「導通電位」という）。
ドレイン端子５・ソース端子６間に電圧をかけ、これを
大きくしてい（と、抵抗１０．１１によって分圧された
ゲート端子８ａ・ソース端子６間の電圧が上昇する。こ
のゲート端子８ａ・ソース端子６間の電圧が導通電位に
なると、ドレイン端子５・ソース端子６間が導通し、こ
の間に電流を流すことによってドレイン端子５・ソース
端子６間の電圧を下げようとする。
大きくしてい（と、抵抗１０．１１によって分圧された
ゲート端子８ａ・ソース端子６間の電圧が上昇する。こ
のゲート端子８ａ・ソース端子６間の電圧が導通電位に
なると、ドレイン端子５・ソース端子６間が導通し、こ
の間に電流を流すことによってドレイン端子５・ソース
端子６間の電圧を下げようとする。
ドレイン端子５・ソース端子６間の電圧が制限電圧以下
になると、分圧抵抗１０．１１によってゲート端子８ａ
・ソース端子６間の電圧も降下し、ドレイン端子５・ソ
ース端子６間の電圧は上方制限を受ける。エンハンスメ
ント型ＭＯ３電界効果トランジスタである過電圧保護用
トランジスタ８のオン・オフ動作の速度には限界がある
が、これが問題となるような高速な過電圧すなわち高周
波成分の過電圧の場合は、トランジスタ全体のもつ容量
９によってドレイン端子５・ソース端子６間は常に高周
波短絡となるため、十分に吸収される。
になると、分圧抵抗１０．１１によってゲート端子８ａ
・ソース端子６間の電圧も降下し、ドレイン端子５・ソ
ース端子６間の電圧は上方制限を受ける。エンハンスメ
ント型ＭＯ３電界効果トランジスタである過電圧保護用
トランジスタ８のオン・オフ動作の速度には限界がある
が、これが問題となるような高速な過電圧すなわち高周
波成分の過電圧の場合は、トランジスタ全体のもつ容量
９によってドレイン端子５・ソース端子６間は常に高周
波短絡となるため、十分に吸収される。
第２図は、上記過電圧保護回路が構成された半導体装置
を示す説明図である。第２図に示す半導体装置において
は、多数のｎチャネルエンハンスメント型電界効果トラ
ンジスタセルがスイッチング素子として形成されており
、これらのうちゲートが独立した一部のトランジスタセ
ルを過電圧保護用トランジスタセルとして使用するもの
である。
を示す説明図である。第２図に示す半導体装置において
は、多数のｎチャネルエンハンスメント型電界効果トラ
ンジスタセルがスイッチング素子として形成されており
、これらのうちゲートが独立した一部のトランジスタセ
ルを過電圧保護用トランジスタセルとして使用するもの
である。
第２図において、１２は基板、１３は絶縁体であり、第
１図と同一部分又は相当部分には同一符号が付しである
。
１図と同一部分又は相当部分には同一符号が付しである
。
第１図、第２図はｎチャネルエンハンスメント型ＭＯ３
電界効果トランジスタを用いた場合を示したが、本発明
はこれに限らず、第３図に示すようなｐチャネルエンハ
ンスメント型ＭＯ３電界効果トランジスタに対しても同
様に適用できるものである。
電界効果トランジスタを用いた場合を示したが、本発明
はこれに限らず、第３図に示すようなｐチャネルエンハ
ンスメント型ＭＯ３電界効果トランジスタに対しても同
様に適用できるものである。
以上説明したように本発哄は、同一基板上に形成された
エンハンスメント型電界効果トランジスタセルのうちの
一部のトランジスタセルのゲートを独立させ、上記一部
のトランジスタセルのドレイン・ソースに並列に接続し
た直列分圧抵抗の分圧点を上記独立したゲートに接続し
てドレイン・ソース間にかかる過電圧を吸収することに
より、過電圧吸収時以外は過電圧保護用トランジスタは
完全にオフとなるので、過電圧吸収時以外はきわめて小
さな電力消費となる効果がある。。
エンハンスメント型電界効果トランジスタセルのうちの
一部のトランジスタセルのゲートを独立させ、上記一部
のトランジスタセルのドレイン・ソースに並列に接続し
た直列分圧抵抗の分圧点を上記独立したゲートに接続し
てドレイン・ソース間にかかる過電圧を吸収することに
より、過電圧吸収時以外は過電圧保護用トランジスタは
完全にオフとなるので、過電圧吸収時以外はきわめて小
さな電力消費となる効果がある。。
また、周波数によるフィルタ動作と異なり、純粋に電圧
によって電流を流すため、スイッチング周波数に対して
比較的長いパルス幅の過電圧にも対応でき、電界効果ト
ランジスタの特徴である高周波動作時にも十分に過電圧
を吸収できる効果がある。
によって電流を流すため、スイッチング周波数に対して
比較的長いパルス幅の過電圧にも対応でき、電界効果ト
ランジスタの特徴である高周波動作時にも十分に過電圧
を吸収できる効果がある。
第１図は本発明に係わる半導体装置の過電圧保護回路の
一実施例を示す回路図、第２図は第１図の過電圧保護回
路を有しｎチャネルエンハンスメント型電界効果トラン
ジスタセルから成る半導体装置の説明図、第３図は第１
図の過電圧保護回路を有しｐチャネルエンハンスメント
型電界効果トランジスタセルから成る半導体装置の説明
図、第４図は従来の半導体装置における過電圧保護回路
を示す回路図である。 ５・・・ドレイン端子、６・・・ソース端子、７・・・
主トランジスタ、７ａ、８ａ・・・ゲート端子、８・・
・過電圧保護用トランジスタ、９・・・容量、ｔｏ、ｔ
ｔ・・・分圧抵抗、Ｎ・・・分圧点。
一実施例を示す回路図、第２図は第１図の過電圧保護回
路を有しｎチャネルエンハンスメント型電界効果トラン
ジスタセルから成る半導体装置の説明図、第３図は第１
図の過電圧保護回路を有しｐチャネルエンハンスメント
型電界効果トランジスタセルから成る半導体装置の説明
図、第４図は従来の半導体装置における過電圧保護回路
を示す回路図である。 ５・・・ドレイン端子、６・・・ソース端子、７・・・
主トランジスタ、７ａ、８ａ・・・ゲート端子、８・・
・過電圧保護用トランジスタ、９・・・容量、ｔｏ、ｔ
ｔ・・・分圧抵抗、Ｎ・・・分圧点。
Claims (1)
- 同一基板上に形成されたエンハンスメント型電界効果ト
ランジスタセルのうちの一部のトランジスタセルのゲー
トを独立させ、前記一部のトランジスタセルのドレイン
・ソースに並列に接続した直列分圧抵抗の分圧点を前記
一部のトランジスタセルのゲートに接続し、ドレイン・
ソース間にかかる過電圧を吸収することを特徴とする半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057182A JPH0758786B2 (ja) | 1987-03-11 | 1987-03-11 | 半導体装置 |
| DE3806766A DE3806766A1 (de) | 1987-03-11 | 1988-03-02 | Halbleiterelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057182A JPH0758786B2 (ja) | 1987-03-11 | 1987-03-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63222459A true JPS63222459A (ja) | 1988-09-16 |
| JPH0758786B2 JPH0758786B2 (ja) | 1995-06-21 |
Family
ID=13048364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057182A Expired - Lifetime JPH0758786B2 (ja) | 1987-03-11 | 1987-03-11 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0758786B2 (ja) |
| DE (1) | DE3806766A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013520796A (ja) * | 2010-02-18 | 2013-06-06 | ヴィシェイ−シリコニックス | アクティブスナバを有する電源スイッチ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19944488A1 (de) * | 1999-09-16 | 2001-04-19 | Infineon Technologies Ag | ESD-Schutzanordnung für Signaleingänge und -ausgänge mit Überspannungstoleranz |
| DE10001876C1 (de) * | 2000-01-18 | 2001-04-19 | Infineon Technologies Ag | Leistungstransistor mit Überspannungs-Schutzschaltung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59224172A (ja) * | 1983-06-03 | 1984-12-17 | Hitachi Ltd | 半導体回路装置における破壊防止回路 |
-
1987
- 1987-03-11 JP JP62057182A patent/JPH0758786B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-02 DE DE3806766A patent/DE3806766A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59224172A (ja) * | 1983-06-03 | 1984-12-17 | Hitachi Ltd | 半導体回路装置における破壊防止回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013520796A (ja) * | 2010-02-18 | 2013-06-06 | ヴィシェイ−シリコニックス | アクティブスナバを有する電源スイッチ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3806766A1 (de) | 1988-09-22 |
| JPH0758786B2 (ja) | 1995-06-21 |
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