CN115602678A - 静电保护电路及芯片 - Google Patents

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Abstract

本公开提供了一种静电保护电路及芯片，静电保护电路被连接在电源VDD和地VSS之间，包括滤波支路、第一反相器组、开关晶体管、钳位晶体管、反馈晶体管和第二反相器组；第一反相器组的输入端与滤波支路的第一节点连接，其输出端与第二节点连接；开关晶体管连接在第三节点和地VSS之间，其栅极与第二节点连接；钳位晶体管的栅极与第四节点连接，用于静电脉冲分流；反馈晶体管连接在电源VDD和第三节节点之间，其栅极与第四节点连接，用于延迟钳位晶体管的开启时间；第二反相器组的输入端与第三节点连接，其输出端与第四节点连接。本公开的静电保护电路提高了保护电路的性能，对产品的静电保护能力更佳。

Description

静电保护电路及芯片
技术领域
本公开涉及集成电路，尤其涉及一种静电保护电路及芯片。
背景技术
现代半导体的制程越来越先进，半导体器件越来越小，接合深度越来越浅，氧化层越来越薄，半导体集成电路的可靠性面临的挑战也越来越大，尤其是静电保护变得愈发重要。常规的集成电路产品一般均具备静电保护设计，而在该类产品中的静电保护所对应的保护电路中，为保证静电发生的时间内钳位晶体管能充分泄放静电电流，RC时间常数通常为0.1-1μs。此时才能区分出静电和电源启动的瞬态状态，其中电阻(R)通常选为5000欧姆的扩散电阻，电容(C)通常选为20皮法的NMOS电容，但此类的电阻(R)和电容(C)就会占用较大的布局空间，同时大电容也会导致较大的漏电电流。
发明内容
本公开实施方式的目的在于提供一种静电保护电路，用于提高静电保护电路的性能以及对产品的静电保护能力。
根据本公开的第一方面，提供一种静电保护电路，其被连接在电源VDD和地VSS之间，包括：
滤波支路，其包括第一节点；
第一反相器组，其输入端与所述第一节点连接，其输出端与第二节点连接；
开关晶体管，其被连接在第三节点与所述地VSS之间，其栅极与所述第二节点连接；
钳位晶体管，其栅极与第四节点连接，用于静电脉冲分流；
反馈晶体管，其被连接在所述电源VDD和所述第三节点之间，其栅极与第四节点连接，用于延迟所述钳位晶体管的开启时间；
第二反相器组，其输入端与所述第三节点连接，其输出端与所述第四节点连接。
其中，所述钳位晶体管为N型晶体管；
所述反馈晶体管为P型晶体管；
所述开关晶体管为N型晶体管。
其中，所述第一反相器组包括单数个反相器；
所述第二反相器组包括单数个反相器。
其中，所述钳位晶体管为N型晶体管；
所述反馈晶体管为P型晶体管；
所述开关晶体管为P型晶体管。
其中，所述第一反相器组包括双数个反相器；
所述第二反相器组包括单数个反相器。
其中，所述静电保护电路还包括第一电阻，其被连接在所述第四节点与所述地VSS之间。
其中，所述钳位晶体管为P型晶体管；
所述反馈晶体管为N型晶体管；
所述开关晶体管为N型晶体管。
其中，所述第一反相器组包括单数个反相器；
所述第二反相器组包括双数个反相器。
其中，所述钳位晶体管为P型晶体管；
所述反馈晶体管为N型晶体管；
所述开关晶体管为P型晶体管。
其中，所述第一反相器组包括双数个反相器；
所述第二反相器组包括双数个反相器。
其中，所述静电保护电路还包括第二电阻，其被连接在所述第四节点与所述电源VDD之间。
其中，所述静电保护电路还包括寄生二极管，其被连接在所述电源VDD和所述地VSS之间，所述寄生二极管用于导通所述地VSS至所述电源VDD之间的通路。
其中，所述滤波支路包括：
滤波电阻器，其被连接在所述电源VDD和所述第一节点之间；
滤波电容器，其被连接在所述地VSS和所述第一节点之间。
另外，所述第一反相器组或所述第二反相器组中的反相器包括：
一个P型晶体管；
一个N型晶体管，与所述P型晶体管串联连接；
所述P型晶体管的栅极和所述N型晶体管的栅极连接，作为输入端；
所述P型晶体管的漏极和所述N型晶体管的漏极连接，作为输出端。
根据本公开的第二方面，提供一种芯片，芯片的一个或多个管脚电连接上述的静电保护电路。
本公开实施例提供的静电保护电路，通过在第三节点和第四节点设置反馈晶体管，延迟钳位晶体管的开启时间，有效延长了钳位晶体管的静电脉冲分流时间，减小RC时间常数和布局面积，提高了静电保护电路的性能，从而解决了电容值较大导致较大漏电电流的问题，以及较大的RC时间常数增加布局面积的问题，提高了对产品的静电保护能力。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本公开实施例提供的第一种静电保护电路的示意图。
图2为本公开实施例提供的第二种静电保护电路的示意图。
图3为本公开实施例提供的第三种静电保护电路的示意图。
图4为本公开实施例提供的第四种静电保护电路的示意图。
通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
图1-图4是本公开所提供的静电保护电路的示意图。
根据本公开的一个实施例，参考图1，该静电保护电路100被连接在电源VDD和地VSS之间，其包括：滤波支路10、第一反相器组11、开关晶体管12、钳位晶体管13、反馈晶体管14和第二反相器组15。
其中，滤波支路10包括滤波电阻器101和滤波电容器102。滤波电阻器101和滤波电容器102被串联在电源VDD和地VSS之间，并在两者之间的通路上设置第一节点N1。滤波电阻器101的一端连接至电源VDD，另一端连接至第一节点N1。滤波电容器102的一端连接至地VSS，另一端连接至第一节点N1。
第一反相器组11的输入端连接至第一节点N1，第一反相器组11的输出端连接至第二节点N2。
开关晶体管12具有第一端、第二端和第三端。开关晶体管12的第一端连接至第三节点N3，第二端连接至地VSS，第三端即栅极连接至第二节点N2。
钳位晶体管13具有第一端、第二端和第三端。其中，钳位晶体管13的第一端连接至电源VDD，第二端连接至地VSS，第三端即栅极连接至第四节点N4，用于实现静电脉冲分流。
反馈晶体管14具有第一端、第二端和第三端，反馈晶体管14的第一端连接至电源VDD，第二端连接至第三节点N3，第三端即栅极连接至第四节点N4，反馈晶体管14用于延迟钳位晶体管13的开启时间。
第二反相器组15的输入端连接至第三节点N3，第二反相器组15的输出端连接至第四节点N4。
本实施例中的静电保护电路100还包括第一电阻16，其中，第一电阻16的一端连接至第四节点N4，第一电阻16的另一端连接至地VSS之间，以使钳位晶体管13处于低电位或处于高电位，从而使钳位晶体管13处于关闭状态。
本实施例中的静电保护电路还包括寄生二极管17，该寄生二极管17的一端连接至电源VDD，另一端连接至地VSS，并与钳位晶体管13并联，用于导通地VSS至电源VDD之间的通路。
在本实施例中，钳位晶体管13为N型晶体管，该钳位晶体管13的第一端是漏极，且连接至电源VDD；其第二端是源极，且连接至地VSS；其第三端是栅极，且连接至第四节点N4。
反馈晶体管14为P型晶体管，该反馈晶体管14的第一端是源极，且连接至电源VDD；其第二端是漏极，且连接至第三节点N3；其第三端为栅极，且连接至第四节点N4。
开关晶体管12为N型晶体管，该开关晶体管12的第一端是漏极，且连接至第三节点N3；其第二端是源极，且连接至地VSS；其第三端是栅极，且连接至第二节点N2。
其中，当钳位晶体管13选用N型晶体管，反馈晶体管14选用P型晶体管，开关晶体管12选用N型晶体管时，第一反相器组11和第二反相器组15中均包括单数个反相器，比如1个、3个或5个反相器。本实施例中，以第一反相器组11和第二反相器组15中均以一个反相器为例进行说明。
需要说明的是，第一反相器组11和第二反相器组15均包括一个P型晶体管和一个N型晶体管，其中，每个反相器中的P型晶体管的栅极和该反相器中的N型晶体管的栅极连接，作为输入端，该P型晶体管的漏极和该N型晶体管的漏极连接，作为输出端。
关于本具体实施例中的静电保护电路100的工作状态，可以分为正常工作和ESD发生两种状态。本实施例中的静电保护电路100中的ESD发生状态包括PS模式和NS模式，其中，PS模式是指当电源VDD浮接，而相对正电压的静电放电ESD在某一输入脚对地VSS放电；NS模式是指当电源VDD浮接，而相对负电压的ESD在某一输入脚对地VSS脚放电，下面分别以PS模式和NS模式两种模式下的静电放电过程为例进行说明。
当电源VDD启动和正常工作时，第四节点N4通过第一电阻16连接至地VSS，此时第四节点N4处于低电位，钳位晶体管13处于截止状态，静电保护电路关闭。在上述状态下，反馈晶体管14导通，第三节点N3处于高电位，该高电位经过第二反相器组15后，其中，第二反相器组15中的P型晶体管处于截止状态，第二反相器组15中的N型晶体管处于导通状态，从而进一步保证第四节点N4处于低电位，进一步保证钳位晶体管13处于截止状态，并进一步保证关闭静电保护电路100。
当PS模式静电发生时，滤波电阻器101和滤波电容器102所组成的滤波支路10使第一节点N1处于低电位。第一节点N1的低电位经过第一反相器组11中的相位反转后，其中，第一反相器组11中的P型晶体管处于导通状态，第一反相器组11中的N型晶体管处于截止状态，从而使第二节点N2处于高电位。此时，开关晶体管12导通，使第三节点N3处于低电位。第三节点N3的低电位经过第二反相器组15中的相位反转后，其中，第二反相器组15中的P型晶体管处于导通状态，第二反相器组15中的N型晶体管处于截止状态，从而使第四节点N4处于高电位，钳位晶体管13导通开始泄放静电电流。
在静电作用的时间内，第一节点N1的电位逐渐升高，试图将第一反相器组11中的P型晶体管关闭，并试图导通第一反相器组11中的N型晶体管，从而试图将第二节点N2的电位升至低电位，以将开关晶体管12关闭。但此时，由于第四节点N4处于高电位，反馈晶体管14处于截止状态，从而使得第三节点N3无法通过反馈晶体管14而升至高电位，这样就可以使第三节点N3维持低电位的时间加长，从而保证第四节点N4维持高电位的时间加长。这样，反馈晶体管14形成的反馈电路可维持第四节点N4在静电作用时间内处于高电位的时间加长，以有效保证钳位晶体管13在静电作用时间内导通并泄放静电电流。
当NS模式静电发生时，钳位晶体管13处于导通状态，此时通过与钳位晶体管13并联的寄生二极管17来完成泄放静电电流，经过静电泄放电流通过寄生二极管17，由地VSS流向电源VDD。
本实施例中的静电保护电路，即使在使用较小容量的电容，减小RC时间常数的前提下，仍然能够有效延长静电放电时长，避免静电电流对电子器件的损坏，减小了电容、电阻占用半导体版图的面积，还能有效降低漏电电流。
根据本公开的一个实施例，参考图2，该静电保护电路200被连接在电源VDD和地VSS之间，其包括：滤波支路20、第一反相器组21、开关晶体管22、钳位晶体管23、反馈晶体管24和第二反相器组25。
其中，滤波支路20包括滤波电阻器201和滤波电容器202。滤波电阻器201和滤波电容器202被串联在电源VDD和地VSS之间，并在两者之间的通路上设置第一节点N1。滤波电阻器201的一端连接至电源VDD，另一端连接至第一节点N1。滤波电容器202的一端连接至地VSS另一端连接至第一节点N1。
第一反相器组21的输入端连接至第一节点N1，第一反相器组21的输出端连接至第二节点N2。
开关晶体管22具有第一端、第二端和第三端。开关晶体管22的第一端连接至第三节点N3，第二端连接至地VSS，第三端即栅极连接至第二节点N2。
钳位晶体管23具有第一端、第二端和第三端.其中，钳位晶体管23的第一端连接至电源VDD，第二端连接至地VSS，第三端即栅极连接至第四节点N4，用于实现静电脉冲分流。
反馈晶体管24具有第一端、第二端和第三端，反馈晶体管24的第一端连接至电源VDD，第二端连接至第三节点N3，第三端即栅极连接至第四节点N4，用于延迟钳位晶体管23的开启时间。
第二反相器组25的输入端连接至第三节点N3，第二反相器组25的输出端连接至第四节点N4。
本实施例中的静电保护电路200还包括第一电阻26，其中，第一电阻26的一端连接至第四节点N4，第一电阻26的另一端连接至地VSS之间，以使钳位晶体管23处于低电位或处于高电位，从而使钳位晶体管23处于关闭状态。
本实施例中的静电保护电路200还包括寄生二极管27，该寄生二极管27的一端连接至电源VDD，另一端连接至地VSS，并与钳位晶体管23并联，用于导通地VSS至电源VDD之间的通路。
在本实施例中，钳位晶体管23为N型晶体管，该钳位晶体管23的第一端是漏极，且连接至电源VDD；其第二端是源极，且连接至地VSS；其第三端是栅极，且连接至第四节点N4。
反馈晶体管24为P型晶体管，该反馈晶体管24的第一端是源极，且连接至电源VDD；其第二端是漏极，且连接至第三节点N3；其第三端为栅极，且连接至第四节点N4。
开关晶体管22为P型晶体管，该开关晶体管22的第一端是漏极，且连接至第三节点N3；其第二端是源极，且连接至地VSS；其第三端是栅极，且连接至第二节点N2。
其中，当钳位晶体管23选用N型晶体管，反馈晶体管24选用P型晶体管，开关晶体管22选用P型晶体管时，第一反相器组21中包括双数个反相器，比如2个、4个或6个反相器，第二反相器组25中包括单数个反相器，比如1个、3个或5个反相器。本实施例中，以第一反相器组21中包括两个串联设置的反相器，第二反相器组25中包括一个反相器为例进行说明。
需要说明的是，第一反相器组21中的两个反相器和第二反相器组25的一个反相器中均包括一个P型晶体管和一个N型晶体管，其中每个反相器中的P型晶体管的栅极和该反相器中的N型晶体管的栅极连接，作为输入端，该P型晶体管的漏极和该N型晶体管的漏极连接，作为输出端。
关于本具体实施例中的静电保护电路200的工作状态，可以分为正常工作和ESD发生两种状态。本实施例中的静电保护电路200中的ESD发生状态包括PS模式和NS模式，其中，PS模式是指当电源VDD浮接，而相对正电压的静电放电ESD在某一输入脚对地VSS放电；NS模式是指当电源VDD浮接，而相对负电压的ESD在某一输入脚对地VSS放电，下面分别以PS模式和NS模式两种模式下的静电放电过程为例进行说明。
当电源启动和正常工作时，第四节点N4通过第一电阻26连接至地VSS，此时第四节点N4处于低电位，钳位晶体管23处于截止状态，静电保护电路关闭。在上述状态下，反馈晶体管24导通，第三节点N3处于高电位，该高电位经过第二反相器组25后，其中，第二反相器组25中的P型晶体管处于截止状态，第二反相器组25中的N型晶体管处于导通状态，从而进一步保证第四节点N4处于低电位，进一步保证钳位晶体管23处于截止状态，并进一步保证关闭静电保护电路200。
当PS模式静电发生时，滤波电阻器201和滤波电容器202所组成的滤波支路20使第一节点N1处于低电位。第一节点N1的低电位经过第一反相器组21两个反相器的两次相位反转后，从而使第二节点N2处于低电位。此时，开关晶体管22导通，使第三节点N3处于低电位。第三节点N3的低电位经过第二反相器组25中相位反转后，其中，第二反相器组25中的P型晶体管处于导通状态，第二反相器组25中的N型晶体管处于截止状态，从而使第四节点N4处于高电位，钳位晶体管导通开始泄放静电电流。
在静电作用的时间内，当第一节点N1的电位逐渐升高时，经过第一反相器组21的两次相位反转后，将第二节点N2的电位升至高电位，以使开关晶体管22处于截止状态。此时，由于第四节点N4处于高电位，反馈晶体管24处于截止状态，从而使得第三节点N3无法被升至高电位，这样就可以使第三节点N3维持低电位的时间加长，从而保证第四节点N4维持高电位的时间加长，使第四节点N4在静电作用时间内维持低电位的时间加长，以有效保证钳位晶体管23在静电作用时间内导通并泄放静电电流。
当NS模式静电发生时，钳位晶体管23处于导通状态，此时通过与钳位晶体管23并联的寄生二极管27来完成泄放静电电流，经过静电泄放电流通过寄生二极管27，由地VSS流向电源VDD。
本实施例中的静电保护电路，即使在使用较小容量的电容，减小RC时间常数的前提下，仍然能够有效延长静电放电时长，避免静电电流对电子器件的损坏，减小了电容、电阻占用半导体版图的面积，还能有效降低漏电电流。
根据本公开的一个实施例，参考图3，该静电保护电路300被连接在电源VDD和地VSS之间，其包括：滤波支路30、第一反相器组31、开关晶体管32、钳位晶体管33、反馈晶体管34和第二反相器组35。
其中，滤波支路30包括滤波电阻器301和滤波电容器302。滤波电阻器301和滤波电容器302被串联在电源VDD和地VSS之间，并在两者之间的通路上设置第一节点N1，滤波电阻器301的一端连接至电源VDD，另一端连接至第一节点N1，滤波电容器302的一端连接至地VSS另一端连接至第一节点N1。
第一反相器组31的输入端连接至第一节点N1，第一反相器组31的输出端连接至第二节点N2。
开关晶体管32具有第一端、第二端和第三端。开关晶体管32的第一端连接至第三节点N3，第二端连接至地VSS，第三端即栅极连接至第二节点N2。
钳位晶体管33具有第一端、第二端和第三端，其中，钳位晶体管33的第一端连接至电源VDD，第二端连接至地VSS，第三端即栅极连接至第四节点N4，用于实现静电脉冲分流。
反馈晶体管34具有第一端、第二端和第三端，反馈晶体管34的第一端连接至电源VDD，第二端连接至第三节点N3，第三端即栅极连接至第四节点N4，用于延迟钳位晶体管33的开启时间。
第二反相器组35的输入端连接至第三节点N3，第二反相器组35的输出端连接至第四节点N4。
本实施例中的静电保护电路300还包括第二电阻36，其中，第二电阻36的一端连接至第四节点N4，第二电阻36的另一端连接至电源VDD之间，以使钳位晶体管33处于低电位或处于高电位，从而使钳位晶体管33处于关闭状态。
本实施例中的静电保护电路300还包括寄生二极管37，该寄生二极管37的一端连接至电源VDD，另一端连接至地VSS，并与钳位晶体管33并联，用于导通地VSS至电源VDD之间的通路。
在本实施例中，钳位晶体管33为P型晶体管，该钳位晶体管33的第一端是漏极，且连接至电源VDD，其第二端是源极，且连接至地VSS，其第三端是栅极，且连接至第四节点N4。
反馈晶体管34为N型晶体管，该反馈晶体管34的第一端是源极，且连接至电源VDD；其第二端是漏极，且连接至第三节点N3；其第三端为栅极，且连接至第四节点N4。
开关晶体管32为N型晶体管，该开关晶体管32的第一端是漏极，且连接至第三节点N3；其第二端是源极，且连接至地VSS；其第三端是栅极，且连接至第二节点N2。
其中，当钳位晶体管33选用P型晶体管，反馈晶体管34选用N型晶体管，开关晶体管32选用N型晶体管时，第一反相器组31中包括单数个反相器，比如1个、3个或5个反相器，第二反相器组35中包括双数个反相器，比如2个、4个或6个反相器。本实施例中，以第一反相器组31中包括一个反相器，第二反相器组35中包括两个串联设置的反相器为例进行说明。
需要说明的是，第一反相器组31中的一个反相器和第二反相器组35的两个反相器中均包括一个P型晶体管和一个N型晶体管，其中每个反相器中的P型晶体管的栅极和该反相器中的N型晶体管的栅极连接，作为输入端，该P型晶体管的漏极和该N型晶体管的漏极连接，作为输出端。
关于本具体实施例中的静电保护电路300的工作状态，可以分为正常工作和ESD发生两种状态。本实施例中的静电保护电路300中的ESD发生状态包括PS模式和NS模式，其中，PS模式是指当电源VDD脚浮接，而相对正电压地静电放电ESD在某一输入脚对地VSS放电；NS模式是指当电源VDD脚浮接，而相对负电压的ESD在某一输入脚对地VSS脚放电，下面分别以PS模式和NS模式两种模式下的静电放电过程为例进行说明。。
当电源启动和正常工作时，第四节点N4通过第二电阻36连接至电源VDD，此时第四节点N4处于高电位，钳位晶体管33处于截止状态，静电保护电路关闭。在上述状态下，反馈晶体管34导通，第三节点N3处于高电位，该高电位经过第二反相器组35的两次相位反转后，从而使第四节点N4继续处于高电位，以进一步保证钳位晶体管33处于截止状态，并进一步保证关闭静电保护电路300。
当PS模式静电发生时，滤波电阻器301和滤波电容器302所组成的滤波支路30使第一节点N1处于低电位。第一节点N1的低电位经过第一反相器组31的相位反转后，使第二节点N2处于高电位。此时，开关晶体管32导通，使第三节点N3处于低电位。第三节点N3的低电位经过第二反相器组35中两次相位反转后，从而使第四节点N4处于低电位，钳位晶体管33导通开始泄放静电电流。
在静电作用的时间内，当第一节点N1的电位逐渐升高时，经过第一反相器组31的相位反转后，将第二节点N2的电位降至低电位，以使开关晶体管32处于截止状态。此时，由于第四节点N4处于低电位，反馈晶体管34处于截止状态，从而使得第三节点N3无法被升至高电位，这样就可以使第三节点N3维持低电位的时间加长，从而保证第四节点N4维持低电位的时间加长。使第四节点N4在静电作用时间内维持低电位的时间加长，以有效保证钳位晶体管33在静电作用时间内导通并泄放静电电流。
当NS模式静电发生时，钳位晶体管33处于导通状态，此时通过与钳位晶体管33并联的寄生二极管37来完成泄放静电电流，经过静电泄放电流通过寄生二极管37，由地VSS流向电源VDD。
本实施例中的静电保护电路，即使在使用较小容量的电容，减小RC时间常数的前提下，仍然能够有效延长静电放电时长，避免静电电流对电子器件的损坏，减小了电容、电阻占用半导体版图的面积，还能有效降低漏电电流。
根据本公开的一个实施例，参考图4，该静电保护电路400被连接在电源VDD和地VSS之间，其包括：滤波支路40、第一反相器组41、开关晶体管42、钳位晶体管43、反馈晶体管44和第二反相器组45。
其中，滤波支路40包括滤波电阻器401和滤波电容器402。滤波电阻器401和滤波电容器402被串联在电源VDD和地VSS之间，并在两者之间的通路上设置第一节点N1。滤波电阻器401的一端连接至电源VDD，另一端连接至第一节点N1。滤波电容器402的一端连接至地VSS另一端连接至第一节点N1。
第一反相器组41的输入端连接至第一节点N1，第一反相器组41的输出端连接至第二节点N2。
开关晶体管42具有第一端、第二端和第三端。开关晶体管42的第一端连接至第三节点N3，第二端连接至地VSS，第三端即栅极连接至第二节点N2。
钳位晶体管43具有第一端、第二端和第三端，其中，钳位晶体管43的第一端连接至电源VDD，第二端连接至地VSS，第三端即栅极连接至第四节点N4，用于实现静电脉冲分流。
反馈晶体管44具有第一端、第二端和第三端，反馈晶体管44的第一端连接至电源VDD，第二端连接至第三节点N3，第三端即栅极连接至第四节点N4，用于延迟钳位晶体管43的开启时间。
第二反相器组45的输入端连接至第三节点N3，第二反相器组45的输出端连接至第四节点N4。
本实施例中的静电保护电路还包括第二电阻46，其中，第二电阻46的一端连接至第四节点N4，第二电阻46的另一端连接至电源VDD之间，以使钳位晶体管43处于低电位或处于高电位，从而使钳位晶体管43处于关闭状态。
本实施例中的静电保护电路还包括寄生二极管47，该寄生二极管47的一端连接至电源VDD，另一端连接至地VSS，并与钳位晶体管43并联，用于导通地VSS至电源VDD之间的通路。
在本实施例中，钳位晶体管43为P型晶体管，该钳位晶体管43的第一端是漏极，且连接至电源VDD；其第二端是源极，且连接至地VSS；其第三端是栅极，且连接至第四节点N4。
反馈晶体管44为N型晶体管，该反馈晶体管44的第一端是源极，且连接至电源VDD；其第二端是漏极，且连接至第三节点N3；其第三端为栅极，且连接至第四节点N4。
开关晶体管42为P型晶体管，该开关晶体管42的第一端是漏极，且连接至第三节点N3，其第二端是源极，且连接至地VSS，其第三端是栅极，且连接至第二节点N2。
其中，当钳位晶体管43选用P型晶体管，反馈晶体管44选用N型晶体管，开关晶体管42选用P型晶体管时，第一反相器组41中包括双数个反相器，第二反相器组45中包括双数个反相器，，比如2个、4个或6个反相器。本实施例中，以第一反相器组41中包括两个串联设置的反相器，第二反相器组45中包括两个串联设置的反相器为例进行说明。
需要说明的是，第一反相器组41中的两个反相器和第二反相器组45的两个反相器中均包括一个P型晶体管和一个N型晶体管，其中每个反相器中的P型晶体管的栅极和该反相器中的N型晶体管的栅极连接，作为输入端，该P型晶体管的漏极和该N型晶体管的漏极连接，作为输出端。
关于本具体实施例中的静电保护电路400的工作状态，可以分为正常工作和ESD发生两种状态。本实施例中的静电保护电路200中的ESD发生状态包括PS模式和NS模式，其中，PS模式是指当电源VDD浮接，而相对正电压的静电放电ESD在某一输入脚对地VSS放电；NS模式是指当电源VDD浮接，而相对负电压的ESD在某一输入脚对地VSS脚放电，下面分别以PS模式和NS模式两种模式下的静电放电过程为例进行说明。
当电源启动和正常工作时，第四节点N4通过第二电阻46连接至电源VDD，此时第四节点N4处于高电位，钳位晶体管43处于截止状态，静电保护电路关闭。在上述状态下，反馈晶体管44导通，第三节点N3处于高电位，该高电位经过第二反相器组45的两次相位反转后，从而使第四节点N4继续处于高电位，以进一步保证钳位晶体管43处于截止状态，并进一步保证关闭静电保护电路400。
当PS模式静电发生时，滤波电阻器401和滤波电容器402所组成的滤波支路40使第一节点N1处于低电位。第一节点N1的低电位经过第一反相器组41的两次相位反转后，使第二节点N2处于低电位。此时，开关晶体管42导通，使第三节点N3处于低电位。第三节点N3的低电位经过第二反相器组45中两次相位反转后，从而使第四节点N4处于低电位，钳位晶体管43导通开始泄放静电电流。
在静电作用的时间内，当第一节点N1的电位逐渐升高时，经过第一反相器组41的两次相位反转后，将第二节点N2的电位升至高电位，使开关晶体管42处于截止状态。此时，由于第四节点N4处于低电位，反馈晶体管44处于截止状态，从而使得第三节点N3无法被升至高电位，这样就可以使第三节点N3维持低电位的时间加长，从而保证第四节点N4维持低电位的时间加长，使第四节点N4在静电作用时间内维持低电位的时间加长，以有效保证钳位晶体管43在静电作用时间内导通并泄放静电电流。
当NS模式静电发生时，钳位晶体管43处于导通状态，此时通过与钳位晶体管43串联的寄生二极管47来完成泄放静电电流，经过静电泄放电流通过寄生二极管47，由地VSS流向电源VDD。
本实施例中的静电保护电路，即使在使用较小容量的电容，减小RC时间常数的前提下，仍然能够有效延长静电放电时长，避免静电电流对电子器件的损坏，减小了电容、电阻占用半导体版图的面积，还能有效降低漏电电流。
根据本公开的又一个方面，提供一种芯片，该芯片的一或多个管脚电连接如上所述的静电保护电路。
本公开的静电保护电路中，通过在第三节点和第四节点之间设置反馈晶体管，以控制并延长静电保护电路在静电作用时的开启时间，从而可使用较小的电容，而采用较小的电容能有效解决大电容所导致的较大漏电电流的问题。且采用较小的电容可减小RC时间常数，从而使总体版图布局面积减小，提高了静电保护电路的性能。同时，本公开的静电保护电路实现了对PS模式和NS模式的静电保护，有效提高了半导体元件产品的静电保护能力，且该静电保护电路不会对芯片的性能和正常功能产生影响，有效提高了半导体元件产品的可靠性和竞争力。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求书指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求书来限制。

Claims (15)

1.一种静电保护电路，其被连接在电源VDD和地VSS之间，其特征在于，包括：
滤波支路，其包括第一节点；
第一反相器组，其输入端与所述第一节点连接，其输出端与第二节点连接；
开关晶体管，其被连接在第三节点与所述地VSS之间，其栅极与所述第二节点连接；
钳位晶体管，其栅极与第四节点连接，用于静电脉冲分流；
反馈晶体管，其被连接在所述电源VDD和所述第三节点之间，其栅极与第四节点连接，用于延迟所述钳位晶体管的开启时间；
第二反相器组，其输入端与所述第三节点连接，其输出端与所述第四节点连接。
2.根据权利要求1所述的静电保护电路，其特征在于，所述钳位晶体管为N型晶体管；
所述反馈晶体管为P型晶体管；
所述开关晶体管为N型晶体管。
3.根据权利要求2所述的静电保护电路，其特征在于，所述第一反相器组包括单数个反相器；
所述第二反相器组包括单数个反相器。
4.根据权利要求1所述的静电保护电路，其特征在于，所述钳位晶体管为N型晶体管；
所述反馈晶体管为P型晶体管；
所述开关晶体管为P型晶体管。
5.根据权利要求4所述的静电保护电路，其特征在于，所述第一反相器组包括双数个反相器；
所述第二反相器组包括单数个反相器。
6.根据权利要求2至5任一项所述的静电保护电路，其特征在于，所述静电保护电路还包括第一电阻，其被连接在所述第四节点与所述地VSS之间。
7.根据权利要求1所述的静电保护电路，其特征在于，所述钳位晶体管为P型晶体管；
所述反馈晶体管为N型晶体管；
所述开关晶体管为N型晶体管。
8.根据权利要求7所述的静电保护电路，其特征在于，所述第一反相器组包括单数个反相器；
所述第二反相器组包括双数个反相器。
9.根据权利要求1所述的静电保护电路，其特征在于，所述钳位晶体管为P型晶体管；
所述反馈晶体管为N型晶体管；
所述开关晶体管为P型晶体管。
10.根据权利要求9所述的静电保护电路，其特征在于，所述第一反相器组包括双数个反相器；
所述第二反相器组包括双数个反相器。
11.根据权利要求7至10任一项所述的静电保护电路，其特征在于，所述静电保护电路还包括第二电阻，其被连接在所述第四节点与所述电源VDD之间。
12.根据权利要求1所述的静电保护电路，其特征在于，所述静电保护电路还包括寄生二极管，其被连接在所述电源VDD和所述地VSS之间，所述寄生二极管用于导通所述地VSS至所述电源VDD之间的通路。
13.根据权利要求1所述的静电保护电路，其特征在于，所述滤波支路包括：
滤波电阻器，其被连接在所述电源VDD和所述第一节点之间；
滤波电容器，其被连接在所述地VSS和所述第一节点之间。
14.根据权利要求1所述的静电保护电路，其特征在于，所述第一反相器组或所述第二反相器组中的反相器包括：
一个P型晶体管；
一个N型晶体管，与所述P型晶体管串联连接；
所述P型晶体管的栅极和所述N型晶体管的栅极连接，作为输入端；
所述P型晶体管的漏极和所述N型晶体管的漏极连接，作为输出端。
15.一种芯片，其特征在于，所述芯片的一个或多个管脚电连接如权利要求1-14任一项所述的静电保护电路。
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