CN105098743B - 动态静电放电钳位电路 - Google Patents
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Abstract
本发明公开了一种动态ESD钳位电路，包括：一个VCC电压电源8；一个VSS接地电源9；一个用于ESD检测的栅极耦合晶体管3；连接在VCC电压电源8和栅极耦合晶体管3的栅极之间的耦合电容器1；连接在栅极耦合晶体管3和VSS接地电源9的栅极之间的一系列电阻2；钳位晶体管7，为多叉指结构，连接在VCC电压电源8和VSS接地电源9之间；反相器4，连接在栅极耦合晶体管3的漏极和钳位晶体管7的栅极之间，在ESD事件发生时，触发钳位晶体管7的栅极与漏极端子耦合；反馈晶体管5，连接在钳位晶体管7的栅极与栅极耦合晶体管3的漏极之间；连接在钳位晶体管7的栅极和VSS接地电源9的栅极之间的电阻6。
Description
技术领域
本发明涉及半导体技术静电防护领域，具体而言，涉及一种动态静电放电钳位电路。
背景技术
随着半导体制造业工艺的快速发展，超薄栅氧化层和薄电介质的器件增多，静电放电(Electro-Static Discharge，ESD)逐渐成为芯片故障的主要因素。因此，对于亚微米及以下器件电路结构的模块，芯片内部ESD二级保护电路是不可或缺的。
对于较大的模拟电路模块，由于电源域间大量的缓冲晶体管具有分担ESD电流的能力，相对于每一个晶体管而言所承受的ESD电流会降低，一般不会造成严重的损害。但是对于小电源模块，自身没有大量的晶体管来分散ESD电流，故很容易造成损害，这种模块完全依赖内部的ESD保护电路去吸收ESD电流，即使ESD的余留下的尾波都有可能对这个模块中的微小模块造成严重的损伤。现有的内部ESD保护电路由于时间参数不够难以做到充分保护，增加ESD电流吸收时间参数将是很重要的改进。
在相关技术中，ESD保护电路钳位在电源和地之间。它保护半导体芯片中的核心电路。ESD保护电路是用于驱动一个N沟道钳位晶体管的栅极的动态电路。当其栅极被ESD事件期间驱动到高位时钳位晶体管将电流从电源分流到地。分压器产生驱动第一反相器的感应电压。检测电压通常比第一反相器的开关阈值低得多。当ESD电压到达尖峰时，检测电压上升，高于开关阈值，切换所述第一反相器的输出。一串反相器被第一反相器驱动，而最后一个反相器驱动钳位晶体管的栅极。当钳位晶体管开启时，一个延伸的n沟道晶体管驱动该最后一个反相器输入到低位，从而延长放电时间。一个滞后p沟道晶体管驱动第一反相器的输出为高电平，延迟钳位晶体管的导通。从而增加触发保护电路所需的电压。
在目前的电接地的ESD钳位电路中，通过R-C(电阻-电容)电路来检测ESD事件，通过调大节R-C参数可以优化导通时间参数，因此，如果要增加时间常数则需要增加电阻和电容的参数，从而增加了电路的面积，而且过大的电阻和电容参数也会导致电路工作上电时的电源到地的ESD钳位电路产生大峰值的电流泄漏；另外，相关技术的ESD钳位电路结构存在局限性，导致性能很难提高。
发明内容
针对相关技术中的上述问题，本发明提供了一种动态ESD钳位电路，以至少解决上述问题。
根据本发明，提供了一种动态静电放电(ESD)钳位电路，包括：一个VCC电压电源8；一个VSS接地电源9；一个用于ESD检测的栅极耦合晶体管3；连接在VCC电压电源8和栅极耦合晶体管3的栅极之间的耦合电容器1；连接在栅极耦合晶体管3和VSS接地电源9的栅极之间的一系列电阻2；钳位晶体管7，为多叉指结构，连接在VCC电压电源8和VSS接地电源9之间，用于在栅极电压的控制下导通与VSS接地电源9之间的通路以泄放ESD电流；反相器4，连接在栅极耦合晶体管3的漏极和钳位晶体管7的栅极之间，在ESD事件发生时，触发钳位晶体管7的栅极与漏极端子耦合；反馈晶体管5，连接在钳位晶体管7的栅极与栅极耦合晶体管3的漏极之间，在VCC电压电源8开启时导通VCC电压电源8到反相器4的输入极之间的电路连接；连接在钳位晶体管7的栅极和VSS接地电源9的栅极之间的电阻6。
通过本发明，采用比RC检测电路更为简单和敏感的栅极耦合晶体管来检测ESD事件，通过栅极耦合可以均匀地导通电路，并且，能够快速地响应，从而可以在超薄栅氧化层和薄电介质应用的微型设备上实现更好的ESD保护。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了根据本发明实施例的动态ESD钳位电路的电路图；
图2示出了本发明实施例中电源上电时的动态VCC-TO-VSS ESD钳位电路的波形图；
图3示出了相关技术中的动态VCC-TO-VSS ESD钳位电路的电路图；
图4示出了ESD事件期间图1所示的电路、图3所示的电路以及将图3的电路中的电阻11的电阻值扩大8倍的电路的漏电模拟图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
图1示出了根据本发明实施例的动态ESD钳位电路的电路图，如图1所示，本实施例中的动态ESD钳位电路包括：一个VCC电压电源8；一个VSS接地电源9；一个用于ESD检测的栅极耦合晶体管3；连接在VCC电压电源8和栅极耦合晶体管3的栅极之间的耦合电容器1；连接在栅极耦合晶体管3和VSS接地电源9的栅极之间的一系列电阻2；钳位晶体管7，为多叉指结构，连接在VCC电压电源8和VSS接地电源9之间，用于在栅极电压的控制下导通与VSS接地电源9之间的通路以泄放ESD电流；反相器4，连接在栅极耦合晶体管3的漏极和钳位晶体管7的栅极之间，在ESD事件发生时，触发钳位晶体管7的栅极与漏极端子耦合；反馈晶体管5，连接在钳位晶体管7的栅极与栅极耦合晶体管3的漏极之间，在VCC电压电源8开启时导通VCC电压电源8到反相器4的输入极之间的电路连接；连接在钳位晶体管7的栅极和VSS接地电源9的栅极之间的电阻6。
在本实施例中，钳位晶体管7可以为一个大的多个手指n沟道晶体管，用于将ESD电流从VCC电压电源8分流到VSS接地电源9。钳位晶体管7将VCC电压控制在超薄栅氧化层击穿电压之下，从而保护核心电路10不被静电放电所破坏。
在本实施例中，钳位晶体管7的栅极由反相器4驱动，栅极触发使n沟道晶体管比之栅极接地晶体管会更快地导通，因为，栅极接地晶体管的导通取决于漏极-衬底结的击穿。当钳位晶体管7的栅极节点S2被反相器4驱动为高电平时，在n沟道晶体管将电流从VCC电压电源传导至VSS接地。当钳位晶体管7的栅极节点S2被反相器4拉低，n沟道晶体管里的电流消失。
节点S2的导通控制可以使钳位晶体管7均匀和充分地分流ESD电流，并且，在本实施例中，节点S2的关断控制更敏感以抗电噪声。评估ESD钳位电路的设计是否合理的重要要素是：首先ESD钳位电路对其他功能电路影响不大，在正常工作条件下大的ESD保护器件无严重电流泄漏；其次ESD钳位电路能够均匀和充分的ESD放电。因此，本实施例中的ESD钳位电路可以很好的满足对ESD钳位电路的需求。
在本实施例中，反馈晶体管5可以是栅极由S2控制的一个p沟道晶体管，一旦栅极节点S2的电压(Vg)与VCC电压电源之间的电压差达到开启电压(Vth)时，反馈晶体管5导通，从而拉高节点S1。在正常工作条件下，节点S1为高位而栅极节点S2由反相器4驱动到低电平，迅速关闭钳位晶体管7。
在ESD事件下，VCC电压电源在纳秒时间内迅速上升，在栅极耦合晶体管3检测到ESD事件后触发导通，与反馈晶体管5形成竞争关系，迅速触发节点S1为低电平，反相器4的输出变化为高电平VCC作用到栅极节点S2上，反馈晶体管5的反馈结果被反相器4限制和关闭，从而使得钳位晶体管7通道传导ESD放电到VSS接地电源9。
在电源开启的条件下，假设VCC电压电源8在微秒或毫秒的上升，反相器4中的NMOS导通，PMOS截止，从而拉低节点S2上的电位，反馈晶体管5有效的导通，正向促进反相器的NMOS导通，驱动反相器4的输出栅极节点S1为高电平。并且，在栅极节点S2为低电平，加速反馈晶体管5拉起节点S1和下拉栅极节点S2，从而使得钳位晶体管7在整个上电过程中不能工作。
在本实施例中，钳位晶体管7是一个大的多个手指的n沟道晶体管，在栅氧化层和漏极端子之间有寄生电容，它可与电阻器6一起用来构造一个栅极耦合电路，以帮助这个大的多个手指的n沟道晶体管4在ESD事件期间均匀导通。电阻器6可以用作旁通路径，以克服栅氧化层累积过载的能量。
在本实施例中，耦合电容器1使用源极和漏极连接的栅氧化层寄生电容的晶体管，可以与电阻2一起获得适当的时间常数来检测ESD脉冲的。由于反馈晶体管5与反相器4之间的竞争，RC时间参数应大于ESD脉冲宽度，但小于电源开启的上升时间。
在本实施例的可选实施方案中，栅极耦合晶体管3可以为n沟道晶体管。
可选地，耦合电容器1也可以为n沟道晶体管的寄生电容或p沟道晶体管的寄生电容。
在本实施例的可选实施方案中，耦合电容器1也可以为MOS可变电抗寄生电容或二极管的寄生电容。在具体实施过程中，可以根据具体应用进行选择。
在本实施例中，可选地，连接在栅极耦合晶体管3与VSS接地电源9之间的一系列电阻2可以为多晶硅电阻、栅极软接高(NMOS)电阻、栅极软接低(PMOS)电阻器、或金属寄生电阻。
在本实施例的可选技术方案中，反馈晶体管5可以为p沟道晶体管，反馈晶体管5的栅极与钳位晶体管7的栅极连接，反馈晶体管5的源极和反馈晶体管5的衬底均与VCC电压电源8连接，反馈晶体管5的漏极与反相器4的输入极连接。在该可选方案中，电源上电或电路干扰噪声下，反馈晶体管5生效。基于反馈晶体管5和反相器4之间的竞争原则，在ESD事件过程中控制钳位晶体管7的n-沟道导通上电，以及在电源上电或其他干扰噪声产生时关断钳位晶体管7。
可选地，在本实施例的可选实施方式中，反相器4只有一级，从而可以减小触发时间并提升导通速度。
可选地，在本实施例的可选实施方案中，电阻器6可以为多晶硅电阻、栅极软接高(NMOS)电阻、栅极软接低(PMOS)电阻器、或金属寄生电阻。
采用本发明实施例提供的动态VCC-TO-VSS ESD钳位电路，可以很好的保护核心电路，使核心电路不会被ESD损坏。图2示出了本发明实施例中电源上电时的动态VCC-TO-VSSESD钳位电路的波形图。如图2所示，VCC电压电源上升的10微秒时间内，电路电源的VCC上电到1.21V，钳位晶体管7的栅极节点S2的最初上涨的峰值电压只有约500微伏，然后就下降到60纳伏。栅极节点S2的电压从未升至高于钳位晶体管7的阈值电压，栅极节点S2的峰值电压几乎约0.5毫伏，因此，在VCC电压电源上电期间，钳位晶体管7不会被触发导通。
图3示出了相关技术中的动态VCC-TO-VSS ESD钳位电路的电路图，图4示出了ESD事件期间图1所示的电路、图3所示的电路以及将图3的电路中的电阻11的电阻值扩大8倍的电路的漏电模拟图。如图4所示，ESD事件模拟2kV的HBM(人体模式)电流曲线，在图3中，线21指示ESD事件冲击到VCC电压电源到VSS接地电源的电流波型。理想状态下，ESD钳位电路在ESD事件过程中导通，VCC上的电位会被钳位电路锁在安全电压范围之内。线22是电路图3中的VCC电压曲线。如图4所示，电压钳位在前400ns大约为1.3V，但在400ns的ESD脉冲后，电压快速地上升到9V左右，这已是超薄栅氧化物的危险电压。线23是将图3的电路中的电阻11的电阻值扩大8倍的电路的电压曲线，因为电阻增加了，钳位电压不会在400ns后突升但保持在安全电压之上直至ESD事件的结束。线24为本实施例中的电路的电压曲线，如图所示，在相同的ESD事件作用下，该电路的VCC电压被钳位电路锁在安全电压之下，但图1所示的电路的面积与图3所示的电路的面积相同。
从以上的描述中，可以看出，通过上述实施例之一提供的动态ESD钳位电路，可以在RC参数的基础上检测ESD事件，通过反相电路的反向延长栅极的触发时间常数，从而达到均匀开启ESD保护器件的多个并联支路并充分释放ESD尾波。当静电放电释放后，反馈PMOS反向反相器电路，从而使ESD保护器件的栅极电压变为低电平。由于使用滞后PMOS器件，在电源接通后10us的上升时间，峰值漏电低于1uA，因此，ESD钳位电路有充足的时间常数，只有在ESD到来时工作，在ESD过去后即关闭，因此不会影响电路的正常功能，也不存在漏电的风险。本实施例中的动态ESD钳位电路比相关技术中的RC检测电路更为简单和灵敏，并且可以均匀地导通电路且有足够的延迟设计，比基于RC检测的电路的面积更小，但却具有更长的时间以更好的执行ESD。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种动态静电放电ESD钳位电路，包括：
一个VCC电压电源(8)；
一个VSS接地电源(9)；
一个用于ESD检测的栅极耦合晶体管(3)，在所述栅极耦合晶体管(3)检测到ESD事件后触发导通，与反馈晶体管(5)形成竞争关系；
连接在所述VCC电压电源(8)和所述栅极耦合晶体管(3)的栅极之间的耦合电容器(1)；
连接在所述栅极耦合晶体管(3)和所述VSS接地电源(9)的栅极之间的一系列电阻(2)；
钳位晶体管(7)，为多叉指结构，连接在所述VCC电压电源(8)和所述VSS接地电源(9)之间，用于在栅极电压的控制下导通与所述VSS接地电源(9)之间的通路以泄放ESD电流；
反相器(4)，连接在所述栅极耦合晶体管(3)的漏极和所述钳位晶体管(7)的栅极之间，在ESD事件发生时，触发所述钳位晶体管(7)的栅极与漏极端子耦合；
所述反馈晶体管(5)，连接在所述钳位晶体管(7)的栅极与所述栅极耦合晶体管(3)的漏极之间，在所述VCC电压电源(8)开启时导通所述VCC电压电源(8)到所述反相器(4)的输入极之间的电路连接；
连接在所述钳位晶体管(7)的栅极和所述VSS接地电源(9)的栅极之间的电阻(6)。
2.根据权利要求1所述的电路，所述栅极耦合晶体管(3)为n沟道晶体管。
3.根据权利要求1所述的电路，所述耦合电容器(1)为n沟道晶体管的寄生电容或p沟道晶体管的寄生电容。
4.根据权利要求1所述的电路，所述耦合电容器(1)为金属氧化物半导体MOS可变电抗寄生电容或二极管的寄生电容。
5.根据权利要求1所述的电路，所述系列电阻(2)为多晶硅电阻、栅极软接高NMOS电阻、栅极软接低PMOS电阻器、或金属寄生电阻。
6.根据权利要求1所述的电路，所述反馈晶体管(5)为p沟道晶体管，所述反馈晶体管(5)的栅极与所述钳位晶体管(7)的栅极连接，所述反馈晶体管(5)的源极和所述反馈晶体管(5)的衬底均与所述VCC电压电源(8)连接，所述反馈晶体管(5)的漏极与所述反相器(4)的输入极连接。
7.根据权利要求1所述的电路，所述反相器(4)只有一级，用于减小触发时间和提升导通速度。
8.根据权利要求1所述的电路，所述电阻器(6)为多晶硅电阻、栅极软接高NMOS电阻、栅极软接低PMOS电阻器、或金属寄生电阻。
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