CN108400578B - 一种高压esd保护电路 - Google Patents
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Abstract
本发明涉及集成电路设计领域，尤其涉及一种高压ESD保护电路。包括一输入/输出端口，于ESD应力事件发生后，输入ESD电流；第一电源轨，提供一高压电源，高压电源通过第一ESD泄放单元与输入/输出端口相连；第二电源轨，提供一高压地，高压地通过一第二ESD泄放单元与输入/输出端口相连；一第三ESD高压泄放NMOS管，连接于高压电源和高压地之间；第三ESD高压泄放NMOS管的栅极与高压电源之间连接一串联的第一电容和第二电容，第三ESD高压泄放NMOS管的栅极和高压地之间存在一栅源寄生电容，该栅源寄生电容两端再并联一齐纳二极管和一下拉电阻。本发明提供了一种简单可靠与BCD工艺兼容的低成本的高压ESD保护电路。
Description
技术领域
本发明涉及集成电路设计领域，尤其涉及一种高压ESD保护电路。
背景技术
在集成电路芯片制造、运输、使用过程中，芯片的外部环境或者内部结构会积累一定的电荷，当这些芯片的引脚与地形成通路时，积累的电荷就会发生转移，瞬间通过集成电路内部的峰值电流可以达到数安培以上，这个瞬态大电流足以让芯片烧毁。研究调查表明，ESD(Electro Static Discharge)问题是引起集成电路产品失效的最主要原因。采取有效的ESD防护措施可以有效的提高产品的可靠性，避免芯片中任何物理元件遭受ESD事件所带来的潜在的或持久的功能性、可靠性以及质方面的损害。研究发现，引起这些失效的因素可分为两类，一种是热失效，一种是电失效，热失效指的是在ESD事件发生时，局部产生几安培到几十安培的大电流，虽然持续时间几个ns到几百ns,但产生的大量热量会使局部的金属互联线熔化或使芯片出现热斑，从而引起二次击穿。电失效指的是施加在栅氧化层上的电压形成的电场强度大于介电强度，导致介质击穿或表面击穿。
对于低压电路(一般指低于5.5V供电的电路都属于低压电路)，常用ESD防护器件类型有PN结二极管，栅极接地的GGNMOS(RC NMOS)，可控硅SCR等，这些器件和电路本身或者稍微改进就可以满足低压产品的要求，但在高压集成电路产品中，特别是在高压功率IC中，面对大电流、高电压、强电磁干扰的特殊工作环境，普遍要求其达到更高的ESD防护等级。
对于芯片的ESD保护，典型的ESD保护器件的IV特性如图1所示，电压被电源电压(Supply Voltage)、芯片内部击穿电压(Internal Circuitbreakdown voltage)分为三个区域，电源电压和芯片内部击穿电压之间的区域是ESD保护的窗口，为了有效的ESD保护，触发电压Vt1应小于芯片内部击穿电压，为了避免闩锁(latchup)的发生，维持电压Vh需大于电源电压。
一般高压集成电路采用BCD工艺，控制部分用低压器件，省面积也省功耗，主体电路采用高压器件，对于大多高压BCD工艺，高压NMOS的ESD能力较差，主要表现在以下几个方面：1)触发电压Vt1太高，触发电压如果高于内部器件的击穿电压，就起不到保护作用；2)维持电压Vh太低，一般低于芯片正常工作电压，会发生闩锁现象，所以在高压ESD电路设计中，以上两种特点都限制了GGNMOS在高压ESD电路中的直接使用。
现有技术提供了一种高压ESD保护电路，如图2所示，利用堆叠HVNMOS器件来实现ESD保护，虽然某种程度上提高了维持电压Vh防止了闩锁的发生，但触发电压太高，容易超出内部高压电路的击穿电压，起不到防护作用，而且占用芯片面积太大。
发明内容
为了解决以上问题，本发明的目的在于提供一种高压ESD保护电路。
具体内容如下：
一种高压ESD保护电路，包括，
一输入/输出端口(I/O)，于ESD应力事件发生后，输入ESD电流；
第一电源轨，提供一高压电源(VDDHV)，所述高压电源(VDDHV)通过第一ESD泄放单元(HVpLDMOS1)与所述输入/输出端口(I/O)相连；
第二电源轨，提供一高压地(VSSH)，所述高压地(VSSHV)通过一第二ESD泄放单元(HVnLDMOS2)与所述输入/输出端口(I/O)相连；
一第三ESD高压泄放NMOS管(HVnLDMOS1)，连接于所述高压电源(VDDHV)和所述高压地(VSSHV)之间；所述第三ESD高压泄放NMOS管(HVnLDMOS1)的栅极与所述高压电源(VDDHV)之间连接一串联的第一电容(C1)和第二电容(C2)，所述第三ESD高压泄放NMOS管(HVnLDMOS1)的栅极和所述高压地(VSSHV)之间连接一栅源寄生电容(Cgs)。
本发明的高压ESD保护电路，还包括一钳位电路，连接于所述高压电源(VDDHV)和所述高压地(VSSHV)之间，用于分别钳位所述第一电容(C1)和所述第二电容(C2)两端的电压使其保持为所述高压电源(VDDHV)的数值的一半。
本发明的高压ESD保护电路，所述钳位电路包括串联于所述高压电源(VDDHV)和所述高压地(VSSHV)之间的第一电阻(R1)和第二电阻(R2)，所述第一电阻(R1)和第二电阻(R2)之间相串联的点与所述第一电容(C1)和第二电容(C2)之间相串联的点连接。
本发明的高压ESD保护电路，所述钳位电路包括串联于所述高压电源(VDDHV)和所述高压地(VSSHV)之间的第一倒比MOS管和第二倒比MOS管，所述第一倒比MOS管和第二倒比MOS管之间相串联的点与所述第一电容(C1)和第二电容(C2)之间相串联的点连接。
本发明的高压ESD保护电路，所述第一ESD泄放单元(HVpLDMOS1)采用高压PMOS管，所述高压PMOS管的栅极与所述高压电源(VDDHV)之间连接第一栅极保护电阻。
本发明的高压ESD保护电路，所述第二ESD泄放单元(HVnLDMOS2)采用一第二高压NMOS管，所述第二高压NMOS管的栅极与所述高压地(VSSHV)之间连接第二栅极保护电阻。
本发明的高压ESD保护电路，所述第三ESD高压泄放NMOS管(HVnLDMOS1)的栅极和所述高压地(VSSHV)之间连接一齐纳稳压二极管(d1)。
本发明的高压ESD保护电路，所述齐纳稳压二极管(d1)的两端并联一下拉电阻(R3)。
本发明的高压ESD保护电路，用于高压功率芯片。
本发明的高压ESD保护电路，所述第一电容(C1)和第二电容(C2)均采用多晶-绝缘层-多晶电容。
有益效果：本发明基于高压MOS寄生的二极管的正向导通特性以及具有强导通ESD大电流的高压NMOS来泄放ESD能量；且触发电压只有一个二极管的压降加上一个高压NMOS管的阈值电压，提供了一种简单可靠与BCD工艺兼容的低成本的高压ESD保护电路。
附图说明
图1为典型ESD保护器件IV特性；
图2为现有技术的一种高压ESD保护电路结构图；
图3是本发明的电路结构示意图；
图4是本发明的ESD泄放电流仿真结果图；
图5为本发明的芯片正常上电仿真结果图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
参照图3，本发明的一种高压ESD保护电路，包括，
一输入/输出端口(I/O)，于ESD应力事件发生后，输入ESD电流；
第一电源轨，提供一高压电源(VDDHV)，高压电源(VDDHV)通过第一ESD泄放单元(HVpLDMOS1)与输入/输出端口(I/O)相连；
第二电源轨，提供一高压地(VSSH)，高压地(VSSHV)通过一第二ESD泄放单元(HVnLDMOS2)与输入/输出端口(I/O)相连；
一第三ESD高压泄放NMOS管(HVnLDMOS1)，连接于高压电源(VDDHV)和高压地(VSSHV)之间；第三ESD高压泄放NMOS管(HVnLDMOS1)的栅极与高压电源(VDDHV)之间连接一串联的第一电容(C1)和第二电容(C2)，第三ESD高压泄放NMOS管(HVnLDMOS1)的栅极和高压地(VSSHV)之间存在寄生的栅源寄生电容(Cgs)。
在高压ESD电路中，电源和地之间的ESD泄放通路至关重要，是高压ESD电路的核心要素。本发明基于两条共用的电源轨道，即第一电源轨和第二电源轨，是基于电源轨的ESD防护网络。该公共电源轨道不但可以为全芯片的电源供电提供方便，而且在遭受ESD应力的情况下，两条共用的电源轨道成为有效的ESD泄放通路。本发明还基于RC触发式ESD保护电路原理，高压电源(VDDHV)与高压地(VSSH)之间用一个第三ESD高压泄放NMOS管(HVnLDMOS1)相连，该第三ESD高压泄放NMOS管的漏端其版图不需要按照ESD规则要求去画。基于高压MOS寄生的的二极管的正向导通特性以及具有强导通ESD大电流的高压NMOS来泄放ESD能量；且触发电压只有一个二极管的压降加上一个高压NMOS管的阈值电压，提供了一种简单可靠与BCD工艺兼容的低成本的高压ESD保护电路。
本发明的一种具体的实施例，第一电容(C1)和第二电容(C2)均采用多晶-绝缘层-多晶电容。在通常的BCD工艺中，多晶-绝缘层-多晶电容(PIP电容)的耐压大致在20-30V之间，电容两端的电压越高，电容的使用寿命越短。
为了保护多晶-绝缘层-多晶电容两端的电压不超出它的击穿电压，进一步地，本发明采用辅助电路来钳位多晶-绝缘层-多晶电容两端的电压。本发明的高压ESD保护电路，还包括一钳位电路，连接于高压电源(VDDHV)和高压地(VSSHV)之间，用于分别钳位第一电容(C1)和第二电容(C2)两端的电压使其保持为高压电源(VDDHV)的数值的一半。利用高压电源(VDDHV)和高压地(VSSHV)之间的高阻通路分压分别钳位第一电容(C1)和第二电容(C2)的电压使其保持在VDDHV的一半。
本发明的一种具体实施例，钳位电路包括串联于高压电源(VDDHV)和高压地(VSSHV)之间的第一电阻(R1)和第二电阻(R2)，第一电阻(R1)和第二电阻(R2)之间相串联的点与第一电容(C1)和第二电容(C2)之间相串联的点连接。
本发明的另一种具体实施例，钳位电路包括串联于高压电源(VDDHV)和高压地(VSSHV)之间的第一倒比MOS管和第二倒比MOS管，第一倒比MOS管和第二倒比MOS管之间相串联的点与第一电容(C1)和第二电容(C2)之间相串联的点连接。
上述的钳位电路可以采用高阻分压得到，也可以采用低压倒比的MOS管串联分压产生，尽量控制其静态电流满足芯片要求，在高压电路芯片中，由于某些特殊的应用或工作环境，允许芯片可以有常开的模块，所以该高阻通路静态功耗可以控制在几个uA。
本发明的高压ESD保护电路，第一ESD泄放单元(HVpLDMOS1)采用高压PMOS管，高压PMOS管的栅极与高压电源(VDDHV)之间连接第一栅极保护电阻。
本发明的高压ESD保护电路，第二ESD泄放单元(HVnLDMOS2)采用一第二高压NMOS管，第二高压NMOS管的栅极与高压地(VSSHV)之间连接第二栅极保护电阻。优选地，上述的第一栅极保护电阻和第二栅极保护电阻的阻值均为2KΩ。
本发明的第一ESD泄放单元(HVpLDMOS1)和第二ESD泄放单元(HVnLDMOS2)不需要按照ESD规则进行版图设计，大大节省了芯片面积，ESD泄放通路利用其寄生的二极管正向特性来传导ESD的大电流，不存在不均匀开启的问题。
本发明的高压ESD保护电路，栅源寄生电容(Cgs)的两端并联一齐纳稳压二极管(d1)。栅源寄生电容(Cgs)的两端还并联一下拉电阻(R3)。
上述的齐纳稳压二极管(d1)用来保护HVnLDMOS1的栅源电压不超过5.6V。
本发明的第三ESD高压泄放NMOS管(HVnLDMOS1)是利用其沟道来泄放ESD电流，而不是传统方法中靠寄生的NPN泄放ESD电流，所以在设计第三ESD高压泄放NMOS管(HVnLDMOS1)的时候，管子的尺寸要以流过ESD电流能力为依据，选择合适的管子尺寸。以HBM要过2kV为例，管子需要流过的电流I＝2kV/Rhr＝2k/1.5k＝1.33A，所以管子需要足够大的过电流能力，但该管子不存在均匀开启的问题，只要第三ESD泄放单元(HVnLDMOS1)的栅极高于其阈值电压的典型值1.2V，就可以导通传导很大的电流，故该电路的开启电压低，只需要一个二极管压降加上一个Vth就可以开启，大大的提高了ESD的防护性能。
本发明的主要ESD防护原理如下(这里只是以高压IO到高压地打正ESD脉冲为例，这种情况是ESD比较恶劣的一种情况，其他情况要么直接通过IO中高压器件寄生的二极管正向导通泄放ESD能量，要么经过IO中高压器件寄生的二极管(一个或两个)和强导通的高压NMOS泄放ESD能量，在这里不一一列举)：当ESD应力事件发生后(上升时间小于十几ns)，ESD电流通过输入/输出端口(I/O)经过第一ESD泄放单元(HVpLDMOS1)寄生的正向二极管到达第一电源轨，高压电源(VDDHV)电压将迅速上升，由于第三ESD高压泄放NMOS管(HVnLDMOS1)的栅极与高压电源(VDDHV)之间存在第一电容(C1)和第二电容(C2)，所以其栅极的电压也会随着高压电源(VDDHV)电压上升，第三ESD高压泄放NMOS管(HVnLDMOS1)的栅极电压是由第一电容(C1)、第二电容(C2)、寄生的栅源寄生电容(Cgs)的分压决定的，一旦第三ESD高压泄放NMOS管(HVnLDMOS1)的栅源电压超过其阈值电压，就会导通泄放ESD电流，随着栅极电压越来越高，泄放ESD电流的能力越来越强，随后第一电源轨的高压电源(VDDHV)电压就会逐步降低，最终释放完毕。接着下拉电阻(R3)会释放栅源寄生电容(Cgs)上的电荷，将第三ESD高压泄放NMOS管(HVnLDMOS1)的栅极拉低，关断第三ESD高压泄放NMOS管(HVnLDMOS1)。电路中要控制下拉电阻(R3)和栅源寄生电容(Cgs)的时间常数让第三ESD高压泄放NMOS管(HVnLDMOS1)开启时间大于ESD能量持续的时间，一般要大于1us，但要小于芯片正常上电的时间，保证在芯片正常上电的时候，HVnLDMOS1栅极还是低电位，处于关断状态。另外第一电容(C1)、第二电容(C2)的大小的选取要保证与栅源寄生电容(Cgs)的分压足够开启第三ESD高压泄放NMOS管(HVnLDMOS1)。该高压ESD电路因为都不是利用寄生的双极器件(eg:NPN或PNP)来泄放ESD电流，可以通过电路仿真来验证其ESD性能，进一步提高了ESD电路设计的可靠性。
基于该ESD电路具体实例的仿真结果如图4所示，该例子中采用40VHVnLDMOS,当ESD应力发生时，假定高压电源上的电压已经很快上升到HVnLDMOS最大耐压值(40V)，通过仿真可以看到流过该管子的平均电流在4A以上(在ESD能量持续的时间内，一般低于2us)，这样对应的ESD能力HBM可以达到6kV以上，满足高压电路产品的ESD要求。
本发明的高压ESD保护电路保护电路结构简单，与标准的BCD工艺兼容，无需增加额外的版图层次和做特别的工艺处理，无需增加芯片的成本；并且易实现，能够事先进行模拟验证，降低了流片风险；而且没有不均匀开启的问题，ESD电路的中的高压器件漏端都无需按照ESD规则画版图，大大节省了芯片面积，尤其是对于功率器件的输出级，表现更为突出。
通过图5的正常上电仿真结果可以看出，本发明的ESD防护电路具有高可靠性，强鲁棒性，兼顾抗闩锁能力，同时又能节省硅片面积。提供了一种简单可靠与BCD工艺兼容的低成本的高压ESD保护电路。
以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (6)
1.一种高压ESD保护电路，其特征在于，包括，
一输入/输出端口(I/O)，于ESD应力事件发生后，输入ESD电流；
第一电源轨，提供一高压电源(VDDHV)，所述高压电源(VDDHV)通过第一ESD泄放单元(HVpLDMOS1)与所述输入/输出端口(I/O)相连；
第二电源轨，提供一高压地(VSSH)，所述高压地(VSSHV)通过一第二ESD泄放单元(HVnLDMOS2)与所述输入/输出端口(I/O)相连；
一第三ESD高压泄放NMOS管(HVnLDMOS1)，连接于所述高压电源(VDDHV)和所述高压地(VSSHV)之间；所述第三ESD高压泄放NMOS管(HVnLDMOS1)的栅极与所述高压电源(VDDHV)之间连接一串联的第一电容(C1)和第二电容(C2)，所述第三ESD高压泄放NMOS管(HVnLDMOS1)的栅极和所述高压地(VSSHV)之间存在一栅源寄生电容(Cgs)；
所述第一ESD泄放单元(HVpLDMOS1)采用高压PMOS管，所述高压PMOS管的栅极与所述高压电源(VDDHV)之间连接第一栅极保护电阻；
还包括一钳位电路，连接于所述高压电源(VDDHV)和所述高压地(VSSHV)之间，用于分别钳位所述第一电容(C1)和所述第二电容(C2)两端的电压使其保持为所述高压电源(VDDHV)的数值的一半；
所述钳位电路包括串联于所述高压电源(VDDHV)和所述高压地
(VSSHV)之间的第一倒比MOS管和第二倒比MOS管，所述第一倒比MOS管和第二倒比MOS管之间相串联的点与所述第一电容(C1)和第二电容(C2)之间相串联的点连接。
2.根据权利要求1所述的高压ESD保护电路，其特征在于，所述钳位电路包括串联于所述高压电源(VDDHV)和所述高压地(VSSHV)之间的第一电阻(R1)和第二电阻(R2)，所述第一电阻(R1)和第二电阻(R2)之间相串联的点与所述第一电容(C1)和第二电容(C2)之间相串联的点连接。
3.根据权利要求1所述的高压ESD保护电路，其特征在于，所述第二ESD泄放单元(HVnLDMOS2)采用一第二高压NMOS管，所述第二高压NMOS管的栅极与所述高压地(VSSHV)之间连接第二栅极保护电阻。
4.根据权利要求1所述的高压ESD保护电路，其特征在于，所述第三ESD高压泄放NMOS管(HVnLDMOS1)的栅极和所述高压地(VSSHV)之间连接一齐纳稳压二极管(d1)。
5.根据权利要求4所述的高压ESD保护电路，其特征在于，所述齐纳稳压二极管(d1)的两端并联一下拉电阻(R3)。
6.根据权利要求1所述的高压ESD保护电路，其特征在于，所述第一电容(C1)和第二电容(C2)均采用多晶-绝缘层-多晶电容。
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